JPH07235731A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH07235731A JPH07235731A JP2576294A JP2576294A JPH07235731A JP H07235731 A JPH07235731 A JP H07235731A JP 2576294 A JP2576294 A JP 2576294A JP 2576294 A JP2576294 A JP 2576294A JP H07235731 A JPH07235731 A JP H07235731A
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Abstract
(57)【要約】
【目的】 II-VI 族又はIII-V 族化合物半導体表面領域
への高抵抗領域の選択的形成方法に関し，簡便な工程で
実現することを目的とする。 【構成】 高抵抗領域３を画定し，化合物半導体４を構
成するII族又は III族元素を熱処理時に吸収するマスク
２を，半導体４表面に設ける工程と，前記II族又は III
族元素含む雰囲気中で熱処理して，半導体４中のこれら
元素の外方拡散により生ずる高抵抗領域３を該半導体４
のマスク２直下の領域に選択的に形成する工程とを有す
ることを特徴として構成する。
への高抵抗領域の選択的形成方法に関し，簡便な工程で
実現することを目的とする。 【構成】 高抵抗領域３を画定し，化合物半導体４を構
成するII族又は III族元素を熱処理時に吸収するマスク
２を，半導体４表面に設ける工程と，前記II族又は III
族元素含む雰囲気中で熱処理して，半導体４中のこれら
元素の外方拡散により生ずる高抵抗領域３を該半導体４
のマスク２直下の領域に選択的に形成する工程とを有す
ることを特徴として構成する。
Description
【０００１】
【産業上の利用分野】本発明は，II-VI 族又はIII-V 族
化合物半導体装置の製造方法に関し，特に化合物半導体
表面に選択的に高抵抗領域を形成する方法に関する。
化合物半導体装置の製造方法に関し，特に化合物半導体
表面に選択的に高抵抗領域を形成する方法に関する。
【０００２】Ｚｎを含むII-VI 族化合物半導体は青色発
光の半導体レーザ等の発光素子に，又III-V 族化合物半
導体は可視光から赤外光にいたる半導体レーザ等の発光
素子に多く利用されている。
光の半導体レーザ等の発光素子に，又III-V 族化合物半
導体は可視光から赤外光にいたる半導体レーザ等の発光
素子に多く利用されている。
【０００３】これらの素子の製造において，素子分離領
域又は電流経路を制限する電流狭窄部を作製するため，
化合物半導体の表面に高抵抗領域を形成する必要が頻繁
に生ずる。
域又は電流経路を制限する電流狭窄部を作製するため，
化合物半導体の表面に高抵抗領域を形成する必要が頻繁
に生ずる。
【０００４】このため，II-VI 族又はIII-V 族化合物半
導体表面に，高抵抗領域を簡易に形成する方法が要望さ
れている。
導体表面に，高抵抗領域を簡易に形成する方法が要望さ
れている。
【０００５】
【従来の技術】従来，化合物半導体表面に高抵抗領域を
形成する方法として，半導体表面にメサを形成し，この
メサを高抵抗層で埋め込む方法，半導体表面に溝を堀
り，これを絶縁物で埋め込む方法，半導体表面から酸素
イオンを注入して高抵抗層を形成する方法が知られてい
る。
形成する方法として，半導体表面にメサを形成し，この
メサを高抵抗層で埋め込む方法，半導体表面に溝を堀
り，これを絶縁物で埋め込む方法，半導体表面から酸素
イオンを注入して高抵抗層を形成する方法が知られてい
る。
【０００６】しかし，これらは半導体表面の加工及び埋
込み工程を必要とするため工程が複雑になる，あるいは
高価な装置を必要とするという問題があった。このた
め，表面に絶縁層のパターンを設けて，これを高抵抗領
域として利用する方法がしばしば用いられている。以
下，絶縁層を電流狭窄層として利用する半導体装置の製
造について，ストライプ型のII-V族ＤＨ（ダブルヘテロ
構造）半導体レーザの製造を参照して説明する。
込み工程を必要とするため工程が複雑になる，あるいは
高価な装置を必要とするという問題があった。このた
め，表面に絶縁層のパターンを設けて，これを高抵抗領
域として利用する方法がしばしば用いられている。以
下，絶縁層を電流狭窄層として利用する半導体装置の製
造について，ストライプ型のII-V族ＤＨ（ダブルヘテロ
構造）半導体レーザの製造を参照して説明する。
【０００７】図３は従来例断面工程図であり，ストライ
プ型ＤＨ半導体レーザの製作過程を表している。先ず，
図３（ａ）を参照して，ｐ型ＧａＡｓ基板１上に，ｐ型
ＺｎＳＳｅからなるクラッド層５，ＣｄＺｎＳｅからな
る活性層，及び上層のクラッド層としてｎ型ＺｎＳＳｅ
からなる導電性半導体層７を，分子線エピタキシャル法
により順次堆積する。
プ型ＤＨ半導体レーザの製作過程を表している。先ず，
図３（ａ）を参照して，ｐ型ＧａＡｓ基板１上に，ｐ型
ＺｎＳＳｅからなるクラッド層５，ＣｄＺｎＳｅからな
る活性層，及び上層のクラッド層としてｎ型ＺｎＳＳｅ
からなる導電性半導体層７を，分子線エピタキシャル法
により順次堆積する。
【０００８】次いで，図３（ｂ）を参照して，導電性半
導体層７上にＣＶＤ法によりシリコン窒化膜からなる絶
縁層３１を堆積し，続いて，その絶縁層３１に発光領域
６ａを画定するストライプ状の開口３１ａを開設する。
導体層７上にＣＶＤ法によりシリコン窒化膜からなる絶
縁層３１を堆積し，続いて，その絶縁層３１に発光領域
６ａを画定するストライプ状の開口３１ａを開設する。
【０００９】次いで，基板１上面及び基板１下面に導電
膜を堆積し，電極８，９とすることで，半導体レーザが
製造される。この半導体レーザの上部電極８から下部電
極９へ流れる電流は，絶縁層３１により阻止され，開口
３１ａにのみ流れる。従って，絶縁層３１は開口３１直
下の発光領域６ａに電流を集中する電流狭窄部１０とし
て作用する。
膜を堆積し，電極８，９とすることで，半導体レーザが
製造される。この半導体レーザの上部電極８から下部電
極９へ流れる電流は，絶縁層３１により阻止され，開口
３１ａにのみ流れる。従って，絶縁層３１は開口３１直
下の発光領域６ａに電流を集中する電流狭窄部１０とし
て作用する。
【００１０】しかし，かかる方法で製造された半導体レ
ーザでは，絶縁層３１の開口３１ａは活性層６上に堆積
された導電性半導体層７の表面に設けられるため，開口
３１ａと活性層６との距離が大きい。このため，開口３
１で狭窄した電流を有効に発光領域６ａに集中すること
ができない。
ーザでは，絶縁層３１の開口３１ａは活性層６上に堆積
された導電性半導体層７の表面に設けられるため，開口
３１ａと活性層６との距離が大きい。このため，開口３
１で狭窄した電流を有効に発光領域６ａに集中すること
ができない。
【００１１】さらに，半導体の表面上に形成した絶縁層
では，素子形成領域を十分に分離することが難しい。
では，素子形成領域を十分に分離することが難しい。
【００１２】
【発明が解決しようとする課題】上述したように，化合
物半導体の表面に高抵抗領域を形成するための従来のメ
サの埋込み，又は酸素のイオン注入による方法では，複
雑な工程を必要とする又は高価な装置を必要とするとい
う欠点がある。
物半導体の表面に高抵抗領域を形成するための従来のメ
サの埋込み，又は酸素のイオン注入による方法では，複
雑な工程を必要とする又は高価な装置を必要とするとい
う欠点がある。
【００１３】他方，化合物半導体表面に電流狭窄部を形
成する方法では，狭窄した電流を有効に発光領域に集中
することができないという問題がある。また，表面の絶
縁層では，十分な素子分離が難しい。
成する方法では，狭窄した電流を有効に発光領域に集中
することができないという問題がある。また，表面の絶
縁層では，十分な素子分離が難しい。
【００１４】本発明は，化合物半導体表面にマスクを形
成して熱処理することにより，化合物半導体の所定の領
域に選択的に高抵抗領域を形成するもので，簡便に化合
物半導体表面に埋め込まれた高抵抗領域を形成する化合
物半導体装置の製造方法を提供することを目的とする。
成して熱処理することにより，化合物半導体の所定の領
域に選択的に高抵抗領域を形成するもので，簡便に化合
物半導体表面に埋め込まれた高抵抗領域を形成する化合
物半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の第一実施
例断面工程図であり，素子分離のための高抵抗領域の形
成工程を表している。図２は本発明の第二実施例断面工
程図であり，ストライプ型ＤＨ半導体レーザの製作過程
を表している。
例断面工程図であり，素子分離のための高抵抗領域の形
成工程を表している。図２は本発明の第二実施例断面工
程図であり，ストライプ型ＤＨ半導体レーザの製作過程
を表している。
【００１６】上記課題を解決するための本発明の第一の
構成は，図１及び図２を参照して，ｎ型II-VI 族化合物
半導体４表面に，熱処理時に拡散する該II-VI 族化合物
半導体４中のII族元素のうち少なくとも１種を吸収する
マスク２を設ける工程と，次いで，該II族元素の少なく
とも1 種を含む雰囲気中で熱処理して，該マスク２下の
領域の該II-VI 族化合物半導体４中に選択的に高抵抗領
域３を形成する工程とを有することを特徴として構成
し，及び，第二の構成は，ｎ型II-VI 族化合物半導体４
表面に，熱処理時に拡散する該II-VI 族化合物半導体４
中のII族元素のうち少なくとも１種を吸収するマスク２
を設ける工程と，次いで，該II族元素の少なくとも1 種
を含むソース基板２１を，該マスク２上に配置する工程
と，次いで，熱処理して，該マスク２下の領域の該II-V
I 族化合物半導体４中に選択的に高抵抗領域３を形成す
る工程とを有することを特徴として構成し，及び，第三
の構成は，前記ｎ型II-VI 族化合物半導体４は，Ｚｎ，
Ｍｇ及びＭｎから選択された１種又は２種以上のII族元
素を含むことを特徴とする第一又は第二の構成の化合物
半導体装置の製造方法として構成し，及び，第四の構成
は，ｐ型III-V 族化合物半導体４表面に，熱処理時に拡
散する該III-V 族化合物半導体４中のV 族元素のうち少
なくとも１種を吸収するマスク２を設ける工程と，次い
で，該V 族元素の少なくとも1 種を含む雰囲気中で熱処
理して，該マスク２下の領域の該III-V 族化合物半導体
４中に選択的に高抵抗領域３を形成する工程とを有する
ことを特徴として構成し，及び，第五の構成は，ｐ型II
I-V 族化合物半導体４表面に，熱処理時に拡散する該II
I-V 族化合物半導体４中のV 族元素のうち少なくとも１
種を吸収するマスク２を設ける工程と，次いで，該V 族
元素の少なくとも1 種を含むソース基板２１を，該マス
ク２上に配置する工程と，次いで，熱処理して，該マス
ク２下の領域の該III-V 族化合物半導体４中に選択的に
高抵抗領域３を形成する工程とを有することを特徴とし
て構成する。
構成は，図１及び図２を参照して，ｎ型II-VI 族化合物
半導体４表面に，熱処理時に拡散する該II-VI 族化合物
半導体４中のII族元素のうち少なくとも１種を吸収する
マスク２を設ける工程と，次いで，該II族元素の少なく
とも1 種を含む雰囲気中で熱処理して，該マスク２下の
領域の該II-VI 族化合物半導体４中に選択的に高抵抗領
域３を形成する工程とを有することを特徴として構成
し，及び，第二の構成は，ｎ型II-VI 族化合物半導体４
表面に，熱処理時に拡散する該II-VI 族化合物半導体４
中のII族元素のうち少なくとも１種を吸収するマスク２
を設ける工程と，次いで，該II族元素の少なくとも1 種
を含むソース基板２１を，該マスク２上に配置する工程
と，次いで，熱処理して，該マスク２下の領域の該II-V
I 族化合物半導体４中に選択的に高抵抗領域３を形成す
る工程とを有することを特徴として構成し，及び，第三
の構成は，前記ｎ型II-VI 族化合物半導体４は，Ｚｎ，
Ｍｇ及びＭｎから選択された１種又は２種以上のII族元
素を含むことを特徴とする第一又は第二の構成の化合物
半導体装置の製造方法として構成し，及び，第四の構成
は，ｐ型III-V 族化合物半導体４表面に，熱処理時に拡
散する該III-V 族化合物半導体４中のV 族元素のうち少
なくとも１種を吸収するマスク２を設ける工程と，次い
で，該V 族元素の少なくとも1 種を含む雰囲気中で熱処
理して，該マスク２下の領域の該III-V 族化合物半導体
４中に選択的に高抵抗領域３を形成する工程とを有する
ことを特徴として構成し，及び，第五の構成は，ｐ型II
I-V 族化合物半導体４表面に，熱処理時に拡散する該II
I-V 族化合物半導体４中のV 族元素のうち少なくとも１
種を吸収するマスク２を設ける工程と，次いで，該V 族
元素の少なくとも1 種を含むソース基板２１を，該マス
ク２上に配置する工程と，次いで，熱処理して，該マス
ク２下の領域の該III-V 族化合物半導体４中に選択的に
高抵抗領域３を形成する工程とを有することを特徴とし
て構成する。
【００１７】
【作用】本発明の第一の構成では，図１を参照して，ｎ
型II-VI 族化合物半導体４，例えばＺｎ，Ｍｇ又はＭｎ
を構成元素とするII-VI 族化合物半導体の表面を部分的
にマスク２で覆い，II-VI 族化合物半導体４の構成元
素，例えばＺｎ，Ｍｇ又はＭｎを含む雰囲気中で熱処理
する。なお，マスクは半導体表面に直接形成することも
でき，また別個に製作したマスクを半導体表面に置くこ
ともできる。
型II-VI 族化合物半導体４，例えばＺｎ，Ｍｇ又はＭｎ
を構成元素とするII-VI 族化合物半導体の表面を部分的
にマスク２で覆い，II-VI 族化合物半導体４の構成元
素，例えばＺｎ，Ｍｇ又はＭｎを含む雰囲気中で熱処理
する。なお，マスクは半導体表面に直接形成することも
でき，また別個に製作したマスクを半導体表面に置くこ
ともできる。
【００１８】マスク２は，II-VI 族化合物半導体４を構
成するII族元素の少なくとも１種を拡散し，固溶する物
質から作られる。このため，熱処理により，半導体４の
マスク２直下の領域に含まれるII族元素が，半導体４表
面に外方拡散してマスク２中に吸収される。その結果，
マスク２直下にII族元素，例えばＺｎ，Ｍｇ又はＭｎ濃
度が低い半導体４領域が形成される。
成するII族元素の少なくとも１種を拡散し，固溶する物
質から作られる。このため，熱処理により，半導体４の
マスク２直下の領域に含まれるII族元素が，半導体４表
面に外方拡散してマスク２中に吸収される。その結果，
マスク２直下にII族元素，例えばＺｎ，Ｍｇ又はＭｎ濃
度が低い半導体４領域が形成される。
【００１９】なお，この熱処理は，VI族元素の拡散が遅
く，II族元素の拡散が十分早い温度でなされる。かかる
温度は，例えばＺｎでは３００℃〜５００℃とすること
ができる。また，Ｍｇ，Ｍｎでも同様の温度範囲でなさ
れる。
く，II族元素の拡散が十分早い温度でなされる。かかる
温度は，例えばＺｎでは３００℃〜５００℃とすること
ができる。また，Ｍｇ，Ｍｎでも同様の温度範囲でなさ
れる。
【００２０】このII族元素濃度が低い半導体４領域は，
これらのII族元素の空孔子に起因する補償欠陥が生成す
るため，ｎ型の半導体４が補償され高抵抗領域３に変換
される。
これらのII族元素の空孔子に起因する補償欠陥が生成す
るため，ｎ型の半導体４が補償され高抵抗領域３に変換
される。
【００２１】他方，マスク２開口２ａ内に表出する半導
体４領域は，その表面をII族元素が含まれる雰囲気に暴
露するため，表面への外方拡散が抑制され，II族元素濃
度の低下を起こさない。このため，補償欠陥も生ぜず，
高抵抗化することもない。
体４領域は，その表面をII族元素が含まれる雰囲気に暴
露するため，表面への外方拡散が抑制され，II族元素濃
度の低下を起こさない。このため，補償欠陥も生ぜず，
高抵抗化することもない。
【００２２】上述した高抵抗領域３は，半導体４表面か
ら熱処理に応じた深さに，即ち半導体内部に形成され
る。他方，マスク２開口２ａ下の半導体４は，欠陥も生
ぜず電気的特性も変わらない。従って，この高抵抗領域
３を素子分離，又はメサの埋込み領域として利用するこ
とができる。
ら熱処理に応じた深さに，即ち半導体内部に形成され
る。他方，マスク２開口２ａ下の半導体４は，欠陥も生
ぜず電気的特性も変わらない。従って，この高抵抗領域
３を素子分離，又はメサの埋込み領域として利用するこ
とができる。
【００２３】従って，本構成により，半導体内に形成さ
れるため素子分離，メサの埋込み等に使用できる高抵抗
領域を簡便に形成することができる。本発明の第四の構
成は，第一の構成のｎ型II-VI 族化合物半導体に代え
て，ｐ型III-V 族化合物半導体に適用するものである。
本構成では，図１を参照して，マスク２材料として，V
族元素を拡散, 固溶する物質, 例えばＳｉＯ2 を用い
る。また，そのV 族元素を含む雰囲気中で熱処理する。
れるため素子分離，メサの埋込み等に使用できる高抵抗
領域を簡便に形成することができる。本発明の第四の構
成は，第一の構成のｎ型II-VI 族化合物半導体に代え
て，ｐ型III-V 族化合物半導体に適用するものである。
本構成では，図１を参照して，マスク２材料として，V
族元素を拡散, 固溶する物質, 例えばＳｉＯ2 を用い
る。また，そのV 族元素を含む雰囲気中で熱処理する。
【００２４】一般にIII-V 族化合物半導体では，V 族元
素がIII 族元素より低温で拡散する。従って，マスク２
で被覆された半導体４領域は，V 族元素が外方拡散して
V 族元素の空孔子に起因する補償欠陥を生じ，ｐ型半導
体４が補償された高抵抗領域３に変換される。
素がIII 族元素より低温で拡散する。従って，マスク２
で被覆された半導体４領域は，V 族元素が外方拡散して
V 族元素の空孔子に起因する補償欠陥を生じ，ｐ型半導
体４が補償された高抵抗領域３に変換される。
【００２５】他方，マスク２開口２ａ下の半導体４領域
は，第一の構成と同じく外方拡散が抑制され，高抵抗化
することなくもとの特性を維持する。従って，第一の構
成と同様の効果を奏する。
は，第一の構成と同じく外方拡散が抑制され，高抵抗化
することなくもとの特性を維持する。従って，第一の構
成と同様の効果を奏する。
【００２６】第二又は第五の構成では，マスクの開口を
ソース半導体で蓋をして熱処理する。このソース半導体
は，熱処理時に化合物半導体中を外方拡散する元素，即
ち，II-VI 族化合物半導体ではＺｎ，Ｍｇ又はＭｎ等の
II族元素を，III-V 族化合物半導体ではそのV 族元素
を，構成元素とする。従って，このソース半導体で蓋を
されたマスク開口は，これら外方拡散する元素の蒸気圧
が高い雰囲気になる。このため，特に熱処理の雰囲気中
にこれらの元素を含有する必要がなく，熱処理装置が簡
単になる。
ソース半導体で蓋をして熱処理する。このソース半導体
は，熱処理時に化合物半導体中を外方拡散する元素，即
ち，II-VI 族化合物半導体ではＺｎ，Ｍｇ又はＭｎ等の
II族元素を，III-V 族化合物半導体ではそのV 族元素
を，構成元素とする。従って，このソース半導体で蓋を
されたマスク開口は，これら外方拡散する元素の蒸気圧
が高い雰囲気になる。このため，特に熱処理の雰囲気中
にこれらの元素を含有する必要がなく，熱処理装置が簡
単になる。
【００２７】本発明の第三の構成では，上記II-VI 族化
合物半導体は，少なくともＺｎ，Ｍｇ又はＭｎの１種を
構成元素とするII-VI 族化合物半導体とする。かかる半
導体は，とくに青色光から紫外光の発光素子の活性領域
に適用するに適している。従って，本構成は，短波長の
可視光の発光素子の製造に適する。
合物半導体は，少なくともＺｎ，Ｍｇ又はＭｎの１種を
構成元素とするII-VI 族化合物半導体とする。かかる半
導体は，とくに青色光から紫外光の発光素子の活性領域
に適用するに適している。従って，本構成は，短波長の
可視光の発光素子の製造に適する。
【００２８】
【実施例】本発明を実施例を参照して説明する。本発明
の第一実施例は，図１を参照して，エピタキシャル半導
体４層を素子分離して素子形成領域４ａを形成する工程
への適用例である。
の第一実施例は，図１を参照して，エピタキシャル半導
体４層を素子分離して素子形成領域４ａを形成する工程
への適用例である。
【００２９】先ず，絶縁性又はｐ型のＧａＡｓ基板１上
に，ＣｌドープのＺｎＳＳｅ層をｎ型II-VI 族化合物半
導体４として，例えば分子線エピタキシャル法により堆
積する。次いで，ＣＶＤ法（化学気相堆積法）を用い，
ＳｉＯ2 膜を半導体４上に堆積し，パターニングして，
素子形成領域を画定する開口２ａを有するマスク２を形
成する。なお，マスク２は，ＳｉＯ2 の他，シリコン窒
化膜又はアルミナ膜とすることもできる。
に，ＣｌドープのＺｎＳＳｅ層をｎ型II-VI 族化合物半
導体４として，例えば分子線エピタキシャル法により堆
積する。次いで，ＣＶＤ法（化学気相堆積法）を用い，
ＳｉＯ2 膜を半導体４上に堆積し，パターニングして，
素子形成領域を画定する開口２ａを有するマスク２を形
成する。なお，マスク２は，ＳｉＯ2 の他，シリコン窒
化膜又はアルミナ膜とすることもできる。
【００３０】次いで，ジメチルＺｎを含む窒素雰囲気中
で，３５０℃の熱処理を行う。その結果，図１（ｂ）を
参照して，マスク２で覆われた領域下の半導体４は高抵
抗化して高抵抗領域３が形成され，半導体４を絶縁分離
する。なお，雰囲気は，ソース源若しくは固体Ｚｎを加
熱してＺｎ蒸気圧を生じたものでもよい。
で，３５０℃の熱処理を行う。その結果，図１（ｂ）を
参照して，マスク２で覆われた領域下の半導体４は高抵
抗化して高抵抗領域３が形成され，半導体４を絶縁分離
する。なお，雰囲気は，ソース源若しくは固体Ｚｎを加
熱してＺｎ蒸気圧を生じたものでもよい。
【００３１】このとき，高抵抗領域３に接する基板１の
界面近傍に，Ｚｎが外方拡散した外拡散領域１１が形成
される。しかし，基板１がｐ型であるときＺｎの空孔子
が発生しても補償されることはなく，依然としてｐ型に
留まる。また基板１が深い準位の不純物で補償された絶
縁性基板のときは，外拡散領域１１はその深い準位で補
償されて反転せず，絶縁性のままである。なお，ＧａＡ
ｓ中のＡｓの拡散は３５０℃では殆ど起こらず，基板１
であるIII-V 化合物半導体の変化は問題にならない。
界面近傍に，Ｚｎが外方拡散した外拡散領域１１が形成
される。しかし，基板１がｐ型であるときＺｎの空孔子
が発生しても補償されることはなく，依然としてｐ型に
留まる。また基板１が深い準位の不純物で補償された絶
縁性基板のときは，外拡散領域１１はその深い準位で補
償されて反転せず，絶縁性のままである。なお，ＧａＡ
ｓ中のＡｓの拡散は３５０℃では殆ど起こらず，基板１
であるIII-V 化合物半導体の変化は問題にならない。
【００３２】マスクの開口２ａ下の領域は，熱処理によ
っても変化がなく，もとの半導体４のまま素子形成領域
４ａとなる。かかる方法で形成された素子形成領域は，
トランジスタ，光受光又は発光素子の形成領域として利
用することができる。
っても変化がなく，もとの半導体４のまま素子形成領域
４ａとなる。かかる方法で形成された素子形成領域は，
トランジスタ，光受光又は発光素子の形成領域として利
用することができる。
【００３３】本発明の第二の実施例は，青色発光するス
トライプ型ＤＨ半導体レーザの電流狭窄部の形成に適用
したものである。先ず，図２（ａ）を参照して，Ｚｎを
ドープしたｐ+ 型ＧａＡｓ基板１上に，堆積温度２５０
℃での分子線エピタキシャル法により，厚さ２μｍのＮ
をドープしたｐ型ＺｎＳ0.06Ｓｅ0.94層からなるクラッ
ド層５，厚さ１０nmのノンドープＣｄ0.2 Ｚｎ0.8 Ｓｅ
層からなる活性層６，及び上部のクラッド層として厚さ
２μｍのＣｌをドープしたｎ型ＺｎＳ0.06Ｓｅ0.94層か
らなる導電性半導体層７を順次堆積する。なお，本実施
例中では，この導電性半導体層７が既述の半導体４とし
て作用する。さらに，導電性半導体層７は，全体が導電
性である必要はなく一部の層が導電性であってもよい。
例えば，表面層を真正半導体又はｐ型半導体とすること
もできる。
トライプ型ＤＨ半導体レーザの電流狭窄部の形成に適用
したものである。先ず，図２（ａ）を参照して，Ｚｎを
ドープしたｐ+ 型ＧａＡｓ基板１上に，堆積温度２５０
℃での分子線エピタキシャル法により，厚さ２μｍのＮ
をドープしたｐ型ＺｎＳ0.06Ｓｅ0.94層からなるクラッ
ド層５，厚さ１０nmのノンドープＣｄ0.2 Ｚｎ0.8 Ｓｅ
層からなる活性層６，及び上部のクラッド層として厚さ
２μｍのＣｌをドープしたｎ型ＺｎＳ0.06Ｓｅ0.94層か
らなる導電性半導体層７を順次堆積する。なお，本実施
例中では，この導電性半導体層７が既述の半導体４とし
て作用する。さらに，導電性半導体層７は，全体が導電
性である必要はなく一部の層が導電性であってもよい。
例えば，表面層を真正半導体又はｐ型半導体とすること
もできる。
【００３４】以下，本実施例では導電性半導体層７がＺ
ｎＳＳｅの場合について説明するが，導電性半導体層７
がＺｎＭｇＳＳｅ又はＺｎＭｎＳＳｅの場合でも同様で
ある。
ｎＳＳｅの場合について説明するが，導電性半導体層７
がＺｎＭｇＳＳｅ又はＺｎＭｎＳＳｅの場合でも同様で
ある。
【００３５】上記図２（ａ）に示す半導体積層を堆積す
る工程とは別個の工程で，ソース基板を製作する。図１
（ｂ）を参照して，ソース基板２１は，Ｚｎをドープし
たｐ+ 型ＧａＡｓ基板１ａ上に，分子線エピタキシャル
法により，ソース層７ａとして，厚さ５μｍのＣｌドー
プｎ型ＺｎＳ0.06Ｓｅ0.94層を堆積する。さらにソース
層７ａ上に，例えば厚さ５０nmのシリコン窒化膜をプラ
ズマＣＶＤ法により堆積し，このシリコン窒化膜を例え
ばＢＨＦ系のエッチャントを用いてパターニングし，マ
スク２とする。このマスク２のパターンは，ストライプ
レーザの構造に応じて，例えば幅１０μｍのストライプ
状の開口２ａを有するものとする。
る工程とは別個の工程で，ソース基板を製作する。図１
（ｂ）を参照して，ソース基板２１は，Ｚｎをドープし
たｐ+ 型ＧａＡｓ基板１ａ上に，分子線エピタキシャル
法により，ソース層７ａとして，厚さ５μｍのＣｌドー
プｎ型ＺｎＳ0.06Ｓｅ0.94層を堆積する。さらにソース
層７ａ上に，例えば厚さ５０nmのシリコン窒化膜をプラ
ズマＣＶＤ法により堆積し，このシリコン窒化膜を例え
ばＢＨＦ系のエッチャントを用いてパターニングし，マ
スク２とする。このマスク２のパターンは，ストライプ
レーザの構造に応じて，例えば幅１０μｍのストライプ
状の開口２ａを有するものとする。
【００３６】次いで，図２（ｃ）を参照して，ソース基
板２１を，マスク２表面と，先に作製した図２（ａ）に
示す半導体積層の表面，即ち導電性半導体層７表面とを
接して，導電性半導体層７上に載せる。
板２１を，マスク２表面と，先に作製した図２（ａ）に
示す半導体積層の表面，即ち導電性半導体層７表面とを
接して，導電性半導体層７上に載せる。
【００３７】次いで，窒素雰囲気中で３００℃，６０分
間の熱処理を行う。このとき，ソース層７ａは，Ｚｎ蒸
気圧の発生源となりマスク２の開口２ａ部の雰囲気中の
Ｚｎ蒸気圧を上昇すると同時に，Ｃｌの発生源となり開
口２ａ部の雰囲気中のＣｌ濃度を高くする。
間の熱処理を行う。このとき，ソース層７ａは，Ｚｎ蒸
気圧の発生源となりマスク２の開口２ａ部の雰囲気中の
Ｚｎ蒸気圧を上昇すると同時に，Ｃｌの発生源となり開
口２ａ部の雰囲気中のＣｌ濃度を高くする。
【００３８】この熱処理の結果，図２（ｄ）を参照し
て，ストライプ状開口２ａの両側に隣接する，マスク２
で被覆された領域下に，Ｚｎの外方拡散により導電性半
導体層７が高抵抗化した高抵抗領域３が形成される。さ
らに，高抵抗領域３の直下の活性層６及びクラッド層５
の上層に，Ｚｎ濃度が低い外拡散領域６ｂ，７ｂが形成
される。このノンドープの活性層６は，通常ｎ- 型であ
り，この外拡散領域６ｂは高抵抗化する。また，クラッ
ド層５はｐ型であるから補償されず，外拡散領域７ｂの
導電型は変らない。
て，ストライプ状開口２ａの両側に隣接する，マスク２
で被覆された領域下に，Ｚｎの外方拡散により導電性半
導体層７が高抵抗化した高抵抗領域３が形成される。さ
らに，高抵抗領域３の直下の活性層６及びクラッド層５
の上層に，Ｚｎ濃度が低い外拡散領域６ｂ，７ｂが形成
される。このノンドープの活性層６は，通常ｎ- 型であ
り，この外拡散領域６ｂは高抵抗化する。また，クラッ
ド層５はｐ型であるから補償されず，外拡散領域７ｂの
導電型は変らない。
【００３９】なお，高抵抗領域３を導電性半導体層７の
内部に限ることもできる。かかる場合，活性層６の変質
のおそれが少ないという利点がある。また，導電性半導
体層７，活性層６及びクラッド層５の開口２ａ直下の領
域は，Ｚｎの外方拡散がなく変質せずに高抵抗領域３に
接したメサ状に残る。従って，この領域の導電性半導体
層７は，高抵抗領域３を電流狭窄部１０とするメサ埋込
み型の素子の電流路となり，このメサの中の活性層６は
発光領域６ａとなる。なお，この構造において，発光領
域の側面の活性層６は，高抵抗化した外拡散領域６ｂで
あるから，発光領域６ａ周辺のリーク電流は抑制され
る。
内部に限ることもできる。かかる場合，活性層６の変質
のおそれが少ないという利点がある。また，導電性半導
体層７，活性層６及びクラッド層５の開口２ａ直下の領
域は，Ｚｎの外方拡散がなく変質せずに高抵抗領域３に
接したメサ状に残る。従って，この領域の導電性半導体
層７は，高抵抗領域３を電流狭窄部１０とするメサ埋込
み型の素子の電流路となり，このメサの中の活性層６は
発光領域６ａとなる。なお，この構造において，発光領
域の側面の活性層６は，高抵抗化した外拡散領域６ｂで
あるから，発光領域６ａ周辺のリーク電流は抑制され
る。
【００４０】また，必要があれば，電流狭窄部１０を導
電性半導体層７の表面の浅い領域にのみ限定することも
できる。この熱処理により，ソース基板中にも外拡散領
域１ｂが形成され，拡散したＺｎはマスク２中のＺｎ濃
度を上昇する。一般にこの濃度上昇は，導電性半導体層
７中の拡散を阻害する程大きくはない。しかし，この影
響を避けるため，基板１ａとしてＺｎ濃度の低いＧａＡ
ｓを使用することもできる。
電性半導体層７の表面の浅い領域にのみ限定することも
できる。この熱処理により，ソース基板中にも外拡散領
域１ｂが形成され，拡散したＺｎはマスク２中のＺｎ濃
度を上昇する。一般にこの濃度上昇は，導電性半導体層
７中の拡散を阻害する程大きくはない。しかし，この影
響を避けるため，基板１ａとしてＺｎ濃度の低いＧａＡ
ｓを使用することもできる。
【００４１】次いで，ソース基板２１を取り去り，図２
（ｅ）を参照して，導電性半導体層７表面及び基板１裏
面を浅くエッチングした後，導電性半導体層７表面にＩ
ｎを，基板１裏面にＡｕＺｎを例えば真空蒸着して，オ
ーミック電極８，９を形成し，半導体レーザが製造され
る。
（ｅ）を参照して，導電性半導体層７表面及び基板１裏
面を浅くエッチングした後，導電性半導体層７表面にＩ
ｎを，基板１裏面にＡｕＺｎを例えば真空蒸着して，オ
ーミック電極８，９を形成し，半導体レーザが製造され
る。
【００４２】本発明の第三実施例は，III-V 族半導体レ
ーザの製造に関する。本実施例に係る半導体レーザの構
造及び工程は，図２に示す第二実施例と同様である。
ーザの製造に関する。本実施例に係る半導体レーザの構
造及び工程は，図２に示す第二実施例と同様である。
【００４３】先ず，図２（ａ）を参照して，ｎ+ 型Ｉｎ
Ｐ基板１上に，例えば有機金属気相成長法（ＭＯＶＰＥ
法）により，ｎ型ＩｎＰクラッド層，ＩｎＧａＡｓＰ活
性層，及びｐ型ＩｎＰからなる導電性半導体層７を順次
堆積する。この導電性半導体層７が既述の半導体４とし
て作用することは第二実施例と同様である。
Ｐ基板１上に，例えば有機金属気相成長法（ＭＯＶＰＥ
法）により，ｎ型ＩｎＰクラッド層，ＩｎＧａＡｓＰ活
性層，及びｐ型ＩｎＰからなる導電性半導体層７を順次
堆積する。この導電性半導体層７が既述の半導体４とし
て作用することは第二実施例と同様である。
【００４４】さらに，別工程で，ソース基板２１を実施
例と同様に形成する。但し，基板１ａはｎ+ 型ＩｎＰで
あり，ソース層７はｐ型ＩｎＰである。また，マスク２
として，例えば，酸化シリコン又はシリコン窒化膜を用
いることができる。
例と同様に形成する。但し，基板１ａはｎ+ 型ＩｎＰで
あり，ソース層７はｐ型ＩｎＰである。また，マスク２
として，例えば，酸化シリコン又はシリコン窒化膜を用
いることができる。
【００４５】次いで，図２（ｃ）を参照して，第二実施
例と同様の熱処理を行う。但し，熱処理温度は、ＩｎＰ
中のＰが拡散する温度，例えば５００℃とする。その結
果，図２（ｄ）を参照して，第二実施例と同様，メサを
高抵抗領域３で埋込む構造が形成される。なお，この高
抵抗領域は，Ｐの外方拡散により生じたものである。
例と同様の熱処理を行う。但し，熱処理温度は、ＩｎＰ
中のＰが拡散する温度，例えば５００℃とする。その結
果，図２（ｄ）を参照して，第二実施例と同様，メサを
高抵抗領域３で埋込む構造が形成される。なお，この高
抵抗領域は，Ｐの外方拡散により生じたものである。
【００４６】さらに，図２（ｅ）を参照して，電極８，
９を形成し，ストライプ型ＤＨ半導体レーザが製造され
る。
９を形成し，ストライプ型ＤＨ半導体レーザが製造され
る。
【００４７】
【発明の効果】上述したように，本発明によれば，半導
体表面上にマスクを設けて熱処理することで，高抵抗領
域を半導体中に形成することができるので，絶縁するた
めの領域，素子分離領域又は埋込み構造を有する化合物
半導体装置を，簡便な装置で容易に形成することができ
る化合物半導体装置の製造方法を提供することができる
から，半導体装置の製造技術の向上に寄与するところが
大きい。
体表面上にマスクを設けて熱処理することで，高抵抗領
域を半導体中に形成することができるので，絶縁するた
めの領域，素子分離領域又は埋込み構造を有する化合物
半導体装置を，簡便な装置で容易に形成することができ
る化合物半導体装置の製造方法を提供することができる
から，半導体装置の製造技術の向上に寄与するところが
大きい。
【図１】 本発明の第一実施例断面工程図
【図２】 本発明の第二実施例断面工程図
【図３】 従来例断面工程図
１，１ａ 基板 １ｂ，６ｂ，７ｂ，１１ 外拡散領域 ２ マスク ２ａ，３１ａ 開口 ３ 高抵抗領域 ４ 半導体 ４ａ 素子形成領域 ５ クラッド層 ６ 活性層 ６ａ 発光領域 ７ 導電性半導体層 ７ａ ソース層 ８，９ 電極 １０ 電流狭窄部 ２１ ソース基板 ３１ 絶縁層
Claims (5)
- 【請求項１】 ｎ型II-VI 族化合物半導体（４）表面
に，熱処理時に拡散する該II-VI 族化合物半導体（４）
中のII族元素のうち少なくとも１種を吸収するマスク
（２）を設ける工程と，次いで，該II族元素の少なくと
も1 種を含む雰囲気中で熱処理して，該マスク（２）下
の領域の該II-VI 族化合物半導体（４）中に選択的に高
抵抗領域（３）を形成する工程とを有することを特徴と
する化合物半導体装置の製造方法。 - 【請求項２】 ｎ型II-VI 族化合物半導体（４）表面
に，熱処理時に拡散する該II-VI 族化合物半導体（４）
中のII族元素のうち少なくとも１種を吸収するマスク
（２）を設ける工程と，次いで，該II族元素の少なくと
も1 種を含むソース基板（２１）を，該マスク（２）上
に配置する工程と，次いで，熱処理して，該マスク
（２）下の領域の該II-VI 族化合物半導体（４）中に選
択的に高抵抗領域（３）を形成する工程とを有すること
を特徴とする化合物半導体装置の製造方法。 - 【請求項３】 前記ｎ型II-VI 族化合物半導体（４）
は，Ｚｎ，Ｍｇ及びＭｎから選択された１種又は２種以
上のII族元素を含むことを特徴とする請求項１又は請求
項２記載の化合物半導体装置の製造方法。 - 【請求項４】 ｐ型III-V 族化合物半導体（４）表面
に，熱処理時に拡散する該III-V 族化合物半導体（４）
中のV 族元素のうち少なくとも１種を吸収するマスク
（２）を設ける工程と，次いで，該V 族元素の少なくと
も1 種を含む雰囲気中で熱処理して，該マスク（２）下
の領域の該III-V 族化合物半導体（４）中に選択的に高
抵抗領域（３）を形成する工程とを有することを特徴と
する化合物半導体装置の製造方法。 - 【請求項５】 ｐ型III-V 族化合物半導体（４）表面
に，熱処理時に拡散する該III-V 族化合物半導体（４）
中のV 族元素のうち少なくとも１種を吸収するマスク
（２）を設ける工程と，次いで，該V 族元素の少なくと
も1 種を含むソース基板（２１）を，該マスク（２）上
に配置する工程と，次いで，熱処理して，該マスク
（２）下の領域の該III-V 族化合物半導体（４）中に選
択的に高抵抗領域（３）を形成する工程とを有すること
を特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2576294A JPH07235731A (ja) | 1994-02-24 | 1994-02-24 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2576294A JPH07235731A (ja) | 1994-02-24 | 1994-02-24 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235731A true JPH07235731A (ja) | 1995-09-05 |
Family
ID=12174852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2576294A Withdrawn JPH07235731A (ja) | 1994-02-24 | 1994-02-24 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294531A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 窒化物化合物半導体発光素子 |
| JP2019220723A (ja) * | 2016-12-16 | 2019-12-26 | 日亜化学工業株式会社 | 発光素子の製造方法 |
| CN114744090A (zh) * | 2022-03-25 | 2022-07-12 | 华南理工大学 | 抑制srh非辐射复合的微米正装led器件及其制备方法和应用 |
-
1994
- 1994-02-24 JP JP2576294A patent/JPH07235731A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294531A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 窒化物化合物半導体発光素子 |
| JP2019220723A (ja) * | 2016-12-16 | 2019-12-26 | 日亜化学工業株式会社 | 発光素子の製造方法 |
| JP2022164879A (ja) * | 2016-12-16 | 2022-10-27 | 日亜化学工業株式会社 | 発光素子の製造方法 |
| CN114744090A (zh) * | 2022-03-25 | 2022-07-12 | 华南理工大学 | 抑制srh非辐射复合的微米正装led器件及其制备方法和应用 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |