JPH0724014B2 - ２進数のビツト並列加算装置 - Google Patents
２進数のビツト並列加算装置Info
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- JPH0724014B2 JPH0724014B2 JP62142129A JP14212987A JPH0724014B2 JP H0724014 B2 JPH0724014 B2 JP H0724014B2 JP 62142129 A JP62142129 A JP 62142129A JP 14212987 A JP14212987 A JP 14212987A JP H0724014 B2 JPH0724014 B2 JP H0724014B2
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャリー−セーブあふれ補正を有する、２の
補数での２進数のビット並列加算のための装置に関す
る。
補数での２進数のビット並列加算のための装置に関す
る。
キャリー−セーブあふれ補正を有する２の補数での２進
数にビット並列加算のための装置であって、それぞれ同
一の位の２進数ビットに対する入力端と１つの中間和ビ
ットおよび１つの桁上げビットを発するための１つの和
出力端および１つの桁上げ出力端とを有する第１の加算
器の１つの群と、桁上げビットから成る１つの桁上げ語
と中間和ビットから成る１つの中間和語とから成る１つ
の和語を形成するための１つの加算装置とを有し、最上
位から２番目の位を有する加算器の桁上げビットが最上
位の第１の加算器の桁上げビットにより置換され、また
最上位の第１の加算器が１つの補正要素を有し、その中
でこの加算器の中間和ビットが最上位および最上位から
２番目の位の加算器の桁上げビットが不等である場合に
は、最上位の第１の加算器の桁上げビットにより置換さ
れる装置は図書“コンピュータ・アリスメティック（Co
mputer Arithmetic）”、ケー．ウァング（K.Hwang）
著、ジョーン ウィレイ アンド サンズ（John Wiley
and Sons）出版、ニューヨーク、1979年、第98〜103
頁、特に第4.2図から公知である。この場合、第１の加
算器の各々は、３つの互いに加算すべき２進数の同一位
のビットによりそれぞれ占有されている３つの入力端を
有する。第１の加算器の和出力端は加算装置の第１の入
力端に、また（最上位の加算器は例外として）第１の加
算器の桁上げ出力端は加算装置の第１の入力端に導かれ
ている。加算装置の出力端に１つの和語が加算の結果と
して現れる。桁上げ通過（“キャリー−プロパゲート”
原理）を有する加算装置との相違として、この場合に
は、すべての第１の加算器の桁上げが３つの２進数の加
算の際に同時に形成され、また桁上げ語として第１の加
算器から取り出される中間和語とならんで加算装置内で
の加算のために利用に供される。このように構成された
加算装置はいわゆる“キャリー−セーブ”原理に従って
動作する。
数にビット並列加算のための装置であって、それぞれ同
一の位の２進数ビットに対する入力端と１つの中間和ビ
ットおよび１つの桁上げビットを発するための１つの和
出力端および１つの桁上げ出力端とを有する第１の加算
器の１つの群と、桁上げビットから成る１つの桁上げ語
と中間和ビットから成る１つの中間和語とから成る１つ
の和語を形成するための１つの加算装置とを有し、最上
位から２番目の位を有する加算器の桁上げビットが最上
位の第１の加算器の桁上げビットにより置換され、また
最上位の第１の加算器が１つの補正要素を有し、その中
でこの加算器の中間和ビットが最上位および最上位から
２番目の位の加算器の桁上げビットが不等である場合に
は、最上位の第１の加算器の桁上げビットにより置換さ
れる装置は図書“コンピュータ・アリスメティック（Co
mputer Arithmetic）”、ケー．ウァング（K.Hwang）
著、ジョーン ウィレイ アンド サンズ（John Wiley
and Sons）出版、ニューヨーク、1979年、第98〜103
頁、特に第4.2図から公知である。この場合、第１の加
算器の各々は、３つの互いに加算すべき２進数の同一位
のビットによりそれぞれ占有されている３つの入力端を
有する。第１の加算器の和出力端は加算装置の第１の入
力端に、また（最上位の加算器は例外として）第１の加
算器の桁上げ出力端は加算装置の第１の入力端に導かれ
ている。加算装置の出力端に１つの和語が加算の結果と
して現れる。桁上げ通過（“キャリー−プロパゲート”
原理）を有する加算装置との相違として、この場合に
は、すべての第１の加算器の桁上げが３つの２進数の加
算の際に同時に形成され、また桁上げ語として第１の加
算器から取り出される中間和語とならんで加算装置内で
の加算のために利用に供される。このように構成された
加算装置はいわゆる“キャリー−セーブ”原理に従って
動作する。
２の補数での２進数を加算するための“キャリー−セー
ブ”装置では、第１の加算器から供給される和が１つの
中間和語および１つの桁上げ語の形態で別々に表示され
るために、誤った加算結果または和語に通ずるあふれ作
用が生じ得る。このような誤りは、比較的小さい和語が
より大きい中間和語および逆符号を有する桁上げ語から
形成される時に生ずる。
ブ”装置では、第１の加算器から供給される和が１つの
中間和語および１つの桁上げ語の形態で別々に表示され
るために、誤った加算結果または和語に通ずるあふれ作
用が生じ得る。このような誤りは、比較的小さい和語が
より大きい中間和語および逆符号を有する桁上げ語から
形成される時に生ずる。
本発明の目的は、冒頭に記載した種類の装置であって、
あふれ作用が生ぜず、また可能なかぎり簡単で高速で小
形の加算回路から構成されている装置を供給することで
ある。
あふれ作用が生ぜず、また可能なかぎり簡単で高速で小
形の加算回路から構成されている装置を供給することで
ある。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の装置の構成により達成される。
記載の装置の構成により達成される。
特許請求の範囲第２項には本発明の好ましい実施態様が
あげられている。
あげられている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図には、それぞれ３つの入力端を有する３つの加算
器ADn-1、ADn-2およびADn-3が示されている。ADn-1の第
１の入力端は２の補数で表されたｎ桁の２進数Ａの最上
位ビットan-1で、ADn-2の第１の入力端はan-2で、またA
Dn-3の第１の入力端はan-3で占められている。図示され
ていない別の加算器の第１の入力端は別のビットan-4な
いしa0で占められている。類似の仕方で個々の加算器AD
iの第２の入力端はそれぞ２の補数で表されたｎ桁の２
進数Ｂの個々のビットbn-1、bn-2…で占められており、
またこれらの加算器の第３の入力端はそれぞれ第３の２
進数Ｄの個々のビットdn-2、dn-3…で占められている。
その際に数Ｄは、符号ビットを２倍にすることによりｎ
桁の数に補われている（ｎ−１）桁の２進数として解釈
すべきであり、その際に符号ビットはそれぞれADn-1お
よびADn-2の第３入力端に供給される。
器ADn-1、ADn-2およびADn-3が示されている。ADn-1の第
１の入力端は２の補数で表されたｎ桁の２進数Ａの最上
位ビットan-1で、ADn-2の第１の入力端はan-2で、またA
Dn-3の第１の入力端はan-3で占められている。図示され
ていない別の加算器の第１の入力端は別のビットan-4な
いしa0で占められている。類似の仕方で個々の加算器AD
iの第２の入力端はそれぞ２の補数で表されたｎ桁の２
進数Ｂの個々のビットbn-1、bn-2…で占められており、
またこれらの加算器の第３の入力端はそれぞれ第３の２
進数Ｄの個々のビットdn-2、dn-3…で占められている。
その際に数Ｄは、符号ビットを２倍にすることによりｎ
桁の数に補われている（ｎ−１）桁の２進数として解釈
すべきであり、その際に符号ビットはそれぞれADn-1お
よびADn-2の第３入力端に供給される。
Ａ、ＢおよびＤの加算により生ずる答は“キャリー−セ
ーブ”原理に従って２つの別々の信号、詳細には加算器
ADiの和出力端からビットごとに取り出し可能な中間和
語sn-1、sn-2、sn-3…soおよびADiの桁上げ出力端から
ビットごとに取り出し可能な桁上げ語cn、cn-1、cn-2…
c1により示される。いま両語は個々の加算器ASn-1、ASn
-2…ASoを有する１つの加算装置ASの中でＡ＋Ｂ＋Ｄの
答を表す和語にまとめられる。そのために加算装置ASの
第１の入力端11、12、13などは通常の仕方で中間和語の
個々のビットsn-1、sn-2、sn-3などで占められ、第２の
入力端21、22などは通常の仕方で桁上げ語のビットc
n-1、cn-2などで占められる。桁上げ語の最上位ビットc
nはその際にさしあたり無視される。次いで出力端31、3
2、33などに和語が得られる。
ーブ”原理に従って２つの別々の信号、詳細には加算器
ADiの和出力端からビットごとに取り出し可能な中間和
語sn-1、sn-2、sn-3…soおよびADiの桁上げ出力端から
ビットごとに取り出し可能な桁上げ語cn、cn-1、cn-2…
c1により示される。いま両語は個々の加算器ASn-1、ASn
-2…ASoを有する１つの加算装置ASの中でＡ＋Ｂ＋Ｄの
答を表す和語にまとめられる。そのために加算装置ASの
第１の入力端11、12、13などは通常の仕方で中間和語の
個々のビットsn-1、sn-2、sn-3などで占められ、第２の
入力端21、22などは通常の仕方で桁上げ語のビットc
n-1、cn-2などで占められる。桁上げ語の最上位ビットc
nはその際にさしあたり無視される。次いで出力端31、3
2、33などに和語が得られる。
加算装置ASの入力端のこのような通常の占有は第１図中
で、ビットsn-1を発する加算器ADn-1の出力端と入力端1
1との間およびビットcn-1を発する加算器ADn-2の桁上げ
出力端との間の（そこには図示されていない）直接的な
接続と、記入されている端子12、13および22の占有とに
より示され得よう。
で、ビットsn-1を発する加算器ADn-1の出力端と入力端1
1との間およびビットcn-1を発する加算器ADn-2の桁上げ
出力端との間の（そこには図示されていない）直接的な
接続と、記入されている端子12、13および22の占有とに
より示され得よう。
ｎ＝２を有する第１の数値例で単に２桁の２進数を考察
し、またＡ＝−２、Ｂ＝０およびＤ＝−１（これは２の
補数表示でＡ＝10、Ｂ＝00およびＤ＝11を意味する）で
あると仮定すると、この場合には１つの中間和語s1、s0
＝0,1が値＋１に相応して、また１つ桁上げ語c2,c1,c0
＝1,0,0が値−４に相応して生ずる。しかし、c2は加算
の際に、そのためにわざわざ１つの別の加算器ASnを設
けなくてもよいように、無視されるべきであるので、c2
の省略の際に値０に相応して桁上げ語c1,c0＝0,0に、従
ってまた部分和＋１（中間和語からの）および０（桁上
げ語からの）により（誤った）答＋１に通ずるあふれ作
用に対して対策を講じなければならない。しかし、桁上
げ語c2,c1,c0を許すならば、これからの部分和は、−３
の（正しい）答を生ずる−４であろう。
し、またＡ＝−２、Ｂ＝０およびＤ＝−１（これは２の
補数表示でＡ＝10、Ｂ＝00およびＤ＝11を意味する）で
あると仮定すると、この場合には１つの中間和語s1、s0
＝0,1が値＋１に相応して、また１つ桁上げ語c2,c1,c0
＝1,0,0が値−４に相応して生ずる。しかし、c2は加算
の際に、そのためにわざわざ１つの別の加算器ASnを設
けなくてもよいように、無視されるべきであるので、c2
の省略の際に値０に相応して桁上げ語c1,c0＝0,0に、従
ってまた部分和＋１（中間和語からの）および０（桁上
げ語からの）により（誤った）答＋１に通ずるあふれ作
用に対して対策を講じなければならない。しかし、桁上
げ語c2,c1,c0を許すならば、これからの部分和は、−３
の（正しい）答を生ずる−４であろう。
ｎ＝２を有する第２の実施例では、Ａ＝１、Ｂ＝１およ
びＤ＝−１の場合を考察する。これは２の補数では数Ａ
＝01、Ｂ＝01およびＤ＝11に相当する。その場合、加算
は値−１に相応するs1,s0＝1,1および−２の値を有する
c1,c0＝1,0に、すなわち−３の誤った答に通ずる。再び
c2＝０を考慮する場合のみ、＋２の値を有する0,1,0の
部分和c2,c1,c0、従ってまたs1,s0と一緒に正しい答＋
１が生ずる。しかし、c2を省略すれば、この場合にもあ
ふれる作用が存在する。
びＤ＝−１の場合を考察する。これは２の補数では数Ａ
＝01、Ｂ＝01およびＤ＝11に相当する。その場合、加算
は値−１に相応するs1,s0＝1,1および−２の値を有する
c1,c0＝1,0に、すなわち−３の誤った答に通ずる。再び
c2＝０を考慮する場合のみ、＋２の値を有する0,1,0の
部分和c2,c1,c0、従ってまたs1,s0と一緒に正しい答＋
１が生ずる。しかし、c2を省略すれば、この場合にもあ
ふれる作用が存在する。
なお最上位の加算器ASn-1の桁上げビットにより桁ｎの
加算結果が形成されるため、加算器ASnは設ける必要が
ない。
加算結果が形成されるため、加算器ASnは設ける必要が
ない。
さて本発明によれば、最上位の加算器ADn-1の後に、３
つの入力端２ないし４を有しまた加算器ADn-1と共に１
つの装置ADkn-1の中に集積されている１つの補正要素１
が接続されている。これらの入力端のうち入力端２はcn
で、入力端３はsn-1で、また入力端４はcn-1で占有され
ている。補正要素１の１つの出力端５はASの入力端21と
接続されており、また第２の出力端６はASの入力端11と
接続されている。補正要素１の中でcnおよびcn-1が互い
に比較される。この際にcn≠cn-1であれば、入力端２に
与えられている桁上げビットcnがsn-1の代わりに出力端
６に通される。cn＝cn-1の場合のみsn-1が出力端６に、
従ってまた入力端11に与えられる。そこまでは補正され
た出力端６における和ビットはｓ（n-1）ｋで示されて
いる。出力端５は常にcnを与えられており、このことは
第１図中に入力端２と出力端５との間の破線の接続によ
り示されている。それによってcnは常にASn-1の入力端2
1に通される。これらの対策により、加算器ADiの出力端
に生ずる中間和後および桁上げ語をあふれ作用の生起の
際に、AS内に別の加算器ASnを使用せずに正しい答が形
成されるように補正することができる。
つの入力端２ないし４を有しまた加算器ADn-1と共に１
つの装置ADkn-1の中に集積されている１つの補正要素１
が接続されている。これらの入力端のうち入力端２はcn
で、入力端３はsn-1で、また入力端４はcn-1で占有され
ている。補正要素１の１つの出力端５はASの入力端21と
接続されており、また第２の出力端６はASの入力端11と
接続されている。補正要素１の中でcnおよびcn-1が互い
に比較される。この際にcn≠cn-1であれば、入力端２に
与えられている桁上げビットcnがsn-1の代わりに出力端
６に通される。cn＝cn-1の場合のみsn-1が出力端６に、
従ってまた入力端11に与えられる。そこまでは補正され
た出力端６における和ビットはｓ（n-1）ｋで示されて
いる。出力端５は常にcnを与えられており、このことは
第１図中に入力端２と出力端５との間の破線の接続によ
り示されている。それによってcnは常にASn-1の入力端2
1に通される。これらの対策により、加算器ADiの出力端
に生ずる中間和後および桁上げ語をあふれ作用の生起の
際に、AS内に別の加算器ASnを使用せずに正しい答が形
成されるように補正することができる。
第１の数値例の場合には補正要素により下記の補正が行
われる。c1がc2＝１により置換され、従ってc1の桁値を
考慮する際に今やこれに対して補正された部分和−２が
生ずる。さらにs1k＝１であり、従って和語s1k,s0は1,1
になり、従ってまた補正された−１の部分和が生ずる。
２つの補正された部分和は出力端31、32…に、所望の−
３の加算結果に相当する１つの加算語を生ずる。
われる。c1がc2＝１により置換され、従ってc1の桁値を
考慮する際に今やこれに対して補正された部分和−２が
生ずる。さらにs1k＝１であり、従って和語s1k,s0は1,1
になり、従ってまた補正された−１の部分和が生ずる。
２つの補正された部分和は出力端31、32…に、所望の−
３の加算結果に相当する１つの加算語を生ずる。
第２の数値例では、補正要素１により下記の補正が行わ
れる。c1がc2＝０により置換され、従って補正された部
分和０が生ずる。さらにs1k＝０であり、従って和語s
1k,s0は0,1になり、従ってまた補正さた＋１の部分和に
相当する。次いで、２つの補正された部分和が出力端3
1、32…に、＋１の正しい加算結果に相当する和語を生
ずる。
れる。c1がc2＝０により置換され、従って補正された部
分和０が生ずる。さらにs1k＝０であり、従って和語s
1k,s0は0,1になり、従ってまた補正さた＋１の部分和に
相当する。次いで、２つの補正された部分和が出力端3
1、32…に、＋１の正しい加算結果に相当する和語を生
ずる。
補正要素１により行われる補正対策は３またはこれ以上
の桁の２進数Ａ、ＢおよびＤの加算の際にも応用可能で
ある。なぜならば、この場合にもはや無視すべきでない
桁上げビットcn-2が前記の補正対策に組み入れられなく
なてもよいからである。
の桁の２進数Ａ、ＢおよびＤの加算の際にも応用可能で
ある。なぜならば、この場合にもはや無視すべきでない
桁上げビットcn-2が前記の補正対策に組み入れられなく
なてもよいからである。
入力端11、12…および21、22…の前に接続されている中
間メモリ７、９、14…および８、10…により、加算器AD
iの桁上げビットおよび中間和ビットが一時記憶され、
また１つのクロックパルスの生起の際に共通に加算器AD
iに伝達され得る。このような装置は、レジスタ７、
９、14…および８、10…の出力が第２の加算器ADi′の
１つの行の第１および第２の入力端に供給され、その際
にこれらのレジスタの後に接続されているレジスタ
７′、９′および８′、10′…の出力端がASの入力端1
1、12…および21、22…と接続されているように拡張さ
れ得る。他方において、第２の加算器の行に、それぞれ
後に接続されている中間メモリを有する第３および第４
の加算器の同一の仕方で構成された行が続き得る。その
際にこれらの加算器行の最後の行の中間メモリ出力端は
加算装置ASの示されている入力端と接続されている。こ
の際に中間メモリは、考察されている行の中間和および
桁上げ語がそれぞれ共通にすぐ次の行に伝達されるよう
にクロックされ、その際に考察されている行は同一のク
ロックにより、他の加算過程に属する先行の行の中間和
および桁上げ語を与えられる。
間メモリ７、９、14…および８、10…により、加算器AD
iの桁上げビットおよび中間和ビットが一時記憶され、
また１つのクロックパルスの生起の際に共通に加算器AD
iに伝達され得る。このような装置は、レジスタ７、
９、14…および８、10…の出力が第２の加算器ADi′の
１つの行の第１および第２の入力端に供給され、その際
にこれらのレジスタの後に接続されているレジスタ
７′、９′および８′、10′…の出力端がASの入力端1
1、12…および21、22…と接続されているように拡張さ
れ得る。他方において、第２の加算器の行に、それぞれ
後に接続されている中間メモリを有する第３および第４
の加算器の同一の仕方で構成された行が続き得る。その
際にこれらの加算器行の最後の行の中間メモリ出力端は
加算装置ASの示されている入力端と接続されている。こ
の際に中間メモリは、考察されている行の中間和および
桁上げ語がそれぞれ共通にすぐ次の行に伝達されるよう
にクロックされ、その際に考察されている行は同一のク
ロックにより、他の加算過程に属する先行の行の中間和
および桁上げ語を与えられる。
行から行へ加算結果をステップ状に伝達し、また中間メ
モリによりそれぞれ互いに隔てられている個々の行の中
の種々の加算結果を同時に処理するこのシステムは文献
中で“パイプライニング”と呼ばれる。これについては
“米国電気電子学会論文集計算機編（IEEE Transaction
s on Computers）、第Ｃ−27巻、第９号、1978年９月、
第855〜865頁を参照されたい。各加算器行ADi、ADi′な
どの中に最上位の加算器ADn-1、ADn-1′などの後に本発
明により、あふれ作用の結果としての加算の誤りを回避
するため、それぞれ１つの補正要素１、１′などが接続
されている。
モリによりそれぞれ互いに隔てられている個々の行の中
の種々の加算結果を同時に処理するこのシステムは文献
中で“パイプライニング”と呼ばれる。これについては
“米国電気電子学会論文集計算機編（IEEE Transaction
s on Computers）、第Ｃ−27巻、第９号、1978年９月、
第855〜865頁を参照されたい。各加算器行ADi、ADi′な
どの中に最上位の加算器ADn-1、ADn-1′などの後に本発
明により、あふれ作用の結果としての加算の誤りを回避
するため、それぞれ１つの補正要素１、１′などが接続
されている。
第２図には補正要素なしの加算器ADn-2に対する１つの
関数表が示されている。この関数表は同じく加算器AD0
…ADn-3にも当てはまる。各行の中に先ずこの部分回路
の３つの入力端に供給されるビットan-2、bn-2、dn-2が
あげられており、また最後の２つの列の中にそれに関係
してその出力端に生ずるビットcn-1およびsn-2があげら
れており、その際にこれらは否定された形態でcn-1′お
よびsn-2′として示されている。
関数表が示されている。この関数表は同じく加算器AD0
…ADn-3にも当てはまる。各行の中に先ずこの部分回路
の３つの入力端に供給されるビットan-2、bn-2、dn-2が
あげられており、また最後の２つの列の中にそれに関係
してその出力端に生ずるビットcn-1およびsn-2があげら
れており、その際にこれらは否定された形態でcn-1′お
よびsn-2′として示されている。
第３図には、その他の加算器AD0およびADn-2に構成およ
び作動の仕方の点で一致しまた第２図による関数表を満
足する、CMOS技術で構成された加算器ADn-1の回路例が
示されている。この場合、回路点P1は３つのそれぞれ２
要素のトランジスタ直列回路を介して、供給電圧VDDを
与えられている１つの端子15と接続されている。第１の
トランジスタ直列回路はｐチャネル−スイッチングトラ
ンジスタT1およびT2から、第２のトランジスタ直列回路
はｐチャネル−スイッチングトランジスタT1およびT3か
ら、また第３のトランジスタ直列回路はｐチャネル−ス
イチングトランジスタT4およびT5から成っている。T1の
ゲートはADn-1のdn-2により占有されている第３の入力
端を介して、T2およびT4のゲートはbn-1により占有され
ている第２の入力端を介して、またT3およびT5のゲート
はan-1により占有されている第１の入力端を介して駆動
可能である。他方において、P1は３つの２要素のトラン
ジスタ直列回路を介して、基準電位と接続されている１
つの端子16と接続されている。これらの直列回路T6およ
びT7、T6およびT8ならびにT9およびT10はそれぞれｎチ
ャネル電界効果トランジスタから構成されている。T6の
ゲートはdn-2により、T7およびT9のゲートはdn-によ
り、またT8およびT10のゲートはan-1により駆動され
る。回路点P1はADn-1の１つの桁上げ出力端AGCに相当
し、そこから否定された桁上げ信号cn′が取り出され得
る。
び作動の仕方の点で一致しまた第２図による関数表を満
足する、CMOS技術で構成された加算器ADn-1の回路例が
示されている。この場合、回路点P1は３つのそれぞれ２
要素のトランジスタ直列回路を介して、供給電圧VDDを
与えられている１つの端子15と接続されている。第１の
トランジスタ直列回路はｐチャネル−スイッチングトラ
ンジスタT1およびT2から、第２のトランジスタ直列回路
はｐチャネル−スイッチングトランジスタT1およびT3か
ら、また第３のトランジスタ直列回路はｐチャネル−ス
イチングトランジスタT4およびT5から成っている。T1の
ゲートはADn-1のdn-2により占有されている第３の入力
端を介して、T2およびT4のゲートはbn-1により占有され
ている第２の入力端を介して、またT3およびT5のゲート
はan-1により占有されている第１の入力端を介して駆動
可能である。他方において、P1は３つの２要素のトラン
ジスタ直列回路を介して、基準電位と接続されている１
つの端子16と接続されている。これらの直列回路T6およ
びT7、T6およびT8ならびにT9およびT10はそれぞれｎチ
ャネル電界効果トランジスタから構成されている。T6の
ゲートはdn-2により、T7およびT9のゲートはdn-によ
り、またT8およびT10のゲートはan-1により駆動され
る。回路点P1はADn-1の１つの桁上げ出力端AGCに相当
し、そこから否定された桁上げ信号cn′が取り出され得
る。
他の１つの回路点P2は３つのＰチャネル−スイッチング
トランジスタT11ないしT13を介して端子15と接続されて
おり、また第３の回路点P3は３つのｎチャネル−スイッ
チングトランジスタT14ないしT16を介して端子16と接続
されている。その際にT11およびT14はそれぞれdn-2を介
して、T12およびT15はそれぞれbn-1を介して、またT13
およびT16はそれぞれan-1を介して駆動可能である。回
路点P2およびP3は１つのｐチャネル−スイッチングトラ
ンジスタT17および１つのｎチャネル−スイッチングト
ランジスタT18の直列回路を介して互いに接続されてお
り、その際にT17およびT18のゲートはP1と接続されてお
り、またT17およびT18の接続点は、否定された和ビット
sn-1′が生ずるADn-1の１つの出力端AGSを成している。
この出力端は追加的にｐチャネル−スイッチングトラン
ジスタT19ないしT21から成る３要素の直列回路を介して
端子15と接続されており、またｎチャネル−スイッチン
グトランジスタT22ないしT24から成る３要素の直列回路
を介して回路点16と接続されている。その際にT19およ
びT22のゲートはdn-2により、T20およびT23のゲートはd
n-1により、またT21およびT24のゲートはan-1により駆
動可能である。
トランジスタT11ないしT13を介して端子15と接続されて
おり、また第３の回路点P3は３つのｎチャネル−スイッ
チングトランジスタT14ないしT16を介して端子16と接続
されている。その際にT11およびT14はそれぞれdn-2を介
して、T12およびT15はそれぞれbn-1を介して、またT13
およびT16はそれぞれan-1を介して駆動可能である。回
路点P2およびP3は１つのｐチャネル−スイッチングトラ
ンジスタT17および１つのｎチャネル−スイッチングト
ランジスタT18の直列回路を介して互いに接続されてお
り、その際にT17およびT18のゲートはP1と接続されてお
り、またT17およびT18の接続点は、否定された和ビット
sn-1′が生ずるADn-1の１つの出力端AGSを成している。
この出力端は追加的にｐチャネル−スイッチングトラン
ジスタT19ないしT21から成る３要素の直列回路を介して
端子15と接続されており、またｎチャネル−スイッチン
グトランジスタT22ないしT24から成る３要素の直列回路
を介して回路点16と接続されている。その際にT19およ
びT22のゲートはdn-2により、T20およびT23のゲートはd
n-1により、またT21およびT24のゲートはan-1により駆
動可能である。
第４図には、最上位の加算器ADn-1および集積された補
正要素１に対する関数表が示されている。各行の中に先
ずこの部分回路の４つの入力端に供給されるビットa
n-1、bn-1、dn-1およびcn−１があげられている。ただ
しcn-1′は否定された形態cn-1′で示されている。最後
の２つの列には、それに関係して出力端５および６に生
ずるビットcnおよびｓ（n-1）ｋが同じく否定された形
態cn′およびｓ（n-1）ｋ′としてあげられている。
正要素１に対する関数表が示されている。各行の中に先
ずこの部分回路の４つの入力端に供給されるビットa
n-1、bn-1、dn-1およびcn−１があげられている。ただ
しcn-1′は否定された形態cn-1′で示されている。最後
の２つの列には、それに関係して出力端５および６に生
ずるビットcnおよびｓ（n-1）ｋが同じく否定された形
態cn′およびｓ（n-1）ｋ′としてあげられている。
第５図には、第４図による関数表を満足する、ADn-1お
よび補正要素１か８成る部分回路のCMOS技術で構成され
た回路例が示されている。この部分回路は第３図による
回路からのわずかな変更または拡張により得られる。こ
の目的で出力端AGCはさらに回路点P1と接続されてい
る。しかし、この場合にはスイッチングトランジスタT1
7およびT18のゲートは回路点P1を介してではなく、否定
された桁上げビットcn-1′により駆動される。
よび補正要素１か８成る部分回路のCMOS技術で構成され
た回路例が示されている。この部分回路は第３図による
回路からのわずかな変更または拡張により得られる。こ
の目的で出力端AGCはさらに回路点P1と接続されてい
る。しかし、この場合にはスイッチングトランジスタT1
7およびT18のゲートは回路点P1を介してではなく、否定
された桁上げビットcn-1′により駆動される。
本発明によれば、上記のようなあふれ作用、従ってまた
加算の謝りを惹起するであろう中間和語および桁上げ語
が簡単な補正対策により単に２つの最上位の第１の加算
器の範囲内で、謝った加算結果の生起を確実に回避する
形態にされ、また最上位の加算器が補正装置と共に１つ
の装置の中に集積されており、またこ装置およびすべて
の他の加算器が同一数のトランジスタを有する構成とす
ることができる。
加算の謝りを惹起するであろう中間和語および桁上げ語
が簡単な補正対策により単に２つの最上位の第１の加算
器の範囲内で、謝った加算結果の生起を確実に回避する
形態にされ、また最上位の加算器が補正装置と共に１つ
の装置の中に集積されており、またこ装置およびすべて
の他の加算器が同一数のトランジスタを有する構成とす
ることができる。
第１図は３つの２進数のビット並列加算のための装置の
回路図、第２図は補正要素なしの加算段に対する関数表
を示す図、第３図は第２図の関数表による補正要素なし
の加算段のCMOS技術による実現例の回路図、第４図は補
正要素を有する最上位の加算段に対する関数表を示す
図、第５図は第４図の関数表により説明された補正要素
を有する最上位の加算段の本発明によるCMOS技術による
実現例の回路図である。 １……補正要素、２〜４……補正要素１の入力端、５、
６……補正要素１の出力端、７〜10、14……中間メモ
リ、11、12〜1n、21、22〜2n……加算装置ASの入力端、
31、32〜3n……加算装置の出力端、15……供給電圧端
子、16……基準電位端子、AD0〜ADn-3、ADn-2、ADn-1…
…加算器、AS……加算装置、A0〜ASn-3、ASn-2、ASn-1
……加算器、P1、P2……回路点。
回路図、第２図は補正要素なしの加算段に対する関数表
を示す図、第３図は第２図の関数表による補正要素なし
の加算段のCMOS技術による実現例の回路図、第４図は補
正要素を有する最上位の加算段に対する関数表を示す
図、第５図は第４図の関数表により説明された補正要素
を有する最上位の加算段の本発明によるCMOS技術による
実現例の回路図である。 １……補正要素、２〜４……補正要素１の入力端、５、
６……補正要素１の出力端、７〜10、14……中間メモ
リ、11、12〜1n、21、22〜2n……加算装置ASの入力端、
31、32〜3n……加算装置の出力端、15……供給電圧端
子、16……基準電位端子、AD0〜ADn-3、ADn-2、ADn-1…
…加算器、AS……加算装置、A0〜ASn-3、ASn-2、ASn-1
……加算器、P1、P2……回路点。
Claims (2)
- 【請求項１】キャリー−セーブあふれ補正を有する２の
補数での２進数のビット並列加算のための装置であっ
て、それぞれ同一の位の２進数ビットに対する入力端と
１つの中間和ビットおよび１つの桁上げビットを発する
ための１つの和出力端および１つの桁上げ出力端とを有
する第１の加算器（ADi）の１つの群と、桁上げビット
から成る１つの桁上げ語と中間和ビットから成る１つの
中間和語とから成る１つの和語を形成するための１つの
加算装置（AS）とを有し、最上位から２番目の位を有す
る加算器（ADn-2）の桁上げビット（Cn-1）が最上位の
第１の加算器（ADn-1）の桁上げビット（Cn）により置
換され、また最上位の第１の加算器（ADn-1）が１つの
補正要素（１）を有し、その中でこの加算器の中間和ビ
ット（sn-1）が、最上位および最上位から２番目の位の
加算器（ADn-1、ADn-2）の桁上げビット（cn、cn-1）が
不等である場合には、最上位の第１の加算器（ADn-1）
の桁上げビット（cn）により置換される装置において、
第１の加算器（ADn-1）および補正要素（１）が１つの
装置（ADkn-1）の中に集積されており、この１つの装置
にまとめられた第１の加算器（ADn-1）及び補正要素
（１）とその他の加算器（ADo…ADn-2）とが同一の数の
トランジスタを有することを特徴とする２進数のビット
並列加算装置。 - 【請求項２】集積された補正要素（１）を有する加算器
が、第１の回路点（P1）がそれぞれ２つの第１のチャネ
ル形式の電界効果トランジスタからなる３つの直列回路
（T1、T2;T1、T3;T4、T5）を介して、供給電圧を与えら
れている第１の端子（15）と接続されており、第１の回
路点（P1）がそれぞれ２つの第２のチャネル形式の電界
効果トランジスタからなる３つの直列回路（T6、T7;T
6、T8;T9、T10）を介して、基準電位に接続されている
第２の端子（16）と接続されており、第２の回路点（P
2）が３つの第１のチャネル形式の電界効果トランジス
タ（T11、T12、T13）を介して第１の端子（15）と接続
されており、第３の回路点（P3）が３つの第２のチャネ
ル形式の電界効果トランジスタ（T14、T15、T16）を介
して第２の端子（16）と接続されており、第２の回路点
（P2）が第１のチャネル形式の別の電界効果トランジス
タ（T17）を介して補正要素（１）の反転和出力端（AG
S′）と接続されており、第３の回路点（P3）が第２の
チャネル形式の別の電界効果トランジスタ（T18）を介
してこの反転和出力端（AGS′）と接続されており、２
つの電界効果トランジスタからなる直列回路のトランジ
スタのゲートが加算器の３つの入力端を介して駆動可能
であり、加算器の３つの入力端のうちのそれぞれ２つに
同じ信号が加わることにより第１のチャネル形式のトラ
ンジスタから成る３つの直列回路のうちの１つ又は第２
のチャネル形式のトランジスタから成る３つの直列回路
の１つを導通状態に切り換え、第２の回路点（P2）と第
１の端子（15）との間に接続されている３つの第１のチ
ャネル形式の電界効果トランジスタのゲートと、第３の
回路点（P3）と第２の端子（16）との間に接続されてい
る３つの第２のチャネル形式の電界効果トランジスタの
ゲートとがそれぞれ加算器の入力端の１つと接続されて
おり、第１の回路点（P1）が加算器の反転桁上げ出力端
（AGC）と接続されており、前記第１、第２のチャネル
形式の別の電界効果トランジスタ（T17、T18）のゲート
が次に低い位の加算器の反転桁上げ出力端（cn-1′）と
接続されており、反転和出力端（AGS′）が３つの第１
のチャネル形式の電界効果トランジスタ（T19、T20、T2
1）の直列回路を介して第１の端子（15）と、また３つ
の第２のチャネル形式の電界効果トタンジスタ（T22、T
23、T24）の直列回路を介して第２の端子（16）と接続
されており、これらの直列回路の各々の電界効果トラン
ジスタがそれぞれ加算器の１つの入力端を介して駆動可
能であるように構成されていることを特徴とする特許請
求の範囲第１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3619437 | 1986-06-10 | ||
| DE3619437.9 | 1986-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290928A JPS62290928A (ja) | 1987-12-17 |
| JPH0724014B2 true JPH0724014B2 (ja) | 1995-03-15 |
Family
ID=6302659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142129A Expired - Lifetime JPH0724014B2 (ja) | 1986-06-10 | 1987-06-05 | ２進数のビツト並列加算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4888723A (ja) |
| EP (1) | EP0249132B1 (ja) |
| JP (1) | JPH0724014B2 (ja) |
| AT (1) | ATE93635T1 (ja) |
| DE (1) | DE3787123D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391832A (ja) * | 1989-09-05 | 1991-04-17 | Sony Corp | 加算回路 |
| US5351207A (en) * | 1992-08-31 | 1994-09-27 | Intel Corporation | Methods and apparatus for subtraction with 3:2 carry-save adders |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4110832A (en) * | 1977-04-28 | 1978-08-29 | International Business Machines Corporation | Carry save adder |
| DE3524797A1 (de) * | 1985-07-11 | 1987-01-22 | Siemens Ag | Anordnung zur bitparallelen addition von binaerzahlen |
| DE3524981A1 (de) * | 1985-07-12 | 1987-01-22 | Siemens Ag | Anordnung mit einem saettigbaren carry-save-addierer |
-
1987
- 1987-06-02 AT AT87107981T patent/ATE93635T1/de not_active IP Right Cessation
- 1987-06-02 DE DE87107981T patent/DE3787123D1/de not_active Expired - Fee Related
- 1987-06-02 EP EP87107981A patent/EP0249132B1/de not_active Expired - Lifetime
- 1987-06-05 JP JP62142129A patent/JPH0724014B2/ja not_active Expired - Lifetime
- 1987-06-10 US US07/060,169 patent/US4888723A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3787123D1 (de) | 1993-09-30 |
| ATE93635T1 (de) | 1993-09-15 |
| EP0249132A3 (en) | 1990-05-30 |
| EP0249132B1 (de) | 1993-08-25 |
| EP0249132A2 (de) | 1987-12-16 |
| US4888723A (en) | 1989-12-19 |
| JPS62290928A (ja) | 1987-12-17 |
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