JPS62290928A - ２進数のビツト並列加算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、キャリー−セーブあふれ補正を有する、２の
補数での２進数のビット並列加算のための装置に関する
。

〔従来の技術〕

キャリー−セーブあふれ補正を有する２の補数での２進
数のビット並列加算のための装置であって、それぞれ同
一の位の２進数ビットに対する入力端と１つの中間和ビ
ットおよび１つの桁上げビットを発するための１つの和
出力端および１つの１行上げ出力端とを有する第１の加
算器の１つの群と、桁上げビットから成る１つの桁上げ
語と中間和ビットから成る１つの中間和語とから成る１
つの和語を形成するための１つの加算装置とを有し、最
上位から２番目の位を有する加算器の桁上げビットが最
上位の第１の加算器の桁上げビットにより置換され、ま
た最上位の第１の加算器が１つの補正要素を有し、その
中でこの加算器の中間和ビットが、最上位および最上位
から２番目の位の加Ｗ、器の桁上げビットが不等である
場合には、最上位の第１の加算器の桁上げビットにより
置換される装面ば図書“コンピュータ・アリスメティノ
ク（Ｃｏｍｐｕｔｅｒ　Ａｒｉｔｈｍｅｔｉｃ）　　″
、ケー、ウアング（Ｋ。

Ｈｗａｎｇ）著、ジョーン　ライレイ　アンドサンズ（
Ｊｏｈｎ　Ｗｉｌｅｙ　　ａｎｄ　　５ｏｎＳ）出版、
ニューヨーク、１９７９年、第９８〜１０３頁、特に第
４．２図から公知である。この場合、第１の加算器の各
々は、３つの互いに加算すべき２進数の同−位のビット
によりそれぞれ占有されている３つの入力端を有する。

第１の加算器の和出力端は加算装置の第１の入力端に、
また（最上位の加算器は例外として）第１の加算器の桁
上げ出力端は加算装置の第１の入力端に導かれている。

加算装置の出力端に１つの和語が加算の結果として現れ
る。桁上げ通過（“キャリー−プロー　パゲート”原理
）を有する加算装置との相違として、この場合には、す
べての第１の加算器の桁上げが３つの２進数の加算の際
に同時に形成され、また桁上げ語として第１の加算器か
ら取り出される中間和語とならんで加算装置内での加算
のために利用に供される。このように構成された加算装
置はいわゆる“キャリー−セーブ′原理に従って動作す
る。

２の補数で２進数を加算するための“キャリー−セーブ
装置では、第１の加算器から供給される和が１つの中間
和語および１つの桁上げ語の形態で別々に表示されるた
めに、誤った加算結果または和語に通ずるあふれ作用が
生じ得る。このような誤りは、比較的小さい和語がより
大きい中間和語および逆符号を有する桁上げ語から形成
される時に生ずる。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類の装置であって、
あふれ作用が生ぜず、また可能なかぎり簡単で高速で小
形の加算回路から構成される装置〔問題点を解決するた
めの手段〕 この目的は、本発明によれば、特許請求の範囲第１項に
記載の装置の構成により達成される。

特許請求の範囲第２項には本発明の好ましい実施態様が
あげられている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図には、それぞれ３つの入力端を有する３つの加算
器ＡＤｎ　−　、、ＡＤｎ−　２およびＡＤｎ−３が示
されているａ　Ａ　Ｄ　ｎ−　Ｈの第１の入力端は２の
補数で表された０桁の２進数Ａの最上位ビットａｎ−１
で、ＡＤｎ−　２の第１の入力端はａｎ−２で、またＡ
Ｄｎ−３の第１の入力端はａｎ−３で占められている．
図示されていない別の加算器の第１の入力端は別のビッ
トａｎ−４ないしａＱで占められている。類似の仕方で
個々の加算器ＡＤ．の第２の入力端はそれぞれ２の補数
で表された０桁の２進数Ｂの個々のビットｂｎ−１、ｂ
ｎ−２・・・で占められており、またこれらの加算器の
第３の入力端はそれぞれ第３の２進数Ｄの個々のビット
ｄｎ−２、ｄｎ−３・・・で占められている。その際に
数Ｄは、符号ビットを２倍にすることにより０桁の数に
補われている（ｎ−１）桁の２進数として解釈すべきで
あり、その際に符号ビットはそれぞれＡＤ，−、および
ＡＤｎ−２の第３の入力端に供給される。

Ａ，ＢおよびＤの加算により生ずる答は“半島リーーセ
ーブ原理に従って２つの別々の信号、詳細には加算器Ａ
ＤＩの和出力端からビットごとに取り出し可能な中間和
語！ｎ−１、５ｎ−２、Ｓｎ−３・・・ｓｏおよびＡＤ
Ｉの桁上げ出力端からビットごとに取り出し可能な桁上
げ語Ｃ。、ｃ。

−１、Ｃｎ−２・・・ｃｌにより示される。いま両語は
涸々の加算器ＡＳｎ−１、ＡＳｒｌ−２−ＡＳｑを有す
る１つの加算器ｆｆｉＡｓの中でＡ＋Ｂ＋Ｄの答を表す
和語にまとめられる。そのために加算装置ＡＳの第１の
入力端ｌ１、１２、１３などは通常の仕方で中間和語の
個々のビ’）　ト３　ｎ　−　１、Ｓ。−２、Ｓｎ−１
などで占められ、第２の入力端２１、２２などは通常の
仕方で桁上げ語のビットＣｎ−１、Ｃｎ−２などで占め
られる。桁上げ語の最上位ビットｃｎはその際にさしあ
たり無視される。次いで出力端３１、３２、３３などに
和語が得られる。

加算装置ＡＳの入力端のこのような通常の占有は第１図
中で、ビットＳｎ−１を発する加算器ＡＩ）ｎ−＋の出
力端と入力端１１との間およびビ。

）Ｃｎ−１を発する加算器ＡＤｎ−２の桁上げ出力端と
の間の（そこには図示されていない）直接的な接続と、
記入されている端子１２．１３および２２の占有とによ
り示され得よう。

ｎ＝２を有する第１の数値例で単に２桁の２進数を考察
し、またＡ＝−２、Ｂ−０およびＤ＝−１（これは２の
補数表示でＡ−１０、Ｂ−００およびＤ＝１１を意味す
る）であると仮定すると、この場合には１つの中間和語
！１、３ｏ＝０．１が値＋１に相応して、また１つの桁
上げ語ｃ２゜Ｃ１、　　ｃｏ＝１＋　　ｏ、Ｏが値−４
に相応して生ずる。しかし、Ｃ２は加算の際に、そのた
めにわざわざ１つの別の加算器ＡＳｎを設けなくてもよ
いように、無視されるべきであるので、Ｃ２の省略の際
に値０に相応して桁上げ語Ｃ１、ｃｏ＝０゜０に、従っ
てまた部分和＋１　（中間和語からの）および０（桁上
げ語からの）により（誤った）答＋１に通ずるあふれ作
用に対して対策を講じなければならない。しかし、桁上
げｇ％　Ｃ２，０Ｉ　ｒ　　Ｃ０を許すならば、これか
らの部分和は、−３の（正しい）答を生ずる−４であろ
う。

ｎ＝２を有する第２の実施例では、Ａ＝１、Ｂ−１およ
びＤ−−１の場合を考察する。これは２の補数では数Ａ
＝０１、Ｂ＝０１およびＤ＝１１に相当する。その場合
、加算は値−１に相応する３１、３ｏ＝１．１および−
２の値を有するＣＩ。

Ｃｇ＝１＋　　０に、すなわち−３の誤った答に通ずる
。再びＣ２＝０を考慮する場合のみ、＋２の値を有する
０、１．０の部分和Ｃ２，Ｃ１、ＣＯ２従ってまた５１
．ＳＱと一緒に正しい答＋１が生ずる。しかし、Ｃ２を
省略すれば、この場合にもあふれ作用が存在する。

さて本発明によれば、最上位の加算器ＡＤｎ−。

の後に、３つの入力端２ないし４を有しまた加算器ＡＤ
ｎ＋　、と共に１つの装ｆｆＡＤｉ＋ｎ−＋の中に集積
されている１つの補正要素１が接続されている。これら
の入力端のうち入力端２はｃｎで、入力端３は３ｎ−１
で、また入力端４はＣｎ−１で占有されている。　？ｉ
ｌｉ正要素１の１つの出力端５はＡＳの入力端２１と接
続されており、また第２の出力端６はＡＳの入力端１１
と接続されている。

補正要素１の中でｃｎおよびＣｎ−１が互いに比較され
る。その際にｃｌ＃ｃｎ−１であれば、入力端２に与え
られている桁上げビットＣｆｉが５ｙ１−１の代わりに
出力・瑞６に通される。Ｃｆ１＝Ｃｎ−１の場合のみ５
ｎ−１が出力端６に、従ってまた入力端１１に与えられ
る。そこまでは補正された出力端６における和ビットは
Ｓ　（。−１）　　ｋで示されている。出力端５は常に
ｃｎを与えられており、このことは第１図中に入力端２
と出力端５との間の破線の接続により示されている。そ
れによってＣｆｉは常にＡＳｎ−、の入力ｍ２１に通さ
れる。これらの対策により、加算器ＡＤ、の出力端に生
ずる中間和語および桁上げ語をあふれ作用の生起の際に
、ＡＳ内に別の加算器ＡＳｎを使用せずに正しい答が形
成されるように補正することができる。

第１の数値例の場合には補正要素により下記の補正が行
われる。Ｃ１が０２＝１により置換され、従って０１の
桁値を考慮する際に今やこれに対して補正された部分和
−２が生ずる。さらに３１μ＝１であり、従って和語９
１試、ｓＯは１．　１になり、従ってまた補正された−
１の部分和が生ずる。２つの補正された部分和は出力端
３１．３２・・・に、所望の−３の加算結果に相当する
１つの加算器を生ずる。

第２の数値例では、補正要素１により下記の補正が行わ
れる。ｃｌが０２−〇により置換され、従って補正され
た部分和０が生ずる。さらに５ｌｋ＝０であり、従って
和語５ｌｉｔ、５０は０，１になり、従ってまた補正さ
れた＋１の部分和に相当する。次いで、２つの補正され
た部分和が出力端３１．３２・・・に、＋１の正しい加
算結果に相当する和語を生ずる。

補正要素１により行われる補正対策は３またはそれ以上
の桁の２進数Ａ、ＢおよびＤの加算の際にも応用可能で
ある。なぜならば、この場合にもはや無視すべきでない
桁上げビットＣｎ−２が前記の補正対策に組み入れられ
なくてもよいからである。

入力端１１．１２・・・および２１．２２・・・の前に
接続されている中間メモリ７．９．１４・・・および８
．１０・・・により、加算器ＡＤＩの桁上げビットおよ
び中間和ビットが一時記憶され、また１つのクロックパ
ルスの生起の際に共通に加算器ＡＤ％に伝達され得る。

このような装置は、レジスタ７．９．１４・・・および
８．１０・・・の出力が第２の加算器ＡＤ、’の１つの
行の第１および第２の入力端に供給され、その際にこれ
らのレジスタの後に接続されているレジスタ７′、９′
および８′、１０′・・・の出力端がＡＳの入力端１１
．１２・・・および２１．２２・・・と接続されている
ように拡張され得る。他方において、第２の加算器の行
に、それぞれ後に接続されている中間メモリを有する第
３および第４の加算器の同一の仕方で構成された行が続
き得る。その際にこれらの加算器行の最後の行の中間メ
モリ出力端は加算装置Ａｓの示されている入力端と接続
されている。その際に中間メモリは、考察されている行
の中間和および桁上げ語がそれぞれ共通にすぐ次の行に
伝達されるようにクロックされ、その際に考察されてい
る行は同一のクロックにより、イ６の加算過程に属する
先行の行の中間和および桁上げ語を与えられる。

行から行へ加算結果をステップ状に伝達し、また中間メ
モリによりそれぞれ互いに隔てられている個々の行の中
の種々の加算結果を開時に処理するこのシステムは文献
中で“パイプライニングと呼ばれる。これについては“
米国電気電子学会論文集針算機編（ＩＥＥＥ　Ｔｒａｎ
ｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｏ＋ｐｕｔｅｒｓ　）、
第Ｃ−２７巻、第９号、１９７８年９月、第８５５〜８
６５頁を参照されたい。各加算器行ＡＤ１、ＡＤ（’な
どの中に最上位の加算器ＡＤｎ−１、ＡＤｎ−１”など
の後に本発明により、あふれ作用の結果としての加算の
誤りを回避するため、それぞれ１つの補正要素１．１′
などが接続されている。

第２図には補正要素なしの加算器ＡＤｎ−２に対する１
つの関数表が示されている。この関数表は同じく加算器
ＡＤ、・・・ＡＤｎ−３にも当てはまる。各行の中に先
ずこの部分回路の３つの入力端に供給されるビットａｎ
−２、ｂｎ−２、ｄｎ−２があげられており、また最後
の２つの列の中にそれに関係してその出力端に生ずるビ
・）　）　ｃ　ｎ　−＋および５ｎ−２があげられてお
り、その際にこれらは否定された形態でＣｎ−１’およ
びＳ。−２′として示されている。

第３図には、その他の加算器ＡＤ、およびＡＤｎ−２に
構成および作動の仕方の点で一致しまた第２図による関
数表を満足する、ＣＭＯ３技術で構成された加算器ＡＤ
ｎ−，の回路例が示されている。この場合、回路点Ｐ１
は３つのそれぞれ２要素のトランジスタ直列回路を介し
て、供給電圧Ｖ（１０を与えられている１つの端子１５
と接続されている。第１のトランジスタ直列回路はｐチ
ャネル−スイッチングトランジスタＴＩおよびＴ２から
、第２のトランジスタ直列回路はｐチャネル−スイッチ
ングトランジスタＴ１およびＴ３から、また第３のトラ
ンジスタ直列回路はｐチャネル−スイッチングトランジ
スタＴ４およびＴ５から成っている。ＴＩのゲートはＡ
Ｄｎ−、のｄｎ−２により占有されている第３の入力端
を介して、Ｔ２およびＴ４のゲートはｂｎ−１により占
有されている第２の入力端を介して、またＴ３およびＴ
５のゲートはａｎ−１により占有されている第１の入力
端を介して駆動可能である。他方において、Ｐｌは３つ
の２要素のトランジスタ直列回路を介して、基準電位と
接続されている１つの端子１６と接続されている。これ
らの直列回路Ｔ６およびＴ７、Ｔ６およびＴ８ならびに
Ｔ９およびＴＩＯはそれぞれｎチャネル電界９ＪＪ果ト
ランジスタから構成されている。Ｔ６のゲートはｄ。−
２により、Ｔ７およびＴ９のゲートはｂｎ−１により、
またＴ８およびＴＩＯのゲートはａ。−１により駆動さ
れる。回路点ＰＩはＡＤｎ−、の１つの桁上げ出力端Ａ
ＧＣに相当し、そこから否定された桁上げ信号ｃｎ′が
取り出され得る。

他の１つの回路点Ｐ２は３つのｐチャネル−スイッチン
グトランジスタＴ１１ないしＴ１３を介して端子１５と
接続されており、また第３の回路点Ｐ３は３つのｎチャ
ネル−スイッチングトランジスタＴ１４ないしＴ１６を
介して端子１６と接続されている。その際にＴ１１およ
びＴＩ４はそれぞれｄ。−２を介して、Ｔ１２およびＴ
１５はそれぞれｂｎ−１を介して、またＴ１３およびＴ
１６はそれぞれａ。−１を介して駆動可能である。

回路点Ｐ２およびＰ３は１つのｐチャネル−スイッチン
グトランジスタＴＩ？および１つのｎチャネル−スイッ
チングトランジスタＴ１８の直列回路を介して互いに接
続されており、その際にＴ１７およびＴ１８のゲートは
Ｐｌと接続されており、またＴ１７およびＴ１８の接続
点は、否定された和ビット５ｎ−１’が生ずるＡＤｎ−
、の１つの出力端ＡＧＳを成している。この出力端は追
加的にｐチャネル−スイッチングトランジスタＴ１９な
いしＴ２１から成る３要素の直列回路を介して端子１５
と接続されており、またｎチャネル−スイッチングトラ
ンジスタＴ２２ないしＴ２４から成る３要素の直列回路
を介して回路点１６と接続されている。その際にＴ１９
＃よびＴ２２のゲートはｄｎ−２により、Ｔ２０および
Ｔ２３のゲートはｂｎ−１により、またＴ２１およびＴ
２４のゲートはａｎ−１により駆動可能である。

第４図には、最上位の加算器ＡＤｎ−＋および集積され
た補正要素１に対する関数表が示されている。各行の中
に先ずこの部分回路の４つの入力端に供給されるビット
ａｎ−１％　ｂｎ−１、ｄｎ−１およびＣ１−１があげ
られている。ただしＣｎ−１は否定さた形！３Ｃｎ−１
’で示されている。

最後の２つの列には、それに関係して出力端５および６
に生ずるビットｃｎおよび５（ｎ−１）ｋが同じく否定
さた形！３Ｃｎ′および３（ｎ−１）諷′とじてあげら
れている。

第５図には、第４図による関数表を満足する、ＡＤｎ−
、および補正要素１から成る部分回路のＣＭＯ３技術で
構成された回路例が示されている。

この部分回路は第３図による回路からのわずかな変更ま
たは拡張により得られる。この目的で出力端ＡＧＣはさ
らに回路点Ｐ１と接続されている。

しかし、この場合にはスイッチングトランジスタＴ１７
およびＴ１８のゲートは回路点Ｐ１を介してではな（、
否定された桁上げビットＣｎ−１’により駆動される。

〔発明の効果〕

本発明によれば、上記のようなあふれ作用、従ってまた
加算の誤りを惹起するであろう中間和語および桁上げ語
が簡単な補正対策により単に２つの最上位の第１の加算
器の範囲内で、誤った加算結果の生起を確実に回避する
形態にされ、また最上位の加算器が補正装置と共に１つ
の装面の中に集積されており、またこ装置およびすべて
の他の加算器が同一数のトランジスタを有する構成とす
ることができる。

【図面の簡単な説明】

第１図は３つの２進数のビット並列加算のだめの装置の
回路図、第２図は補正要素なしの加算段に対する関数表
を示す図、第３図は第２図の関数表による補正要素なし
の加算段のＣＭＯ３技術による実現例の回路図、第４図
は補正要素を有する最上位の加算段に対する関数表を示
す図、第５図は第４図の関数表により説明された補正要
素を有する最上位の加算段の本発明によるＣＭＯ３技術
による実現例の回路図である。 １・・・補正要素、２〜４・・・補正要素１の入力端、
５．６・・・補正要素１の出力端、７〜１０．１４・・
・中間メモリ、１１．１２〜Ｉｎ、２１．２２〜２ｎ・
・・加算装置ＡＳの入力端、３１．３２〜３ｎ・・・加
算装置の出力端、１５・・・供給電圧端子、１６・・・
基準電位端子、ＡＤＯ’−ＡＤｎ−３、ＡＤｎ−２、Ａ
Ｄｎ−ビ・・加算器、ＡＳ・・・加算装置、Ａ　ｏ　”
　Ａ　５ｎ−３，ＡＳｎ−２，ＡＳｎ−１°°°加算器
Ｓｐｉ。 Ｐ２・・・回路点。 ”ｎ−２ｂｎ−２ｄｎ−２°ｎｉ１　５ｎこ２　　　　
　　　ＦＩＧ２ＩＧ３ ＩＧ　４ ”ｎ−１ｂｎ−１ｄｎ−Ｉ　　　ＣｎごＩ　　　　　　
Ｃｎ”ｉｎ′−１１に０１ｉ０　　　０１ ０　０　　コ　　１　　　０　０ １０１１　　　　　ＤＯ １１０１ＤＯ １１１００，０

Claims (1)

1. 【特許請求の範囲】 １）キャリー−セーブあふれ補正を有する２の補数での
   ２進数のビット並列加算のための装置であって、それぞ
   れ同一の位の２進数ビットに対する入力端と１つの中間
   和ビットおよび１つの桁上げビットを発するための１つ
   の和出力端および１つの桁上げ出力端とを有する第１の
   加算器（ＡＤ＿１）の１つの群と、桁上げビットから成
   る１つの桁上げ語と中間和ビットから成る１つの中間和
   語とから成る１つの和語を形成するための１つの加算装
   置（ＡＳ）とを有し、最上位から２番目の位を有する加
   算器（ＡＤ＿ｎ＿−＿２）の桁上げビット（ｃ＿ｎ＿−
   ＿１）が最上位の第１の加算器（ＡＤ＿ｎ＿−＿１）の
   桁上げビット（ｃ＿ｎ）により置換され、また最上位の
   第１の加算器（ＡＤ＿ｎ＿−＿１）が１つの補正要素（
   １）を有し、その中でこの加算器の中間和ビット（ｓ＿
   ｎ＿−＿１）が、最上位および最上位から２番目の位の
   加算器（ＡＤ＿ｎ＿−＿１、ＡＤ＿ｎ＿−＿２）の桁上
   げビット（ｃ＿ｎ、ｃ＿ｎ＿−＿１）が不等である場合
   には、最上位の第１の加算器（ＡＤ＿ｎ−＿１）の桁上
   げビット（ｃ＿ｎ）により置換される装置において、第
   １の加算器（ＡＤ＿ｎ＿−＿１）および補正要素（１）
   が１つの装置（ＡＤ＿ｋ＿ｎ＿−＿１）の中に集積され
   ており、また加算器（ＡＤ＿０・・・ＡＤ＿ｎ＿−＿２
   ）と補正要素（１）を有する加算器（ＡＤ＿ｎ＿−＿１
   ）とが同一の数のトランジスタを有することを特徴とす
   る２進数のビット並列加算装置。 ２）集積された補正要素（１）を有する加算器が、第１
   の回路点（Ｐ１）が３つのそれぞれ２要素の第１のチャ
   ネル形式の電界効果トランジスタ（Ｔ１、Ｔ２；Ｔ１、
   Ｔ３；Ｔ４、Ｔ５）の直列回路を介して、供給電圧を与
   えられている第１の端子（１５）と接続されており、第
   １の回路点（Ｐ１）が３つのそれぞれ２要素の第２のチ
   ャネル形式の電界効果トランジスタ（Ｔ６、Ｔ７；Ｔ６
   、Ｔ８；Ｔ９、Ｔ１０）の直列回路を介して、基準電位
   に接続されている第２の端子（１６）と接続されており
   、第２の回路点（Ｐ２）が３つの第１のチャネル形式の
   電界効果トランジスタ（Ｔ１１、Ｔ１２、Ｔ１３）を介
   して第１の端子（１５）と接続されており、第３の回路
   点（Ｐ３）が３つの第２のチャネル形式の電界効果トラ
   ンジスタ（Ｔ１４、Ｔ１５、Ｔ１６）を介して第２の端
   子（１６）と接続されており、第２の回路点（Ｐ２）が
   １つの第１のチャネル形式の電界効果トランジスタ（Ｔ
   １７）を介して補正要素（１）の反転和出力端（ＡＧＳ
   ′）と接続されており、第３の回路点（Ｐ３）が１つの
   第２のチャネル形式の電界効果トランジスタ（Ｔ１８）
   を介してこの反転和出力端（ＡＧＳ′）と接続されてお
   り、２要素の直列回路のトランジスタのゲートが加算器
   の３つの入力端を介して、３つの入力端のうちのそれぞ
   れ２つにおける信号が第１のチャネル形式のトランジス
   タから成るこれらの直列回路のうちのそれぞれ１つを導
   通状態に切換えるように駆動可能であり、その際前記２
   つの入力端の反転した信号が第２のチャネル形式のトラ
   ンジスタから成る２要素の３つの直列回路の１つを導通
   状態に切り換え、第２の回路点（Ｐ２）と第１の端子（
   １５）との間に接続されている３つの第１のチャネル形
   式の電界効果トランジスタのゲートと、第３の回路点（
   Ｐ３）と第２の端子（１６）との間に接続されている３
   つの第２のチャネル形式の電界効果トランジスタのゲー
   トとがそれぞれ加算器の入力端の１つと接続されており
   、第１の回路点（Ｐ１）が加算器の反転桁上げ出力端（
   ＡＧＣ）と接続されており、電界効果トランジスタ（Ｔ
   １７、Ｔ１８）のゲートが次に低い位の加算器の反転桁
   上げ出力端（ｃ＿ｎ＿−＿１′）と接続されており、反
   転和出力端（ＡＧＳ′）が３要素の第１のチャネル形式
   の電界効果トランジスタ（Ｔ１９、Ｔ２０、Ｔ２１）の
   直列回路を介して第１の端子（１５）と、また３要素の
   第２のチャネル形式の電界効果トランジスタ（Ｔ２２、
   Ｔ２３、Ｔ２４）の直列回路を介して第２の端子（１６
   ）と接続されており、これらの直列回路の各々の電界効
   果トランジスタがそれぞれ加算器の１つの入力端を介し
   て駆動可能であるように構成されていることを特徴とす
   る特許請求の範囲第１項記載の装置。