JPH0724414B2 - ル−プバツク試験方式 - Google Patents
ル−プバツク試験方式Info
- Publication number
- JPH0724414B2 JPH0724414B2 JP18307386A JP18307386A JPH0724414B2 JP H0724414 B2 JPH0724414 B2 JP H0724414B2 JP 18307386 A JP18307386 A JP 18307386A JP 18307386 A JP18307386 A JP 18307386A JP H0724414 B2 JPH0724414 B2 JP H0724414B2
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- JP
- Japan
- Prior art keywords
- channel
- generator
- loopback test
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- random pattern
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/241—Testing correct operation using pseudo-errors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ループバック試験折返し端局の受信側にランダムパター
ン検出器を備えると共に、送信側にランダムパターン発
生器を備え、ループバック時の位相合せを簡易な構成に
より実現する。
ン検出器を備えると共に、送信側にランダムパターン発
生器を備え、ループバック時の位相合せを簡易な構成に
より実現する。
本発明は高速多重通信におけるループバック試験方式に
関するもので、さらに詳しく言えば、複数の情報チャン
ネルが時分割多重されて双方向に伝送される系における
任意の折返し端局で折り返されるチャンネル毎に行なう
ループバック試験の改良に関する。
関するもので、さらに詳しく言えば、複数の情報チャン
ネルが時分割多重されて双方向に伝送される系における
任意の折返し端局で折り返されるチャンネル毎に行なう
ループバック試験の改良に関する。
ディジタル通信技術の進歩により、時分割多重通信が広
く行なわれている。このディジタル多重通信を実現する
上で、具備すべき重要な機能としてループバック試験が
ある。
く行なわれている。このディジタル多重通信を実現する
上で、具備すべき重要な機能としてループバック試験が
ある。
かかるループバック試験は、障害時の切り分けや回線開
通時のチェックの為に、各伝送端局で双方向信号の一方
を他方に折り返し、或る局から送出した試験信号が正し
く戻されて来るか否かをチェックするために行なわれて
いる。
通時のチェックの為に、各伝送端局で双方向信号の一方
を他方に折り返し、或る局から送出した試験信号が正し
く戻されて来るか否かをチェックするために行なわれて
いる。
例えば、第５図に示すように、Ａ局41において試験すべ
き情報チャンネルにのみ、試験器42からPN信号（ランダ
ムパターン）を挿入し、Ｂ局43で指定されたチャンネル
にのみＲ方向（Ａ局からＢ局方向）からＳ方向（Ｂ局か
らＡ局方向）に折り返す。そして、Ａ局41で当該チャン
ネルを分離し、これを試験器42に入力することにより、
送出したPN信号が正しく折り返っているか否かをチェッ
クすることができる。
き情報チャンネルにのみ、試験器42からPN信号（ランダ
ムパターン）を挿入し、Ｂ局43で指定されたチャンネル
にのみＲ方向（Ａ局からＢ局方向）からＳ方向（Ｂ局か
らＡ局方向）に折り返す。そして、Ａ局41で当該チャン
ネルを分離し、これを試験器42に入力することにより、
送出したPN信号が正しく折り返っているか否かをチェッ
クすることができる。
局間に伝送される情報のフレーム構成は、例えば第６図
の如くであり、フレーム識別チャンネルＦに引き続きｎ
個の情報チャンネル（H0〜Hn）及びハウスキーピング
（HK）チャンネルを含んで構成されているとする。情報
チャンネルは数十ビット乃至数百ビットの高速信号であ
り、HKチャンネルは折返しの指示，端末状態の伝達等に
用いられる。
の如くであり、フレーム識別チャンネルＦに引き続きｎ
個の情報チャンネル（H0〜Hn）及びハウスキーピング
（HK）チャンネルを含んで構成されているとする。情報
チャンネルは数十ビット乃至数百ビットの高速信号であ
り、HKチャンネルは折返しの指示，端末状態の伝達等に
用いられる。
Ａ局ではHKチャンネルにH0〜Hnの内のどのチャンネルに
折り返すかの指令を挿入し、Ｂ局はこれを受けて指示通
りに折返しを実行する。
折り返すかの指令を挿入し、Ｂ局はこれを受けて指示通
りに折返しを実行する。
以上の如き機能は、情報通信サービスの高度化につれ、
その必要性がますます高まって来つつある。
その必要性がますます高まって来つつある。
従来は、例えば第７図に示すように、Ａ局41より伝送さ
れてくるフレームに対しフレーム同期部１により同期を
とり、この出力によってパルス発生器（PG）２を起動さ
せる。また、HKチャンネルデコーダ（HK CH DEC）３
がパルス発生器２に同期してHKチャンネルの内容をデコ
ードする。このデコード３の内容が折返し指令（例えば
チャンネルｉ）の場合、デコーダ３は折返しパルス発生
器４から折返しパルス（チャンネルｉのＳ方向での位相
のパルス）を発生させ、セレクタ（SEL）６をSINから可
変遅延メモリ５に切り換え、該メモリ５の内容をSOUTと
して出力する。そのためにメモリ５は、パルス発生器２
からのパルスにてＡ局41から伝送されて来たチャンネル
情報ｉを取り込み、折返しパルス発生器４からの折返し
パルスが入力したタイミングでパルス発生器（PG）８
（フレーム同期部７によりフレーム同期されている）か
らのクロックに同期して、可変遅延メモリ５に取り込ん
だチャンネル情報を折返し側の対応チャンネル時間帯に
出力するように制御される。
れてくるフレームに対しフレーム同期部１により同期を
とり、この出力によってパルス発生器（PG）２を起動さ
せる。また、HKチャンネルデコーダ（HK CH DEC）３
がパルス発生器２に同期してHKチャンネルの内容をデコ
ードする。このデコード３の内容が折返し指令（例えば
チャンネルｉ）の場合、デコーダ３は折返しパルス発生
器４から折返しパルス（チャンネルｉのＳ方向での位相
のパルス）を発生させ、セレクタ（SEL）６をSINから可
変遅延メモリ５に切り換え、該メモリ５の内容をSOUTと
して出力する。そのためにメモリ５は、パルス発生器２
からのパルスにてＡ局41から伝送されて来たチャンネル
情報ｉを取り込み、折返しパルス発生器４からの折返し
パルスが入力したタイミングでパルス発生器（PG）８
（フレーム同期部７によりフレーム同期されている）か
らのクロックに同期して、可変遅延メモリ５に取り込ん
だチャンネル情報を折返し側の対応チャンネル時間帯に
出力するように制御される。
一般にＲ方向とＳ方向のフレーム位相は任意であり、或
る特定チャンネルをＲ→Ｓ方向へ折り返すためには、位
相を合わせる必要があり、このタイミングを取るために
上述の如き動作態様で可変遅延メモリ５が用いられる。
る特定チャンネルをＲ→Ｓ方向へ折り返すためには、位
相を合わせる必要があり、このタイミングを取るために
上述の如き動作態様で可変遅延メモリ５が用いられる。
この場合の遅延量は最大１フレーム分を考慮する必要が
ある。
ある。
この従来装置では、１フレーム当たりのフレームビット
数が多くなると、このビット数に比例した遅延量が必要
になり、可変遅延メモリが大容量化し、非常に大きなハ
ードウェアとなる。例えば、伝送速度が140Mb/sで8KHz
フレームの場合、１フレームは17500ビットになり、非
常に大きなバードウェアとなる。
数が多くなると、このビット数に比例した遅延量が必要
になり、可変遅延メモリが大容量化し、非常に大きなハ
ードウェアとなる。例えば、伝送速度が140Mb/sで8KHz
フレームの場合、１フレームは17500ビットになり、非
常に大きなバードウェアとなる。
本発明は、このような点に鑑みて創作されたもので、僅
かなバードウェアでループバック試験を行なえるループ
バック試験方式を提供することを目的としている。
かなバードウェアでループバック試験を行なえるループ
バック試験方式を提供することを目的としている。
第１図は本発明のループバック試験方式の原理ブロック
図である。
図である。
図において、３はループバックすべきチャンネルを解読
するデコーダである。
するデコーダである。
４は折返しパルス発生器を示す。
10はＲ側よりのランダムパターン（PN）信号を検出する
PN検出器である。
PN検出器である。
11は折返しパルスに応答して予め決められた時系列のPN
パターンを発生するPN発生器である。
パターンを発生するPN発生器である。
９はPN発生器10と折返しパルスによって入力を切り換え
る折返し制御部である。
る折返し制御部である。
折返し局で受信されたPN信号はPN検出器10で検出され、
予め決められた時系列パターンに一致するとき検出信号
が発生される。
予め決められた時系列パターンに一致するとき検出信号
が発生される。
又、ループバックすべきチャンネルをデコーダ３により
解読して、折返しパルス発生器４により折返しパルスを
発生させると、折返し制御部９は入力をPN発生器11側に
切り換えて、PN発生器11から生成されるPNパターンがル
ープバック試験局へ送出される。
解読して、折返しパルス発生器４により折返しパルスを
発生させると、折返し制御部９は入力をPN発生器11側に
切り換えて、PN発生器11から生成されるPNパターンがル
ープバック試験局へ送出される。
本発明では、PN信号を折返し局で検出し、所定のタイミ
ングで折返しチャンネルにPN信号を挿入することによ
り、遅延メモリを用いることなくループバック試験を行
なうことが可能となる。
ングで折返しチャンネルにPN信号を挿入することによ
り、遅延メモリを用いることなくループバック試験を行
なうことが可能となる。
第２図は本発明の実施例であって、PN発生器11として第
３図の回路を用い、PN検出器10として第４図の回路を用
いている。尚、第７図と同一であるものには同一引用数
字を用いたので、重複する説明は省略する。
３図の回路を用い、PN検出器10として第４図の回路を用
いている。尚、第７図と同一であるものには同一引用数
字を用いたので、重複する説明は省略する。
PN発生器11は第３図に示すように、クロックCLKと折返
しパルスの論理積をとるアンドゲート111、ゲート111の
出力によってシフトされるシフトレジスタ112、レジス
タ112の出力を入力とするナンドゲート113,114、ゲート
113と114の出力の論理をとるノアゲート115、シフトレ
ジスタ112の７段目の出力と15段目の出力の排他的論理
和をとるイクスクルージブオアゲート116、ゲート116と
ゲート115の出力の論理をとるノアゲート117より構成さ
れ、生成多項式（Ｙ＝X15＋X7＋１）で示されるPNパタ
ーンの信号を発生する。
しパルスの論理積をとるアンドゲート111、ゲート111の
出力によってシフトされるシフトレジスタ112、レジス
タ112の出力を入力とするナンドゲート113,114、ゲート
113と114の出力の論理をとるノアゲート115、シフトレ
ジスタ112の７段目の出力と15段目の出力の排他的論理
和をとるイクスクルージブオアゲート116、ゲート116と
ゲート115の出力の論理をとるノアゲート117より構成さ
れ、生成多項式（Ｙ＝X15＋X7＋１）で示されるPNパタ
ーンの信号を発生する。
PN検出器10は第４図に示すように、クロックCLKとチャ
ンネルパルスの論理積をとるアンドゲート101、データ
とゲート101の出力によって動作するＤ型フリップフロ
ップ102、ゲート101の出力を反転するインバータ103、
イクスクルージブオアゲート104、ゲート104の出力及び
インバータ103の出力によって動作するＤ型プリップフ
ロップ105、ゲート101とフリップフロップ105の出力と
の論理積をとるアンドゲート106、第３図と全く同一の
構成によるPN発生器107より構成される。
ンネルパルスの論理積をとるアンドゲート101、データ
とゲート101の出力によって動作するＤ型フリップフロ
ップ102、ゲート101の出力を反転するインバータ103、
イクスクルージブオアゲート104、ゲート104の出力及び
インバータ103の出力によって動作するＤ型プリップフ
ロップ105、ゲート101とフリップフロップ105の出力と
の論理積をとるアンドゲート106、第３図と全く同一の
構成によるPN発生器107より構成される。
Ａ局を介して試験器より送出されたPN信号は、PN検出器
10において、その内容がPN発生器107のパターンと照合
され、一致時に“0"レベル信号を出力する。このとき、
デコーダ３によって検出すべきチャンネルがチャンネル
パルスCHPによって指示されると共に、折返しパルス発
生器４は折り返すべきチャンネルナンバーを指示する。
折返しパルス発生器４はこのチャンネルナンバーを受
け、PG8よりのＳ方向タイミングをもとにＳ方向での相
当するチャンネル位相に折返しパルスを発生する。
10において、その内容がPN発生器107のパターンと照合
され、一致時に“0"レベル信号を出力する。このとき、
デコーダ３によって検出すべきチャンネルがチャンネル
パルスCHPによって指示されると共に、折返しパルス発
生器４は折り返すべきチャンネルナンバーを指示する。
折返しパルス発生器４はこのチャンネルナンバーを受
け、PG8よりのＳ方向タイミングをもとにＳ方向での相
当するチャンネル位相に折返しパルスを発生する。
PN検出器10が“0"レベル信号を出力し、パルス発生器４
が“1"レベル信号（折返しパルス）を出力するときにア
ンドゲート12は“1"レベル信号を出力し、セレクタ６を
PN発生器11側へ切り換える。このとき、PN発生器11には
前述の折返しパルスが与えられる。この折返しパルスの
発生タイミングは、Ｓ方向試験対象折返しチャンネル位
相に一致しており、かつ、PN発生器11が発生するPNパタ
ーンは試験器42において発生したPNパターンと同一内容
となっている。従って、セレクタ６を介してSOUTライン
に送出されたPNパターンが、Ａ局41を介して試験器42に
入力されたとき、ループが正常に機能していることがわ
かる。
が“1"レベル信号（折返しパルス）を出力するときにア
ンドゲート12は“1"レベル信号を出力し、セレクタ６を
PN発生器11側へ切り換える。このとき、PN発生器11には
前述の折返しパルスが与えられる。この折返しパルスの
発生タイミングは、Ｓ方向試験対象折返しチャンネル位
相に一致しており、かつ、PN発生器11が発生するPNパタ
ーンは試験器42において発生したPNパターンと同一内容
となっている。従って、セレクタ６を介してSOUTライン
に送出されたPNパターンが、Ａ局41を介して試験器42に
入力されたとき、ループが正常に機能していることがわ
かる。
尚、同一の技法を無線チャンネルでも同様に実施し得
る。
る。
以上述べてきたように本発明によれば、可変遅延メモリ
を用いることなく、簡単な構成によってループバック試
験を行なうことができる。特に、高速信号を対象とする
とき、従来の遅延メモリによる構成では非常に大容量の
メモリを必要とし、LSI化等には適さないが、本発明に
よればハードウェア量が少なくて済むため、容易にLSI
化し得る利点がある。
を用いることなく、簡単な構成によってループバック試
験を行なうことができる。特に、高速信号を対象とする
とき、従来の遅延メモリによる構成では非常に大容量の
メモリを必要とし、LSI化等には適さないが、本発明に
よればハードウェア量が少なくて済むため、容易にLSI
化し得る利点がある。
第１図は本発明のループバック試験方式の原理ブロック
図、 第２図は本発明の実施例を示すブロック図、 第３図は本発明に係るPN発生器11の詳細回路図、 第４図は本発明に係るPN検出器10の詳細回路図、 第５図は多重通信システムの概略を示す説明図、 第６図は多重通信におけるフレーム構成の説明図、 第７図は従来のループバック試験方式の説明図である。 第１図及び第２図において、 1,7はフレーム同期部、 2,8はパルス発生器、 ３はハウスキーピングチャンネルデコーダ、 ４は折返しパルス発生器、 ６はセレクタ、 10はPN検出器、 11はPN発生器、 12はアンドゲートである。
図、 第２図は本発明の実施例を示すブロック図、 第３図は本発明に係るPN発生器11の詳細回路図、 第４図は本発明に係るPN検出器10の詳細回路図、 第５図は多重通信システムの概略を示す説明図、 第６図は多重通信におけるフレーム構成の説明図、 第７図は従来のループバック試験方式の説明図である。 第１図及び第２図において、 1,7はフレーム同期部、 2,8はパルス発生器、 ３はハウスキーピングチャンネルデコーダ、 ４は折返しパルス発生器、 ６はセレクタ、 10はPN検出器、 11はPN発生器、 12はアンドゲートである。
Claims (1)
- 【請求項１】複数の情報チャンネルが時分割多重されて
伝送端局間を双方向に伝送される多重通信システムの任
意の伝送端局間でチャンネル単位のループバック試験を
行う方式において、 ループバックすべきチャンネルを解読するデコーダ
（３）と、 該デコーダ（３）によって得られたチャンネルに挿入さ
れた受信されたランダムパターンと、予め設定されてい
るパターンとの一致検出を行うパターン検出器（10）
と、 折返しタイミングを示す折返しパルスによって前記受信
されたランダムパターンに対応した同一のランダムパタ
ーンを発生するランダムパターン（PN）発生器（11）
と、 前記パターン検出器（10）が該パターンの一致検出した
ことに応答して折返しパルスにより前記指定されたチャ
ンネルに対する試験側への折返しチャンネルに前記ラン
ダムパターン発生器（11）からのランダムパターンを試
験側へ入力する折返し制御部（９）とを備えて、 チャンネル毎のループバック試験を行うことを特徴とす
るループバック試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18307386A JPH0724414B2 (ja) | 1986-08-04 | 1986-08-04 | ル−プバツク試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18307386A JPH0724414B2 (ja) | 1986-08-04 | 1986-08-04 | ル−プバツク試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6339226A JPS6339226A (ja) | 1988-02-19 |
| JPH0724414B2 true JPH0724414B2 (ja) | 1995-03-15 |
Family
ID=16129279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18307386A Expired - Lifetime JPH0724414B2 (ja) | 1986-08-04 | 1986-08-04 | ル−プバツク試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724414B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7117876B2 (en) | 1996-09-30 | 2006-10-10 | Akrion Technologies, Inc. | Method of cleaning a side of a thin flat substrate by applying sonic energy to the opposite side of the substrate |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286636A (ja) * | 1990-04-03 | 1991-12-17 | Nec Corp | 監視回路 |
| JP4641900B2 (ja) | 2005-08-24 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及びテスト方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56141641A (en) * | 1980-04-04 | 1981-11-05 | Nippon Telegr & Teleph Corp <Ntt> | Channel equipment of pulse code modulation terminal |
-
1986
- 1986-08-04 JP JP18307386A patent/JPH0724414B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7117876B2 (en) | 1996-09-30 | 2006-10-10 | Akrion Technologies, Inc. | Method of cleaning a side of a thin flat substrate by applying sonic energy to the opposite side of the substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6339226A (ja) | 1988-02-19 |
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