JPH07244630A - データ転送制御装置、及び通信制御ｌｓｉ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、プロトコル処理のスループ
ットの向上を図ることにある。 【構成】 複数のチャネル要求に対して設定された優先
順位が互いに異なるプライオリティエンコーダ３１，３
２，３３と、データ転送チャネル毎に要求されるチャネ
ル・スループットに応じて、複数のデータ転送チャネル
の優先順位を切換えるための切換え手段としてのセレク
タ３７とを、チャネル優先制御回路ＣＮＴ内に設け、セ
レクタ３７でプライオリティエンコーダ３１，３２，３
３の出力信号を切換えることによって、データ転送チャ
ネル毎に要求されるチャネル・スループットに対応する
優先順位制御を行い、プロトコル処理のスループットの
向上を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送制御装置、
さらには複数チャネルを持つダイレクト・メモリ・アク
セス・コントローラ（ＤＭＡＣ）における複数チャネル
の優先順位御技術に関し、例えば、通信プロトコルに従
ってデータ伝送制御を行う通信制御ＬＳＩに適用して有
効な技術に関するものである。

【０００２】

【従来の技術】データ転送制御におけるプロセッサの負
担を軽減するためのデータ転送制御装置としてダイレク
ト・メモリ・アクセス・コントローラが従来から用いら
れており、このコントローラはバスの使用権をプロセッ
サから獲得することによってメモリや各種入出力回路と
の間におけるデータ転送制御をプロセッサに代わって行
う。ダイレクト・メモリ・アクセス・コントローラによ
る転送方式は一般的に、１語のデータ転送毎にバス使用
権を要求し動作終了後に当該使用権をプロセッサに返す
サイクルスチール方式と、一度バス使用権を獲得すると
連続的に複数語データ転送を行いその間プロセッサが待
ち状態などを採るバースト方式に大別される。一般的な
通信制御システムでは複数の周辺装置が使われるため、
ダイレクト・メモリ・アクセス・コントローラは複数の
チャネルを備え、個々のチャネル毎に転送先アドレスや
転送語数を設定してデータ転送制御を行い得るようにな
っている。複数のチャネル間では、優先順位制御が行わ
れる。優先順位制御方法には、複数チャネルの優先順位
が予め決定された固定優先順位制御方式や、タイムスラ
イスによりデータ転送チャネルが切換えられるラウンド
ロビン（回転）優先順位制御方式などがある。例えば、
特定の周辺装置に割り付けられたチャネルを介してデー
タ転送制御が行われているとき、その他のチャネルに対
してデータ転送要求がなされていても、先にデータ転送
を行っているチャネルの動作が終了されると一旦バス使
用権が放棄され、その後で新たにバス権獲得のためのハ
ンドシェークインタフェースが行われる。

【０００３】尚、複数チャネルを持つダイレクト・メモ
リ・アクセス・コントローラについて記載された文献の
例としては、昭和６０年９月に株式会社日立製作所から
発行された「日立マイクロコンピュータデータブック８
／１６ビットマイクロコンピュータ周辺ＬＳＩ」Ｐ３８
９〜Ｐ４４２がある。

【０００４】

【発明が解決しようとする課題】ダイレクト・メモリ・
アクセス・コントローラによるデータ転送制御について
本発明者が検討したところ、プロトコル処理のスループ
ットを向上させるには、データ転送チャネル毎に要求さ
れるスループットに応じてデータ転送制御を行う必要の
あることが見いだされた。しかしながら、上記のよう
に、複数チャネルの優先順位が予め決定された固定優先
順位制御方式や、タイムスライスによりデータ転送チャ
ネルが切換えられるラウンドロビン優先順位制御方式で
は、データ転送チャネル毎に要求されるチャネル・スル
ープットが大きく変化した場合に、それに精度良く対応
させるのが困難であるため、システム環境や運用形態に
よっては、チャネル・スループットが悪化する虞があ
る。

【０００５】本発明の目的は、データ転送チャネル毎に
要求されるチャネル・スループットに対応可能なチャネ
ル優先順位制御技術を提供することにより、プロトコル
処理のスループットの向上を図ることにある。

【０００６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、第１手段として、データ転送チ
ャネル毎に要求されるチャネル・スループットに応じ
て、複数のデータ転送チャネルの優先順位を切換えるた
めの切換え手段を設けてデータ転送制御装置を構成する
ものである。このとき、データ転送チャネル毎に要求さ
れるチャネル・スループットに応じて設定された優先順
位情報を記憶するための記憶手段を設け、この記憶手段
の記憶情報に従って、上記切換え手段の動作を制御する
ように構成することができる。

【０００９】また、第２手段として、複数のチャネル要
求に対して設定された優先順位が互いに異なり、且つ、
その優先順位設定に従ってチャネル要求信号をエンコー
ドするための複数のプライオリティエンコーダと、デー
タ転送チャネル毎に要求されるチャネル・スループット
に応じて設定された優先順位情報を記憶するための記憶
手段と、この記憶手段の記憶情報に従って上記複数のプ
ライオリティエンコーダの出力信号を、チャネル要求に
対するアクノリッジとして選択的にデータ転送制御に関
与させるための切換え手段とを設ける。

【００１０】さらに、第３手段として、複数のチャネル
要求に対して設定された優先順位が互いに異なり、且
つ、その優先順位設定に従ってチャネル要求信号をエン
コードするための複数のプライオリティエンコーダと、
データ転送チャネル毎に要求されるチャネル・スループ
ットに応じて設定された優先順位情報を記憶するための
記憶手段と、各転送チャネル毎の要求に対するアクノリ
ッジの積算平均値と上記記憶手段の記憶情報とを比較す
るための比較手段と、この比較手段の比較結果に基づい
て上記複数のプライオリティエンコーダの出力信号を、
チャネル要求に対するアクノリッジとして選択的にデー
タ転送制御に関与させるための切換え手段とを設ける。

【００１１】

【作用】上記した第１手段によれば、切換え手段は、デ
ータ転送チャネル毎に要求されるチャネル・スループッ
トに応じて、複数のデータ転送チャネルの優先順位を切
換える。このことが、データ転送チャネル毎に要求され
るチャネル・スループットに対応する優先順位制御を可
能とし、プロトコル処理のスループットの向上を達成す
る。

【００１２】また、上記した第２手段によれば、切換え
手段は、データ転送チャネル毎に要求されるチャネル・
スループットに応じて設定された優先順位情報を記憶す
るための記憶手段の記憶情報に従って複数のプライオリ
ティエンコーダの出力信号を、チャネル要求に対するア
クノリッジとして選択的にデータ転送制御に関与させ
る。このことが、データ転送チャネル毎に要求されるチ
ャネル・スループットに対応する優先順位制御を可能と
し、プロトコル処理のスループットの向上を達成する。

【００１３】さらに、上記した第３手段によれば、比較
手段は、データ転送チャネル毎に要求されるスループッ
トに応じて設定された優先順位情報と、各転送チャネル
毎の要求に対するアクノリッジの積算平均値とを比較
し、切換え手段は、この比較手段の比較結果に基づいて
複数のプライオリティエンコーダの出力信号を、チャネ
ル要求に対するアクノリッジとして選択的にデータ転送
制御に関与させる。このことが、データ転送チャネル毎
に要求されるチャネル・スループットに対応する優先順
位制御を可能とし、プロトコル処理のスループットの向
上を達成する。

【００１４】

【実施例】図２には、本発明に係るデータ転送制御装置
の一実施例であるダイレクト・メモリ・アクセス・コン
トローラが示される。

【００１５】同図に示されるダイレクト・メモリ・アク
セス・コントローラ（ＤＭＡＣとも記す）１は、特に制
限されないが、公知の半導体集積回路製造技術によって
シリコン基板のような一つの半導体基板に形成された通
信制御ＬＳＩ２に内蔵される。

【００１６】通信制御ＬＳＩ２は、特に制限されない
が、送受信データや各種パラメータなどを格納するメイ
ンメモリ３やシステム全体の制御を司るホストプロセッ
サ４などと共にシステムバス１２に結合されて所定の通
信機能モジュールを構成し、相手局を構成するその他の
通信機能モジュールとの間でデータ通信を行う場合にデ
ータ伝送制御手順やその他の制御を支援する。

【００１７】通信制御ＬＳＩ２は、特に制限されない
が、公知の半導体集積回路製造技術により、単結晶シリ
コン基板などの一つの半導体基板に形成される。この通
信制御ＬＳＩ２は、送信回線ＴＬ及び受信回線ＲＬを介
して相手局とシリアルインタフェースを行う回線制御部
６、ホストプロセッサ４やメインメモリ３などとインタ
フェースされるホストインタフェース７、ホストインタ
フェース７を介さずに直接メインメモリ３などとの間で
データ転送を行うためのＤＭＡＣ１、回線制御部６を介
するデータ伝送制御のために必要とされるシステム定数
などの各種制御用データやＤＭＡＣ１によるデータ転送
制御に必要な各種制御情報などを書き換え可能に格納す
るＲＡＭ（ランダム・アクセス・メモリ）８、通信制御
ＬＳＩ２全体の制御を司るＣＰＵ（中央処理装置）９、
及び回線制御部６におけるデータ伝送制御手順を規定す
るための通信プロトコル処理プログラムやその他通信制
御ＬＳＩ全体を制御するためのプログラムなどが組み込
まれたＲＯＭ（リード・オンリ・メモリ）１０が、それ
ぞれ共通内部バス５に結合されて構成される。

【００１８】上記回線制御部６は、特に制限されない
が、受信回線ＲＬから受信した直列データに対してビッ
ト同期及びキャラクタ同期をとり、これを直列・並列変
換し、伝送誤りを検出するための所定の演算を行うと共
に、受信データもしくは受信フレームの種類に応じてＣ
ＰＵ９に所定の割込み処理を指示する。また、データの
送出に際しては、送出すべきデータもしくはフレームを
並列・直列変換し、ビット同期及びキャラクタ同期を採
りながら、伝送誤り検出用の符号などを付加してデータ
を送信回線ＴＬから送出する。

【００１９】上記ホストインタフェース７は、ホストプ
ロセッサ４が通信制御ＬＳＩ２にコマンドを発行した
り、通信制御ＬＳＩ２の内部状態に対応するステータス
を読み取ったりするときに利用される。

【００２０】上記ＤＭＡＣ１は、回線制御部６で処理さ
れた受信データもしくは受信フレームの所定フィールド
をメインメモリ３へ格納するためのデータ転送制御を行
うと共に、メインメモリ３に格納されているデータを送
信するために回線制御部６に転送する制御を行い、さら
には、通信プロトコル処理に必要な各種パラメータやテ
ーブル構成用データ及びＤＭＡＣ１によるデータ転送制
御用情報をメインメモリ３とＲＡＭ８との間で転送する
制御を行う。

【００２１】特に制限されないが、回線制御部６とメイ
ンメモリ３との間で行われるＤＭＡ転送には、ＤＭＡＣ
１と回線制御部６とを結合するＤＭＡ転送専用バス１１
が用いられる。ＤＭＡＣ１のアクセス制御によって回線
制御部６とメインメモリ３との間でのデータ転送が行わ
れるとき、共通内部バス５は当該ＤＭＡ転送に占有され
ずに済むから、ＤＭＡ転送中であっても、ＣＰＵ９は通
信プロトコル処理などのために、必要に応じて共通内部
バス５を利用することができる。

【００２２】上記回線制御部６とＤＭＡ転送専用バス１
１との間には、特に制限されないが、ファースト・イン
・ファースト・アウト形式の図示しないデータバッファ
が設けられていて、上記ＤＭＡＣ１の制御によるデータ
転送速度と回線制御部６によるデータの送受信速度との
相違が吸収、若しくは緩衝されるようになっている。そ
のような通信制御ＬＳＩ２において、例えばＨＤＬＣ
（ハイレベル・データ・リンク・コントロール）系列の
制御手順が採用されている場合、上記回線制御部６は、
これに供給されるデータもしくはフレームを解読して、
それに含まれるアドレスや制御フィールドに含まれる情
報の処理を進めると共に、フレームを構成する情報、す
なわち受信フレームの情報又はＤＭＡＣ１を経由してメ
インメモリ３から送信すべき情報を、上記ファースト・
イン・ファースト・アウト形式の図示しないデータバッ
ファに蓄える。

【００２３】このとき、回線制御部６は、アドレスや制
御フィールドに含まれる情報などに従ってＣＰＵ９に各
種割込みを与える。ＣＰＵ９はそのときの割込みの種類
に応じたベクタを発生して制御手順を分岐させる。例え
ば、情報フレームの受信である場合には、フレームチェ
ックシーケンスと誤り検出のための演算結果とが照合さ
れ、それが正常な場合にはＤＭＡＣ１が起動されて、図
示しないデータバッファに蓄えられた受信データの情報
フィールドがＤＭＡＣ１を経由してメインメモリ３に転
送される。また、情報フレームの送信である場合には、
ＤＭＡＣ１を経由して図示しないデータバッファに取り
込まれている情報フィールドに、アドレスフィールド、
制御フィールド、フレーム開始フラグ、フレームチェッ
クシーケンス及びフレーム終了フラグが付加されてフレ
ームが作成され、これが回線制御部６から送出される。

【００２４】次にＤＭＡＣ１の詳細を説明する。

【００２５】本実施例のＤＭＡＣ１は、特に制限されな
いが、３チャネル構成とされ、回線制御部６で受信した
データをメインメモリ３に転送するための第１チャネル
ＣＨ１、送信データをメインメモリ３から回線制御部６
に転送するための第２チャネルＣＨ２、メインメモリ３
とＲＡＭ８相互間におけるデータ転送のための第３チャ
ネルＣＨ３を備える。

【００２６】第１チャネルＣＨ１、第２チャネルＣＨ
２、第３チャネルＣＨ３は、それぞれ当該チャネルにお
けるデータ転送の可否をイネーブルビットやディスイネ
ーブルビットによって示すステータスレジスタ、転送先
先頭アドレスが格納されるアドレスレジスタ、データ転
送バイト数が設定されるバイトカウントレジスタなど、
転送制御情報を保持するための複数のレジスタを備え
る。上記各チャネルＣＨ１〜ＣＨ３を構成する各種レジ
スタに対するデータの設定は、回線制御部６からの割込
みやホストプロセッサ４から与えられるコマンドに基づ
いて上記ＣＰＵ９によって行われる。

【００２７】上記ステータスレジスタにイネーブルビッ
トが設定されると、これに応ずるチャネルＣＨ１，ＣＨ
２，ＣＨ３に対応されるチャネルリクエスト信号ＣＨ１
−ＲＥＱ，ＣＨ２−ＲＥＱ，ＣＨ３−ＲＥＱがアサート
される。各チャネルＣＨ１，ＣＨ２，ＣＨ３に対応され
るバイトカウントレジスタは対応チャネルにおける１バ
イトのデータ転送動作毎にその設定値が図示しないディ
クリメンタによって減算される。バイカウントレジスタ
がディクリメントされてクリア状態に戻されたときは、
対応するステータスレジスタのイネーブルビットがリセ
ットされ、それに応じてチャネルリクエスト信号ＣＨ１
−ＲＥＱ，ＣＨ２−ＲＥＱ，ＣＨ３−ＲＥＱがネゲート
される。

【００２８】チャネルリクエスト信号ＣＨ１−ＲＥＱ，
ＣＨ２−ＲＥＱ，ＣＨ３−ＲＥＱはそれぞれチャネル優
先制御回路ＣＮＴに供給される。このチャネル優先制御
回路ＣＮＴは、チャネルリクエスト信号ＣＨ１−ＲＥ
Ｑ，ＣＨ２−ＲＥＱ，ＣＨ３−ＲＥＱのいずれか一つが
アサートされると、これに呼応してバスリクエスト信号
ＢＲＥＱをアサートして、ホストプロセッサ４にバス権
開放を要求する。ホストプロセッサ４は実行中のメモリ
サイクルを終了した後にバスアクナリッジ信号ＢＡＣＫ
をアサートしてバス権を放棄する。これによってバス権
を獲得したチャネル優先制御回路ＣＮＴは、それぞれの
チャネルに対応するチャネルリアクノリッジ信号ＣＨ１
−ＡＣＫ，ＣＨ２−ＡＣＫ，ＣＨ３−ＡＣＫのいずれか
一つをアサートして所定のチャネルにデータ転送動作の
開始を指示する。

【００２９】図１にはチャネル優先制御回路ＣＮＴの構
成例が示される。

【００３０】図１に示されるように、このチャネル優先
制御回路ＣＮＴは、特に制限されないが、プライオリテ
ィエンコーダ３１，３２，３３、セレクタ３７、及びコ
ントローラ３６を含み、データ転送チャネル毎に要求さ
れるチャネル・スループットに応じて、チャネル優先順
位を切換えるようにしている。

【００３１】上記プライオリティエンコーダ３１，３
２，３３は、それぞれ入力端子Ｐ１〜Ｐ３、出力端子Ｑ
１〜Ｑ３を有し、予め設定された優先順位に従ってチャ
ネルリクエスト信号ＣＨ１−ＲＥＱ，ＣＨ２−ＲＥＱ，
ＣＨ３−ＲＥＱをエンコードする機能を有する。本実施
例では、プライオリティエンコーダ３１，３２，３３に
おいて優先順位の設定が互いに異なっており、しかもそ
のような優先順位設定は、プライオリティエンコーダが
論理回路によって形成されることから、固定的とされ
る。

【００３２】すなわち、プライオリティエンコーダ３１
においては、チャネルリクエスト信号ＣＨ１−ＲＥＱの
優先順位が最も高く、チャネルリクエスト信号ＣＨ２−
ＲＥＱ，ＣＨ３−ＲＥＱの順に優先順位が低くなる。ま
た、プライオリティエンコーダ３２においては、チャネ
ルリクエスト信号ＣＨ２−ＲＥＱの優先順位が最も高
く、チャネルリクエスト信号ＣＨ３−ＲＥＱ，ＣＨ２−
ＲＥＱの順に優先順位が低くなる。さらに、プライオリ
ティエンコーダ３３においては、チャネルリクエスト信
号ＣＨ３−ＲＥＱの優先順位が最も高く、チャネルリク
エスト信号ＣＨ１−ＲＥＱ，ＣＨ２−ＲＥＱの順に優先
順位が低くなる。そのようなプライオリティエンコーダ
３１，３２，３３の後段には、制御信号入力端子Ｓ０，
Ｓ１の２ビット情報によって動作制御される切換え手段
としてのセレクタ３７が配置され、プライオリティエン
コーダ３１，３２，３３のエンコード出力（ＤＡ，Ｄ
Ｂ，ＤＣ）が選択的に、このチャネル優先制御回路ＣＮ
Ｔの外部に出力されるようになっている。この選択出力
は、チャネルリクエストに対するアクノリッジとされ
る。

【００３３】また、データ転送チャネル毎に要求される
チャネル・スループットに対応して設定された情報の記
憶手段としてのメモリ３６が配置され、このメモリ３６
の記憶情報に基づいて上記セレクタ３７の選択動作が制
御されるようになっている。メモリ３６は、特に制限さ
れないが、ＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）、あるいはＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）などのように、システムに搭
載された状態でリード・ライト可能なものが適用され
る。データ転送チャネル毎に要求されるチャネル・スル
ープットに応じてメモリ３６の記憶内容を書換え可能と
するためである。この情報書換えはＣＰＵ９によって行
われる。

【００３４】さらに、システムクロックＣＬＫによって
インクリメント動作するカウンタ３５が設けられる。こ
のカウンタ３５は、インクリメント動作により、メモリ
３６のアドレス信号を順次生成する。カウンタ３５の出
力端子Ｑ０〜Ｑ４が、メモリ３６のアドレス入力端子Ａ
０〜Ａ４に結合され、カウンタ３５の出力値が更新され
る毎に、上記メモリ３６の記憶情報が、出力端子Ｄ０，
Ｄ１から順次出力されるようになっている。上記メモリ
３６には、メモリアドレスが連続してスキャンされたと
きに、各チャネル毎の要求スループットに対応する頻度
で、上記プライオリティエンコーダ３１，３２，３３の
出力信号が選択されるように、予め設定された情報が記
憶される。例えば上記メモリ３６へは、図３に示される
ような内容で、ＤＭＡサイクル毎の優先順位情報が記憶
される。図３において、枠内の１〜３の数字はそれぞれ
チャネル番号ＣＨ１〜ＣＨ３に対応している。この例で
は、チャネルＣＨ２，ＣＨ３に比して、チャネルＣＨ１
を優先する場合が最も多くなるように設定されてる。そ
のような優先順位情報によれば、それがカウンタ３５の
出力によって、Ａ〜Ｅの順に読出されることにより、Ｄ
ＭＡの１サイクルにおいて、プライオリティエンコーダ
３１の出力信号が３回、プライオリティエンコーダ３
２，３３の出力信号がそれぞれ１回、それぞれセレクタ
３７により選択されることになる。上記のように本実施
例では、回線制御部６で受信したデータをメインメモリ
３に転送するために第１チャネルＣＨ１が使用され、送
信データをメインメモリ３から回線制御部６に転送する
ために第２チャネルＣＨ２が使用され、そしてメインメ
モリ３とＲＡＭ８相互間におけるデータ転送のために第
３チャネルＣＨ３が使用されるようになっているから、
上記メモリ３６からの読出し情報に基づく優先順位制御
によれば、回線制御部６で受信したデータをメインメモ
リ３に転送するために最も多くの時間が割当てられ、送
信データをメインメモリ３から回線制御部６への転送時
間の割当て、及びメインメモリ３とＲＡＭ８相互間のデ
ータ転送時間の割当てが、比較的少なくされる。

【００３５】上記実施例によれば、以下の作用効果を得
ることができる。

【００３６】（１）データ転送チャネル毎に要求される
チャネル・スループットに応じて、複数のデータ転送チ
ャネルの優先順位を切換えるための切換え手段として、
セレクタ３７が設けられ、このセレクタ３７の優先順位
切換えにより、データ転送チャネル毎に要求されるチャ
ネル・スループットに対応する優先順位制御が可能とさ
れるので、プロトコル処理のスループットの向上を図る
ことができる。

【００３７】（２）特に、複数のチャネル要求に対して
設定された優先順位が互いに異なり、且つ、その優先順
位設定に従ってチャネル要求信号をエンコードするため
のプライオリティエンコーダ３１，３２，３３と、デー
タ転送チャネル毎に要求されるチャネル・スループット
に応じて設定された優先順位情報の記憶手段としてのメ
モリ３６と、このメモリ３６の記憶情報に従って上記プ
ライオリティエンコーダ３１，３２，３３の出力信号を
アクノリッジとして選択的にデータ転送制御に関与させ
る切換え手段としてのセレクタ３７とが設けられ、デー
タ転送チャネル毎に要求されるチャネル・スループット
に応じて設定された優先順位情報に従って複数のプライ
オリティエンコーダの出力信号が、チャネル要求に対す
るアクノリッジとして選択的にデータ転送制御に関与さ
れることにより、データ転送チャネル毎に要求されるチ
ャネル・スループットに対応する優先順位制御が可能と
され、それによって、プロトコル処理のスループットを
向上させることができる。しかも、上記メモリ３６の記
憶内容の変更が可能とされるから、この記憶内容変更に
より、その後の要求スループットの変化に容易に対応す
ることができる。

【００３８】（３）チャネルリクエスト信号ＣＨ１−Ｒ
ＥＱ，ＣＨ２−ＲＥＱが、３個のプライオリティエンコ
ーダ３１，３２，３３に同時に入力され、各プライオリ
ティエンコーダにおいて、それぞれ個々に設定された優
先順位に従うエンコード出力信号ＤＡ，ＤＢ，ＤＣが得
られるようになっているので、上記セレクタ３７の切換
え動作によって、メモリ３６の記憶内容に対応するエン
コード出力信号をアクノリッジとして速やかに得ること
ができる。

【００３９】（４）通信回線制御のための回線制御部６
と、この回線制御部６を介して行われるデータ転送をＣ
ＰＵ９に代って制御するためのＤＭＡＣ１と、上記回線
制御のためのプロトコル処理プログラムを保持するため
のＲＯＭ１０とが、一つの半導体基板に形成された通信
制御ＬＳＩにおいて、上記（１），（２）の作用効果を
有するＤＭＡＣ１が設けられることにより、プロトコル
処理のスループットが向上されるので、相手局を構成す
るその他の通信機能モジュールとの間でデータ通信を行
う場合に、データ伝送制御手順やその他の制御を円滑に
行うことができる。

【００４０】図４には、本発明の他の実施例である通信
制御ＬＳＩの主要部構成が示される。

【００４１】すなわち、図４に示されるチャネル優先制
御回路ＣＮＴは、セレクタ３７から出力されるアクノリ
ッジ信号を解析し、その解析結果に基づいてセレクタ３
７の選択動作を制御するためのシーケンス解析部４１が
設けられている。このシーケンス解析部４１は、特に制
限されないが、セレクタ３７の出力信号であるアクノリ
ッジ信号ＣＨ１−ＡＣＫ，ＣＨ２−ＡＣＫ，ＣＨ３−Ａ
ＣＫの度数をチャネル毎にそれぞれ平均化するための平
均化回路４４と、データ転送チャネル毎に要求されるチ
ャネル・スループットについての設定情報を記憶するた
めのレジスタ４２と、このレジスタ情報と上記平均化回
路４４の出力値とを比較するための比較回路４３とを含
んで成る。この比較回路４３の比較結果に基づいて上記
セレクタ３７の動作が制御されるようになっている。そ
のような構成によれば、アクノリッジ信号ＣＨ１−ＡＣ
Ｋ，ＣＨ２−ＡＣＫ，ＣＨ３−ＡＣＫの度数のチャネル
毎の平均値とレジスタ４２の記憶内容との比較結果に応
じて、プライオリティエンコーダ３１，３２，３３の選
択が行われる。換言すれば、アクノリッジ信号ＣＨ１−
ＡＣＫ，ＣＨ２−ＡＣＫ，ＣＨ３−ＡＣＫの度数のチャ
ネル毎の平均値がフィードバックされることによって、
レジスタ４２の記憶内容に応じたチャネル優先順位切換
え制御が可能となる。レジスタ４２の記憶内容は、基本
的にはアクノリッジ信号ＣＨ１−ＡＣＫ，ＣＨ２−ＡＣ
Ｋ，ＣＨ３−ＡＣＫそれぞれの度数の平均値に対応する
値とされ、その記憶値は、例えば図２に示されるＣＰＵ
９によって適宜に変更可能とされる。このように、レジ
スタ４２に、各チャネル毎に要求されるチャネル・スル
ープットについての情報を記憶しておくことにより、そ
れに応じた優先順位制御が可能とされるので、上記実施
例と同様の作用効果を得ることができる。

【００４２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４３】例えば、上記実施例では３チャネル構成の
ＤＭＡＣについて説明したが、２チャネル構成、又は４
チャネル以上のＤＭＡＣの場合でも、同様に実施可能で
ある。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である１チッ
プ通信制御ＬＳＩに適用した場合について説明したが本
発明はそれに限定されずＤＭＡＣ単体としてさらにはシ
ングルチップマイクロコンピュータなど種々の半導体集
積回路に適用することができる。

【００４５】本発明は、少なくとも複数チャネルを保有
するデータ転送制御機能を備えた条件のものに適用する
ことができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４７】すなわち、データ転送チャネル毎に要求さ
れるチャネル・スループットに応じて、複数のデータ転
送チャネルの優先順位を切換えることにより、データ転
送チャネル毎に要求されるチャネル・スループットに対
応する優先順位制御が可能とされるので、プロトコル処
理のスループットを向上させることができる。

【００４８】また、データ転送チャネル毎に要求される
チャネル・スループットに応じて設定された優先順位情
報を記憶するための記憶手段の記憶情報に従って複数の
プライオリティエンコーダの出力信号が、チャネル要求
に対するアクノリッジとして選択的にデータ転送制御に
関与されることにより、データ転送チャネル毎に要求さ
れるチャネル・スループットに対応する優先順位制御が
可能とされるので、プロトコル処理のスループットを向
上させることができる。

【００４９】さらに、データ転送チャネル毎に要求され
るチャネル・スループットに応じて設定された優先順位
情報と、各転送チャネル毎の要求に対するアクノリッジ
の積算平均値とが比較され、この比較結果に基づいて複
数のプライオリティエンコーダの出力信号が、チャネル
要求に対するアクノリッジとして選択的にデータ転送制
御に関与されることにより、データ転送チャネル毎に要
求されるチャネル・スループットに対応する優先順位制
御が可能とされるので、プロトコル処理のスループット
を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である通信制御ＬＳＩの主要
部構成ブロック図である。

【図２】上記通信制御ＬＳＩの全体的な構成ブロック図
である。

【図３】上記通信制御ＬＳＩに含まれるＤＭＡ優先順位
制御に使用されるメモリ情報の説明図である。

【図４】本発明の他の実施例である通信制御ＬＳＩの主
要部構成ブロック図である。

【符号の説明】

１ ＤＭＡＣ ２ 通信制御ＬＳＩ ３ メインメモリ ４ ホストプロセッサ ５ 共通内部バス ６ 回線制御回路 ７ ホストインタフェース ８ ＲＡＭ ９ ＣＰＵ ＣＮＴ チャネル優先制御回路 １０ ＲＯＭ １１ ＤＭＡ転送専用バス １２ システムバス ３１ プライオリティエンコーダ ３２ プライオリティエンコーダ ３３ プライオリティエンコーダ ３５ カウンタ ３６ メモリ ３７ セレクタ ４１ シーケンス解析部 ４２ レジスタ ４３ 比較回路 ４４ 平均化回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のデータ転送チャネルを備え、チャ
   ネル要求に応じてデータ転送のためのバス使用権を獲得
   することによってデータ転送を制御するデータ転送制御
   装置において、データ転送チャネル毎に要求されるチャ
   ネル・スループットに応じて、上記複数のデータ転送チ
   ャネルの優先順位を切換えるための切換え手段を含むこ
   とを特徴とするデータ転送制御装置。
2. 【請求項２】 データ転送チャネル毎に要求されるスル
   ープットに応じて設定された優先順位情報を記憶するた
   めの記憶手段を含み、この記憶手段の記憶情報に従っ
   て、上記切換え手段の動作が制御されるように構成され
   た請求項１記載のデータ転送制御装置。
3. 【請求項３】 複数のデータ転送チャネルを備え、チャ
   ネル要求に応じてデータ転送のためのバス使用権を獲得
   することによってデータ転送を制御するデータ転送制御
   装置において、複数のチャネル要求に対して設定された
   優先順位が互いに異なり、且つ、その優先順位設定に従
   ってチャネル要求信号をエンコードするための複数のプ
   ライオリティエンコーダと、データ転送チャネル毎に要
   求されるチャネル・スループットに応じて設定された優
   先順位情報を記憶するための記憶手段と、この記憶手段
   の記憶情報に従って上記複数のプライオリティエンコー
   ダの出力信号を、チャネル要求に対するアクノリッジと
   して選択的にデータ転送制御に関与させるための切換え
   手段とを含むことを特徴とするデータ転送制御装置。
4. 【請求項４】 複数のデータ転送チャネルを備え、チャ
   ネル要求に応じてデータ転送のためのバス使用権を獲得
   することによってデータ転送を制御するデータ転送制御
   装置において、複数のチャネル要求に対して設定された
   優先順位が互いに異なり、且つ、その優先順位設定に従
   ってチャネル要求信号をエンコードするための複数のプ
   ライオリティエンコーダと、データ転送チャネル毎に要
   求されるチャネル・スループットに応じて設定された優
   先順位情報を記憶するための記憶手段と、各転送チャネ
   ル毎の要求に対するアクノリッジの積算平均値と上記記
   憶手段の記憶情報とを比較するための比較手段と、この
   比較手段の比較結果に基づいて上記複数のプライオリテ
   ィエンコーダの出力信号を、チャネル要求に対するアク
   ノリッジとして選択的にデータ転送制御に関与させるた
   めの切換え手段とを含むことを特徴とするデータ転送制
   御装置。
5. 【請求項５】 通信回線制御のための回線制御部と、こ
   の回線制御部を介して行われるデータ転送を中央処理装
   置に代って制御するためのダイレクト・メモリ・アクセ
   ス・コントローラと、上記回線制御のためのプロトコル
   処理プログラムを保持するメモリとが、一つの半導体基
   板に形成された通信制御ＬＳＩにおいて、請求項１乃至
   ４のいずれか１項に記載のデータ制御装置を上記ダイレ
   クト・メモリ・アクセス・コントローラとして備えて成
   ることを特徴とする通信制御ＬＳＩ。