JPH07248965A - 画像形成装置の制御装置 - Google Patents
画像形成装置の制御装置Info
- Publication number
- JPH07248965A JPH07248965A JP4101394A JP4101394A JPH07248965A JP H07248965 A JPH07248965 A JP H07248965A JP 4101394 A JP4101394 A JP 4101394A JP 4101394 A JP4101394 A JP 4101394A JP H07248965 A JPH07248965 A JP H07248965A
- Authority
- JP
- Japan
- Prior art keywords
- dot memory
- raster pattern
- full dot
- data
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 容量の小さい記憶手段を有効に作動させるこ
とが可能な画像形成装置の制御装置を提供する。 【構成】 所定容量を有する単一のフルドットメモリ１
１の入力側に、フルドットメモリ１１を所定容量のまま
用いる状態または所定容量内で分割して用いる状態とに
設定する記憶容量区分け手段１０を設け、ホトスＣＰＵ
側から転送されてきたラスタパターンデータをフルドッ
トメモリ１１にアドレス順に格納する場合は、ラスタパ
ターンデータの書き込みおよび読み出しをフルドットメ
モリ１１がフルドットメモリバンク１１ａ、１１ｂに分
割された状態で並行して行う。
とが可能な画像形成装置の制御装置を提供する。 【構成】 所定容量を有する単一のフルドットメモリ１
１の入力側に、フルドットメモリ１１を所定容量のまま
用いる状態または所定容量内で分割して用いる状態とに
設定する記憶容量区分け手段１０を設け、ホトスＣＰＵ
側から転送されてきたラスタパターンデータをフルドッ
トメモリ１１にアドレス順に格納する場合は、ラスタパ
ターンデータの書き込みおよび読み出しをフルドットメ
モリ１１がフルドットメモリバンク１１ａ、１１ｂに分
割された状態で並行して行う。
Description
【０００１】
【産業上の利用分野】本発明は、画像形成装置の制御装
置に係り、特に中央処理装置（ホストＣＰＵ）側から転
送されてきたラスタパターンデータを一時的に格納して
おく記憶手段を備えた画像形成装置の制御装置に関す
る。
置に係り、特に中央処理装置（ホストＣＰＵ）側から転
送されてきたラスタパターンデータを一時的に格納して
おく記憶手段を備えた画像形成装置の制御装置に関す
る。
【０００２】
【従来の技術】図２に従来技術を示す。図において、ホ
ストＣＰＵから転送されてきた第１頁目のデータ（印刷
情報および描画データ等）は、制御回路１によってペー
ジバッファ２に格納される。ページバッファ２に格納さ
れたデータは、印刷制御回路３を介してデータ展開制御
回路４に転送される。データ展開制御回路４において
は、印刷制御回路３から転送されてきたデータが、ラス
タパターンストレージ５のデータによってラスタパター
ンデータに変換される。その後、ラスタパターンデータ
はフルドットメモリ切替回路６が選択したフルドットメ
モリ７に格納される。データ展開制御回路４がラスタパ
ターンデータをフルドットメモリ７に格納し終ると、パ
ラレル・シリアル変換回路９がラスタパターンデータを
フルドットメモリ７から読み出し、画像形成装置に出力
する。また、データ展開制御回路４は、パラレル・シリ
アル変換回路９がフルドットメモリ７に格納されたラス
タパターンデータを画像形成装置へ出力している間に、
第２頁目のラスタパターンデータをフルドットメモリ８
に格納する。データ展開制御回路４およびパラレル・シ
リアル変換回路９は、１頁分のラスタパターンデータを
出力終了する毎に、フルドットメモリ切替回路６により
データを格納すべきフルドットメモリ７、８を切替えな
がらデータの展開および出力を続行する。
ストＣＰＵから転送されてきた第１頁目のデータ（印刷
情報および描画データ等）は、制御回路１によってペー
ジバッファ２に格納される。ページバッファ２に格納さ
れたデータは、印刷制御回路３を介してデータ展開制御
回路４に転送される。データ展開制御回路４において
は、印刷制御回路３から転送されてきたデータが、ラス
タパターンストレージ５のデータによってラスタパター
ンデータに変換される。その後、ラスタパターンデータ
はフルドットメモリ切替回路６が選択したフルドットメ
モリ７に格納される。データ展開制御回路４がラスタパ
ターンデータをフルドットメモリ７に格納し終ると、パ
ラレル・シリアル変換回路９がラスタパターンデータを
フルドットメモリ７から読み出し、画像形成装置に出力
する。また、データ展開制御回路４は、パラレル・シリ
アル変換回路９がフルドットメモリ７に格納されたラス
タパターンデータを画像形成装置へ出力している間に、
第２頁目のラスタパターンデータをフルドットメモリ８
に格納する。データ展開制御回路４およびパラレル・シ
リアル変換回路９は、１頁分のラスタパターンデータを
出力終了する毎に、フルドットメモリ切替回路６により
データを格納すべきフルドットメモリ７、８を切替えな
がらデータの展開および出力を続行する。
【０００３】
【発明が解決しようとする課題】上記のような従来技術
の構成においては、記憶手段となるフルドットメモリを
最低２頁分の容量で構成しなければならなかったので、
コスト的に高い制御装置にならざるを得なかった。
の構成においては、記憶手段となるフルドットメモリを
最低２頁分の容量で構成しなければならなかったので、
コスト的に高い制御装置にならざるを得なかった。
【０００４】本発明の目的は、容量の小さい記憶手段を
有効に作動させることが可能な画像形成装置の制御装置
を提供することにある。また、本発明の他の目的は、制
御装置のコスト低減を図ることにある。
有効に作動させることが可能な画像形成装置の制御装置
を提供することにある。また、本発明の他の目的は、制
御装置のコスト低減を図ることにある。
【０００５】
【課題を解決するための手段】上記目的は、中央処理装
置側から転送されてきたデータを一時的に格納しておく
記憶手段を備えた画像形成装置の制御装置において、前
記記憶手段を、所定容量を有する単一の記憶手段として
設けるとともに、記憶手段の入力側には記憶手段を所定
容量のまま用いる状態または所定容量内で分割して用い
る状態に設定する記憶容量区分け手段を設けることによ
り達成される。
置側から転送されてきたデータを一時的に格納しておく
記憶手段を備えた画像形成装置の制御装置において、前
記記憶手段を、所定容量を有する単一の記憶手段として
設けるとともに、記憶手段の入力側には記憶手段を所定
容量のまま用いる状態または所定容量内で分割して用い
る状態に設定する記憶容量区分け手段を設けることによ
り達成される。
【０００６】
【作用】上記の構成によれば、１頁分のラスタパターン
データを記憶手段にアドレス順に格納する場合は、ラス
タパターンデータの書き込みおよび読み出しが記憶容量
区分け手段によって記憶手段の容量が２分割された状態
で並行して行なわれ、アドレスに関係なく順不同に格納
する場合は、ラスタパターンデータの書き込みおよび読
み出しが記憶手段の容量を分割していない状態で行なわ
れるようになる。
データを記憶手段にアドレス順に格納する場合は、ラス
タパターンデータの書き込みおよび読み出しが記憶容量
区分け手段によって記憶手段の容量が２分割された状態
で並行して行なわれ、アドレスに関係なく順不同に格納
する場合は、ラスタパターンデータの書き込みおよび読
み出しが記憶手段の容量を分割していない状態で行なわ
れるようになる。
【０００７】
【実施例】以下、図１を参照しながら本発明の一実施例
を説明する。図においてホストＣＰＵから転送されてき
た第１頁目の印刷情報と描画データは、制御回路１によ
ってページバッファ２に格納される。ページバッファ２
に格納された前記印刷情報および描画データは、印刷制
御回路３を介してデータ展開制御回路４に転送される。
データ展開制御回路４においては、印刷制御回路３から
転送られてきた印刷情報および描画データが、ラスタパ
ターンストレージ５のデータによってラスタパターンデ
ータに変換される。その後、前記ラスタパターンデータ
は、アドレス順の格納か順不同の格納かによって記憶容
量区分け手段（フルドットメモリ切替回路１０）が選択
したフルドットメモリバンク１１ａまたは１１ｂのいず
れか、あるいはフルドットメモリバンク１１ａおよび１
１ｂを合体させた状態でフルドットメモリ１１に格納さ
れる。
を説明する。図においてホストＣＰＵから転送されてき
た第１頁目の印刷情報と描画データは、制御回路１によ
ってページバッファ２に格納される。ページバッファ２
に格納された前記印刷情報および描画データは、印刷制
御回路３を介してデータ展開制御回路４に転送される。
データ展開制御回路４においては、印刷制御回路３から
転送られてきた印刷情報および描画データが、ラスタパ
ターンストレージ５のデータによってラスタパターンデ
ータに変換される。その後、前記ラスタパターンデータ
は、アドレス順の格納か順不同の格納かによって記憶容
量区分け手段（フルドットメモリ切替回路１０）が選択
したフルドットメモリバンク１１ａまたは１１ｂのいず
れか、あるいはフルドットメモリバンク１１ａおよび１
１ｂを合体させた状態でフルドットメモリ１１に格納さ
れる。
【０００８】フルドットメモリバンク１１ａとフルドッ
トメモリバンク１１ｂを一体で用いるか、分割して用い
るかは、ラスタパターンデータの格納の仕方によって切
り替えられており、例えばラスタパターンデータをアド
レス順に格納しながら印刷する場合はフルドットメモリ
１１をバンク１１ａとバンク１１ｂに分割し、ラスタパ
ターンデータをアドレスに関係なく順不同に格納しなが
ら印刷する場合は分割しない状態で動作させている。
トメモリバンク１１ｂを一体で用いるか、分割して用い
るかは、ラスタパターンデータの格納の仕方によって切
り替えられており、例えばラスタパターンデータをアド
レス順に格納しながら印刷する場合はフルドットメモリ
１１をバンク１１ａとバンク１１ｂに分割し、ラスタパ
ターンデータをアドレスに関係なく順不同に格納しなが
ら印刷する場合は分割しない状態で動作させている。
【０００９】フルドットメモリ１１をバンク１１ａとバ
ンク１１ｂに分割して用いる場合、データ展開制御回路
４が半頁分のラスタパターンデータをフルドットメモリ
バンク１１ａに格納し終ると、パラレル・シリアル変換
回路９が前記ラスタパターンデータをフルドットメモリ
バンク１１ａから読み出し、印刷装置に出力する。ま
た、データ展開制御回路４は、パラレル・シリアル変換
回路９がフルドットメモリバンク１１ａに格納されたラ
スタパターンデータを画像形成装置へ出力している間
に、第１頁目の残り半分のラスタパターンデータをフル
ドットメモリバンク１１ｂに格納する。なお、続く第２
頁目の印刷がフルドットメモリ分割なしの場合は、パラ
レル・シリアル変換回路９がフルドットメモリバンク１
２に格納されたラスタパターンデータを印刷装置に出力
し終わってから、第２頁目のラスタパターンデータのフ
ルドットメモリ１１への格納を開始させる。
ンク１１ｂに分割して用いる場合、データ展開制御回路
４が半頁分のラスタパターンデータをフルドットメモリ
バンク１１ａに格納し終ると、パラレル・シリアル変換
回路９が前記ラスタパターンデータをフルドットメモリ
バンク１１ａから読み出し、印刷装置に出力する。ま
た、データ展開制御回路４は、パラレル・シリアル変換
回路９がフルドットメモリバンク１１ａに格納されたラ
スタパターンデータを画像形成装置へ出力している間
に、第１頁目の残り半分のラスタパターンデータをフル
ドットメモリバンク１１ｂに格納する。なお、続く第２
頁目の印刷がフルドットメモリ分割なしの場合は、パラ
レル・シリアル変換回路９がフルドットメモリバンク１
２に格納されたラスタパターンデータを印刷装置に出力
し終わってから、第２頁目のラスタパターンデータのフ
ルドットメモリ１１への格納を開始させる。
【００１０】フルドットメモリ１１をバンク１１ａとバ
ンク１１ｂに分割せずに用いる場合、データ展開制御回
路４が１頁分のラスタパターンデータをフルドットメモ
リ１１に格納し終ると、パラレル・シリアル変換回路９
が前記ラスタパターンデータをフルドットメモリ１１か
ら読み出し、画像形成装置に出力する。なお、続く第２
頁目の印刷がフルドットメモリ分割ありの場合は、パラ
レル・シリアル変換回路９が第１頁目のラスタパターン
データを半頁分印刷装置に出力し終わった段階で、第２
頁目半頁分のラスタパターンデータのフルドットメモリ
バンク１１ａへの格納を開始させる。以上のように、デ
ータ展開制御回路４とパラレル・シリアル変換回路９
は、印刷中、フルドットメモリ切替回路１０によりバン
ク１１ａおよびバンク１１ｂの一体または分割の切り替
え制御に基づきながらデータの展開および出力を続行す
る。
ンク１１ｂに分割せずに用いる場合、データ展開制御回
路４が１頁分のラスタパターンデータをフルドットメモ
リ１１に格納し終ると、パラレル・シリアル変換回路９
が前記ラスタパターンデータをフルドットメモリ１１か
ら読み出し、画像形成装置に出力する。なお、続く第２
頁目の印刷がフルドットメモリ分割ありの場合は、パラ
レル・シリアル変換回路９が第１頁目のラスタパターン
データを半頁分印刷装置に出力し終わった段階で、第２
頁目半頁分のラスタパターンデータのフルドットメモリ
バンク１１ａへの格納を開始させる。以上のように、デ
ータ展開制御回路４とパラレル・シリアル変換回路９
は、印刷中、フルドットメモリ切替回路１０によりバン
ク１１ａおよびバンク１１ｂの一体または分割の切り替
え制御に基づきながらデータの展開および出力を続行す
る。
【００１１】
【発明の効果】本発明によれば、記憶手段を、所定容量
を有する単一の記憶手段として設けるとともに、記憶手
段の入力側には記憶手段を所定容量のまま用いる状態ま
たは所定容量内で分割して用いる状態に設定する記憶容
量区分け手段を設けたので、容量の小さい記憶手段を有
効に用いた画像形成装置の制御装置を提供することがで
きる。
を有する単一の記憶手段として設けるとともに、記憶手
段の入力側には記憶手段を所定容量のまま用いる状態ま
たは所定容量内で分割して用いる状態に設定する記憶容
量区分け手段を設けたので、容量の小さい記憶手段を有
効に用いた画像形成装置の制御装置を提供することがで
きる。
【図１】 本発明となる制御装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】 従来技術を示すブロック図である。
１０はフルドットメモリ切替回路、１１はフルドットメ
モリ、９はパラレル・シリアル変換回路である。
モリ、９はパラレル・シリアル変換回路である。
Claims (1)
- 【請求項１】 中央処理装置側から転送されてきたデー
タを一時的に格納しておく記憶手段を備えた画像形成装
置の制御装置において、前記記憶手段を、所定容量を有
する単一の記憶手段として設けるとともに、記憶手段の
入力側には記憶手段を所定容量のまま用いる状態または
所定容量内で分割して用いる状態に設定する記憶容量区
分け手段を設けたことを特徴とする画像形成装置の制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101394A JPH07248965A (ja) | 1994-03-11 | 1994-03-11 | 画像形成装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101394A JPH07248965A (ja) | 1994-03-11 | 1994-03-11 | 画像形成装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248965A true JPH07248965A (ja) | 1995-09-26 |
Family
ID=12596515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4101394A Withdrawn JPH07248965A (ja) | 1994-03-11 | 1994-03-11 | 画像形成装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248965A (ja) |
-
1994
- 1994-03-11 JP JP4101394A patent/JPH07248965A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000335022A (ja) | プリンタ制御装置 | |
| JPH11136459A5 (ja) | ||
| JP3116354B2 (ja) | プリンタデータ管理方式 | |
| JPS61129969A (ja) | 印刷制御装置 | |
| JPH11345326A (ja) | 画像処理装置 | |
| JP2004320314A (ja) | 画像読取装置 | |
| JPS62179045A (ja) | 制御装置 | |
| JP2003182163A (ja) | 印刷制御装置における両面印刷方式 | |
| JPH0520178A (ja) | データ転送制御装置 | |
| JPH06149735A (ja) | データ受信制御装置 | |
| JP3143118B2 (ja) | プリンタ及び印字イメージパターン展開方法 | |
| JPS6349824A (ja) | プリンタ制御方式 | |
| JPH05113859A (ja) | 画像データ印刷装置 | |
| JPH096712A (ja) | データ処理装置 | |
| JPS63100550A (ja) | ビツトマツプメモリの制御方式 | |
| JPH0467964A (ja) | ページプリンタ印刷制御方式 | |
| JPH05344298A (ja) | スキャナプリンタ | |
| JPH02295778A (ja) | 印刷制御方法 | |
| JPS63224952A (ja) | ラスタ−スキヤン方式の印字装置 | |
| JPH04346143A (ja) | キャッシュメモリ装置 | |
| JPS63216773A (ja) | ページプリンタ | |
| JPH05309875A (ja) | 印刷処理装置 | |
| JPH07125331A (ja) | プリンタ装置 | |
| JPH0527929A (ja) | プリンタ装置制御部 | |
| JPH0679930A (ja) | ビットマップメモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |