JPH04346143A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置等に利用
可能なキャッシュメモリ装置に関する。

【０００２】

【従来の技術】従来のキャッシュメモリ装置を備えた情
報処理装置の一構成例を図５に示す。図中、ＣＰＵ等で
形成されたバスマスタ５１は、システムバス５４を通じ
て主記憶装置５５をアクセスするように構成されており
、キャッシュメモリ装置は、キャッシュアドレス・コン
パレータ部５２、レジスタまたはランダムアクセスメモ
リ（ＲＡＭ）により形成されたキャッシュメモリ５３に
より構成されている。

【０００３】キャッシュメモリ５３は主記憶装置の内容
を格納し、バスマスタ５１は、アクセス・スピ−ドの遅
い主記憶装置５５に対してデータの書き込みまたは読み
出しを行う代りに、高速のキャッシュメモリ５３をアク
セスするように構成されている。

【０００４】例えば、バスマスタ５１が主記憶装置５５
からデータを読み出すためにアドレスを出力すると、キ
ャッシュアドレス・コンパレータ部５２は、そのアドレ
スがキャッシュメモリ５３に格納されているデータのア
ドレスであるか否かを調べて、メモリ５３に格納されて
いるデータのアドレスである場合には、キャッシュメモ
リ５３は、そのアドレスのデータをバスマスタ５１に出
力する。

【０００５】また、バスマスタ５１が主記憶装置５５に
データを書き込むためにデータ及びアドレスを出力する
と、キャッシュアドレス・コンパレータ部５２は、その
アドレスがキャッシュメモリ５３に格納されているデー
タのアドレスであるか否かを調べて、キャッシュメモリ
５３に格納されているデータのアドレスである場合には
、キャッシュメモリ５３は、バスマスタ５１から出力さ
れたデータを記憶する。

【０００６】他方、キャッシュメモリ５３に格納されて
いるデータのアドレスでない場合には、キャッシュメモ
リ５３と主記憶装置５５との間でデータ交換が行われた
後に、バスマスタ５１からのデータがキャッシュメモリ
５３に書き込まれる。

【０００７】上述したような、キャッシュメモリ装置の
機能により、バスマスタ５１は高効率でキャッシュメモ
リ５３をアクセスすることができるように構成されてい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来のキャッシュメモリ装置では、バスマスタ５１が
主記憶装置５５にデータを書き込むためにデータ及びア
ドレスを出力し、そのアドレスのデータがキャッシュメ
モリ５２に格納されていない場合には、上述のようにキ
ャッシュメモリ５３と主記憶装置５５との間でデータ交
換が行われるので、その回数が多くなるとメモリアクセ
スの効率が大きく低下してしまうという問題点がある。

【０００９】本発明は、上述した従来のキャッシュメモ
リ装置における問題に鑑み、メモリアクセスを効率よく
行うことが可能なキャッシュメモリ装置を提供する。

【００１０】

【課題を解決するための手段】本発明は、バスマスタが
出力するアドレスを保持するアドレスレジスタと、ライ
トデータレジスタに格納されたデータに対応するアドレ
スを格納するライトアドレスレジスタと、アドレスレジ
スタの内容をライトアドレスレジスタの内容と比較する
第１比較手段と、リ−ドデータレジスタに格納されたデ
ータに対応するアドレスを格納するリードアドレスレジ
スタと、アドレスレジスタの内容をリードアドレスレジ
スタの内容と比較する第２比較手段と、第１比較手段及
び第２比較手段による比較結果に基づいてライトデ−タ
レジスタに格納されたデータまたはバスマスタからのデ
ータを選択して出力する選択手段とを備えているキャッ
シュメモリ装置によって達成される。

【００１１】

【作用】アドレスレジスタはバスマスタが出力するアド
レスを保持し、第１比較手段はライトデータレジスタに
格納されたデータに対応するアドレスを格納するライト
アドレスレジスタ及びアドレスレジスタを比較し、第２
比較手段はリ−ドデータレジスタに格納されたデータに
対応するアドレスを格納するリードアドレスレジスタ及
びアドレスレジスタを比較し、選択手段は第１比較手段
及び第２比較手段による比較結果に基づいてライトデ−
タレジスタに格納されたデータまたはバスマスタからの
データを選択して出力する。

【００１２】

【実施例】以下、図面を参照して本発明のキャッシュメ
モリ装置における実施例を詳述する。

【００１３】図１は、本発明のキャッシュメモリ装置に
おける一実施例の構成を示す。

【００１４】図２は、図１のキャッシュメモリ装置を備
えた情報処理装置の一構成例を示す。

【００１５】まず、図２を参照して情報処理装置を説明
する。

【００１６】ＣＰＵ等により形成されたバスマスタ１１
は、システムバス１２を通じて主記憶装置１３をアクセ
スするように構成されている。

【００１７】図２において、本実施例のキャッシュメモ
リ装置１４は、リードアドレス・コンパレータ部１５、
リード・キャッシュメモリ１６、ライトアドレス・コン
パレータ部１７及びライト・キャッシュメモリ１８によ
り構成されている。

【００１８】リード・キャッシュメモリ１６は、従来の
キャッシュメモリに対応するものであり、ライト・キャ
ッシュメモリ１８はバスマスタ１１が主記憶装置１３へ
の書き込みデータを出力したときに、そのデータを書き
込むように構成されている。

【００１９】なお、システムバス１２は、主記憶装置１
３に接続されていると共に、キャッシュメモリ装置１４
がより多くアクセス可能なように、他のバスマスタ１９
、２０にも接続されている。

【００２０】次に、図１を参照して上述のキャッシュメ
モリ装置１４の構成を詳述する。

【００２１】リードデータレジスタ２１は、図２のリー
ド・キャッシュメモリ１６を構成するレジスタであり、
ライトデータレジスタ２２は、図２のライト・キャッシ
ュメモリ１８を構成するレジスタである。

【００２２】ライトアドレスレジスタ２３には、ライト
データレジスタ２２に格納されているデータの主記憶装
置１３におけるアドレスが格納されており、リードアド
レスレジスタ２４には、リ−ドデータレジスタ２１に格
納されているデータの主記憶装置１３におけるアドレス
が格納されている。

【００２３】アドレスレジスタ２５は、バスマスタ１１
が出力するアドレスを保持するように構成されている。 第１比較手段であるコンパレータ２６は、アドレスレジ
スタ２５、ライトアドレスレジスタ２３の内容を比較し
、その比較結果をコントロール回路２６に出力する。

【００２４】第２比較手段であるコンパレータ２８は、
アドレスレジスタ２５、リ−ドアドレスレジスタ２４の
内容を比較し、その結果をコントロール回路２７に出力
する。

【００２５】コントロール回路２７は、コンパレータ２
６、２８による比較結果にもとづいて選択手段であるセ
レクタ２９、３０を制御する。セレクタ２９はアドレス
レジスタ２５、ライトアドレスレジスタ２３のいずれか
が保持するアドレスをシステムバス１２に出力する。ま
た、セレクタ３０はライトデ−タレジスタ２２が記憶す
るデータまたはバスマスタ１１からのデータをシステム
バス１２に出力する。

【００２６】次に、図３に示すフローチャートを参照し
て、バスマスタ１１がデータを読み出す場合の動作を説
明する。

【００２７】バスマスタ１１がアドレスを出力すると、
出力されたアドレスはアドレスレジスタ２５に保持され
る。 コンパレータ２８は、アドレスレジスタ２５に保持され
たアドレスと、リ−ドアドレスレジスタ２４の内容とを
比較し、その結果をコントロール回路２７に出力する（
ステップＳ１）。比較結果が一致している場合には、コ
ントロール回路２７はリ−ドデ−タレジスタ２１にデー
タを出力させて、バスマスタ１１はそのデータを読み込
む（ステップＳ２）。他方、比較結果が不一致の場合に
は、コンパレータ２６がアドレスレジスタ２５に保持さ
れたアドレスとライトアドレスレジスタ２３の内容とを
比較し、その結果をコントロール回路２７に出力する（
ステップＳ３）。この比較結果が一致している場合には
、コントロール回路２７はライトデ−タレジスタ２２に
データを出力させ、更にセレクタ３０を制御してライト
デ−タレジスタ２２からのデータをシステムバス１２に
出力させる。

【００２８】バスマスタ１１はそのデータを読み込む（
ステップＳ４）。また、比較結果が不一致の場合には、
コントロール回路２７はリ−ドデ−タレジスタ２１に主
記憶装置１３の内容を読み込ませる（ステップＳ５）。 そして、コントロール回路２７はリ−ドデ−タレジスタ
２１にデータを出力させ、バスマスタ１１はそのデータ
を読み込む（ステップＳ６）。

【００２９】次に図４に示すフローチャートを参照して
、バスマスタ１１がデータを書き込む場合の動作を説明
する。

【００３０】バスマスタ１１がアドレスを出力すると、
出力されたアドレスはアドレスレジスタ２５に保持され
る。 コンパレータ２６は、アドレスレジスタ２５に保持され
たアドレスとライトアドレスレジスタ２３の内容とを比
較し、その比較結果をコントロール回路２７に出力する
（ステップＳＴ１）。比較結果が一致している場合には
、コンパレータ２８がアドレスレジスタ２５に保持され
たアドレスとリ−ドアドレスレジスタ２４の内容とを比
較し、その比較結果をコントロール回路２７に出力する
（ステップＳＴ２）。この比較結果が一致のときは、コ
ントロール回路２７はリ−ドデ−タレジスタ２１にデー
タを記憶させる（ステップＳＴ３）。他方、比較結果が
不一致のときは、コントロール回路２７はライトデ−タ
レジスタ２２にデータを記憶させる（ステップＳＴ４）
。

【００３１】コンパレータ２６の比較結果が不一致の場
合にもコントロール回路２７はコンパレータ２８の比較
結果にもとづいて動作し（ステップＳＴ５）、比較結果
が一致のときは、バスマスタ１１からのデータをリ−ド
デ−タレジスタ２１に記憶させる（ステップＳＴ６）。 また、比較結果が不一致のときは、バスマスタ１１から
のアドレス及びデータをライトアドレスレジスタ２３及
びライトデ−タレジスタ２２にそれぞれ記憶させる（ス
テップＳＴ７）。

【００３２】続いてステップＳＴ４、ＳＴ７のあと、コ
ントロール回路２７は、セレクタ２９、３０を制御して
ライトアドレスレジスタ２３、ライトデ−タレジスタ２
２の内容を主記憶装置１３に送って記憶させる。コント
ロール回路２７は、ライトアドレスレジスタ２３、ライ
トデ−タレジスタ２２の内容をクリアする（ステップＳ
Ｔ８）。

【００３３】上述したように本実施例のキャッシュメモ
リ装置では、バスマスタ１１が書き込みデータを出力し
た場合には、そのデータが必ずその時点でライトデータ
レジスタ２２に格納されるので、バスマスタ１１は従来
のようにデータ交換の影響を受けることなく、ただちに
データの書き込みを完了できるので、メモリアクセスの
効率が向上する。

【００３４】

【発明の効果】本発明のキャッシュメモリ装置によれば
、バスマスタが出力するアドレスを保持するアドレスレ
ジスタと、ライトデータレジスタに格納されたデータに
対応するアドレスを格納するライトアドレスレジスタと
、アドレスレジスタの内容をライトアドレスレジスタの
内容と比較する第１比較手段と、リ−ドデータレジスタ
に格納されたデータに対応するアドレスを格納するリー
ドアドレスレジスタと、アドレスレジスタの内容をリー
ドアドレスレジスタの内容と比較する第２比較手段と、
第１比較手段及び第２比較手段による比較結果に基づい
てライトデ−タレジスタに格納されたデータまたはバス
マスタからのデータを選択して出力する選択手段とを備
えているので、バスマスターが書き込みデータを出力し
たときに書き込みデータがライトデータレジスタに格納
され、バスマスターがデータ交換の影響を受けることな
くただちにデータの書き込みを完了でき、その結果、メ
モリアクセスの効率が向上する。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ装置における一実施
例の構成を示すブロック図である。

【図２】図１のキャッシュメモリ装置を備えている情報
処理装置の一構成例を示すブロック図である。

【図３】図１のキャッシュメモリ装置の動作を説明する
ためのフローチャートである。

【図４】図１のキャッシュメモリ装置の他の動作を説明
するためのフローチャートである。

【図５】従来のキャッシュメモリ装置を用いて構成され
た情報処理装置の一例を示すブロック図である。

【符号の説明】

２１　　リードデータレジスタ ２２　　ライトデータレジスタ ２３　　ライトアドレスレジスタ ２４　　リードアドレスレジスタ ２５　　アドレスレジスタ ２６、２８　　コンパレータ ２７　　コントロール回路 ２９、３０　　セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　バスマスタが出力するアドレスを保持
   するアドレスレジスタと、ライトデータレジスタに格納
   されたデータに対応するアドレスを格納するライトアド
   レスレジスタと、前記アドレスレジスタの内容を前記ラ
   イトアドレスレジスタの内容と比較する第１比較手段と
   、リ−ドデータレジスタに格納されたデータに対応する
   アドレスを格納するリードアドレスレジスタと、前記ア
   ドレスレジスタの内容を前記リードアドレスレジスタの
   内容と比較する第２比較手段と、前記第１比較手段及び
   前記第２比較手段による比較結果に基づいて前記ライト
   デ−タレジスタに格納されたデータまたは前記バスマス
   タからのデータを選択して出力する選択手段とを備えて
   いることを特徴とするキャッシュメモリ装置。