JPH04311225A - マイクロプロセッサ命令実行方式 - Google Patents
マイクロプロセッサ命令実行方式Info
- Publication number
- JPH04311225A JPH04311225A JP7643491A JP7643491A JPH04311225A JP H04311225 A JPH04311225 A JP H04311225A JP 7643491 A JP7643491 A JP 7643491A JP 7643491 A JP7643491 A JP 7643491A JP H04311225 A JPH04311225 A JP H04311225A
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- Japan
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- instruction
- microprocessor
- local memory
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- 230000006870 function Effects 0.000 claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
命令実行方式に関し、特にローカルメモリにプログラム
が格納されていない状態での命令実行方式に関する。
命令実行方式に関し、特にローカルメモリにプログラム
が格納されていない状態での命令実行方式に関する。
【０００２】
【従来の技術】従来この種のマイクロプロセッサでは、
ローカルメモリにプログラムが格納されていない状態で
のマイクロプロセッサ命令実行方式は無く、ローカルメ
モリにプログラムが格納されるまで、マイクロプロセッ
サの動作開始を停止させることが必要であった。
ローカルメモリにプログラムが格納されていない状態で
のマイクロプロセッサ命令実行方式は無く、ローカルメ
モリにプログラムが格納されるまで、マイクロプロセッ
サの動作開始を停止させることが必要であった。
【０００３】
【発明が解決しようとする課題】上述した従来の技術で
は、ローカルメモリにプログラムが格納されるまでマイ
クロプロセッサの動作開始を停止させるための外部回路
が必要となる欠点があった。
は、ローカルメモリにプログラムが格納されるまでマイ
クロプロセッサの動作開始を停止させるための外部回路
が必要となる欠点があった。
【０００４】それ故、本発明の課題は上記欠点を解消し
たマイクロプロセッサ命令実行方式を提供することにあ
る。
たマイクロプロセッサ命令実行方式を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明のマイクロプロセ
ッサ命令実行方式は、情報処理装置に搭載され、周辺装
置制御用のマイクロプロセッサと該マイクロプロセッサ
で実行されるプログラムを格納するローカルメモリを備
えて、外部から前記ローカルメモリにプログラム格納処
理が行われる周辺装置制御部において、前記マイクロプ
ロセッサに、前記ローカルメモリからフェッチした命令
コードに関係なく、ＮＯＰ命令として解釈する機能を有
する命令変換部を備え、該命令変換部のＮＯＰ命令とし
て解釈する機能を外部からの解除信号によって停止する
ことで、前記ローカルメモリからフェッチした命令を解
釈するように戻せるようにしたことを特徴とする。。
ッサ命令実行方式は、情報処理装置に搭載され、周辺装
置制御用のマイクロプロセッサと該マイクロプロセッサ
で実行されるプログラムを格納するローカルメモリを備
えて、外部から前記ローカルメモリにプログラム格納処
理が行われる周辺装置制御部において、前記マイクロプ
ロセッサに、前記ローカルメモリからフェッチした命令
コードに関係なく、ＮＯＰ命令として解釈する機能を有
する命令変換部を備え、該命令変換部のＮＯＰ命令とし
て解釈する機能を外部からの解除信号によって停止する
ことで、前記ローカルメモリからフェッチした命令を解
釈するように戻せるようにしたことを特徴とする。。
【０００６】本発明によればまた、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、任意な命令アドレスへのジャンプ命令と
して解釈する機能を有する命令変換部を備え、該命令変
換部の任意な命令アドレスへのジャンプ命令として解釈
する機能を外部からの解除信号によって停止することで
、前記ローカルメモリからフェッチした命令を解釈する
ように戻せるようにしたことを特徴とするマイクロプロ
セッサ命令実行方式が得られる。
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、任意な命令アドレスへのジャンプ命令と
して解釈する機能を有する命令変換部を備え、該命令変
換部の任意な命令アドレスへのジャンプ命令として解釈
する機能を外部からの解除信号によって停止することで
、前記ローカルメモリからフェッチした命令を解釈する
ように戻せるようにしたことを特徴とするマイクロプロ
セッサ命令実行方式が得られる。
【０００７】本発明によれば更に、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドによる命令フェッチアドレスに関係なく、任意な命令
フェッチアドレスを出力する機能を有するアドレス変換
部を備え、該アドレス変換部の任意な命令フェッチアド
レスを出力する機能を外部からの解除信号によって停止
することで、前記ローカルメモリからフェッチした命令
コードによる命令フェッチアドレスを出力するように戻
せるようにしたことを特徴とするマイクロプロセッサ命
令実行方式が得られる。
ッサに、前記ローカルメモリからフェッチした命令コー
ドによる命令フェッチアドレスに関係なく、任意な命令
フェッチアドレスを出力する機能を有するアドレス変換
部を備え、該アドレス変換部の任意な命令フェッチアド
レスを出力する機能を外部からの解除信号によって停止
することで、前記ローカルメモリからフェッチした命令
コードによる命令フェッチアドレスを出力するように戻
せるようにしたことを特徴とするマイクロプロセッサ命
令実行方式が得られる。
【０００８】
【実施例】図１は本発明の第１から第３の発明に共通す
る情報処理装置のブロック図である。
る情報処理装置のブロック図である。
【０００９】図１において、情報処理装置１は、中央処
理装置２とメインメモリ３と周辺装置制御部５とこれら
を互いに接続するシステムバス４と、周辺装置制御部５
に接続されている周辺装置８とから構成されている。
理装置２とメインメモリ３と周辺装置制御部５とこれら
を互いに接続するシステムバス４と、周辺装置制御部５
に接続されている周辺装置８とから構成されている。
【００１０】周辺装置制御部５には、マイクロプロセッ
サ６とこれに接続されているローカルメモリ７が搭載さ
れている。マイクロプロセッサ６で実行されるプログラ
ムは、中央処理装置２によってローカルメモリ７に格納
され、マイクロプロセッサ６にロードされる。
サ６とこれに接続されているローカルメモリ７が搭載さ
れている。マイクロプロセッサ６で実行されるプログラ
ムは、中央処理装置２によってローカルメモリ７に格納
され、マイクロプロセッサ６にロードされる。
【００１１】図２は、上述の構成の情報処理装置１にお
いて、第１、第２の発明を実施するために必要なマイク
ロプロセッサの機能ブロック図である。
いて、第１、第２の発明を実施するために必要なマイク
ロプロセッサの機能ブロック図である。
【００１２】以下、図２を参照して第１の発明の実施例
を説明する。マイクロプロセッサ６にはローカルメモリ
７からのフェッチ命令２３を記憶する命令コードレジス
タ２０があり、フェッチされた命令コードはここから命
令変換部２１に送られる。命令変換部２１では、中央処
理装置２からの解除信号２５が無効の間は、命令コード
レジスタ２０からの命令コードに関係無く、ＮＯＰ命令
が命令実行部２２に送出される。
を説明する。マイクロプロセッサ６にはローカルメモリ
７からのフェッチ命令２３を記憶する命令コードレジス
タ２０があり、フェッチされた命令コードはここから命
令変換部２１に送られる。命令変換部２１では、中央処
理装置２からの解除信号２５が無効の間は、命令コード
レジスタ２０からの命令コードに関係無く、ＮＯＰ命令
が命令実行部２２に送出される。
【００１３】命令実行部２２では、ＮＯＰ命令によって
マイクロプロセッサ内部では何も動作しないし、命令ア
ドレス２４には現在アドレスの次アドレスが出力される
。そして、フェッチされた命令がどのような命令コード
であろうと、解除信号２５が無効の間はこの動作を繰り
返す。
マイクロプロセッサ内部では何も動作しないし、命令ア
ドレス２４には現在アドレスの次アドレスが出力される
。そして、フェッチされた命令がどのような命令コード
であろうと、解除信号２５が無効の間はこの動作を繰り
返す。
【００１４】解除信号２５が有効になると、命令変換部
２１は命令コードレジスタ２０からの命令コードを命令
実行部２２に送り出し、命令実行部２２は本来のフェッ
チされた命令コードに従ってマイクロプロセッサ内の制
御を行う。当然、命令アドレス２４には、命令コードに
合ったアドレスが出力される。
２１は命令コードレジスタ２０からの命令コードを命令
実行部２２に送り出し、命令実行部２２は本来のフェッ
チされた命令コードに従ってマイクロプロセッサ内の制
御を行う。当然、命令アドレス２４には、命令コードに
合ったアドレスが出力される。
【００１５】同様に、図２を参照して第２の発明の実施
例を説明する。
例を説明する。
【００１６】命令変換部２１に命令コードが送られるま
では、上述の説明と同じである。それ故、命令変換部２
１では、中央処理装置２からの解除信号２５が無効の間
は、命令コードレジスタ２０からの命令コードに関係無
く、任意な命令アドレスへのジャンプ命令が命令実行部
２２に送出される。
では、上述の説明と同じである。それ故、命令変換部２
１では、中央処理装置２からの解除信号２５が無効の間
は、命令コードレジスタ２０からの命令コードに関係無
く、任意な命令アドレスへのジャンプ命令が命令実行部
２２に送出される。
【００１７】この場合、任意な命令アドレスは、周辺装
置制御部５にとって問題とならないアドレスであれば、
オール０でもオールＦでも構わない。
置制御部５にとって問題とならないアドレスであれば、
オール０でもオールＦでも構わない。
【００１８】従って、命令実行部２２では、ジャンプ命
令によって命令アドレス２４に期待する命令アドレスが
出力される以外、マイクロプロセッサ内部では何も動作
しない。そして、フェッチされた命令がどのような命令
コードであろうと、解除信号２５が無効の間はこの動作
を繰り返す。
令によって命令アドレス２４に期待する命令アドレスが
出力される以外、マイクロプロセッサ内部では何も動作
しない。そして、フェッチされた命令がどのような命令
コードであろうと、解除信号２５が無効の間はこの動作
を繰り返す。
【００１９】解除信号２５が有効になると、命令変換部
２１は命令コードレジスタ２０からの命令コードを命令
実行部２２に送り出し、命令実行部２２は本来のフェッ
チされた命令コードに従ってマイクロプロセッサ内の制
御を行う。当然、命令アドレス２４には、命令コードに
合ったアドレスが出力される。
２１は命令コードレジスタ２０からの命令コードを命令
実行部２２に送り出し、命令実行部２２は本来のフェッ
チされた命令コードに従ってマイクロプロセッサ内の制
御を行う。当然、命令アドレス２４には、命令コードに
合ったアドレスが出力される。
【００２０】図３は、第３の発明の場合における図１の
マイクロプロセッサの機能ブロック図である。
マイクロプロセッサの機能ブロック図である。
【００２１】マイクロプロセッサ６にはローカルメモリ
７からのフェッチ命令３３を記憶する命令コードレジス
タ３０があり、フェッチされた命令コードはここから命
令実行部３１に送られる。命令実行部３１では命令コー
ドに従ってマイクロプロセッサ６内部を制御し、命令ア
ドレスをアドレス変換部３２に送り出す。アドレス変換
部３２では中央処理装置２からの解除信号３５が無効の
間は、命令実行部３１からの命令アドレスに関係無く、
任意な命令フェッチアドレスがローカルメモリ７に出力
される。
７からのフェッチ命令３３を記憶する命令コードレジス
タ３０があり、フェッチされた命令コードはここから命
令実行部３１に送られる。命令実行部３１では命令コー
ドに従ってマイクロプロセッサ６内部を制御し、命令ア
ドレスをアドレス変換部３２に送り出す。アドレス変換
部３２では中央処理装置２からの解除信号３５が無効の
間は、命令実行部３１からの命令アドレスに関係無く、
任意な命令フェッチアドレスがローカルメモリ７に出力
される。
【００２２】従って、マイクロプロセッサ６では、フェ
ッチされた命令コードによる内部制御が実行されるのみ
で、フェッチ用命令アドレスは、解除信号３５が無効の
間は常に任意な命令アドレスとなる。この場合、任意な
命令フェッチアドレスは、周辺装置制御部５にとって問
題とならない命令アドレスであれば、ローカルメモリの
どのアドレスでも構わない。
ッチされた命令コードによる内部制御が実行されるのみ
で、フェッチ用命令アドレスは、解除信号３５が無効の
間は常に任意な命令アドレスとなる。この場合、任意な
命令フェッチアドレスは、周辺装置制御部５にとって問
題とならない命令アドレスであれば、ローカルメモリの
どのアドレスでも構わない。
【００２３】解除信号３５が有効になると、アドレス変
換部３２は命令実行部３１からの命令アドレスを命令ア
ドレス３４としてローカルメモリ７に送出する。
換部３２は命令実行部３１からの命令アドレスを命令ア
ドレス３４としてローカルメモリ７に送出する。
【００２４】
【発明の効果】以上説明した様に、本発明はローカルメ
モリからフェッチした命令コードや、命令コードによる
命令フェッチアドレスに関係無く、ＮＯＰ命令とか任意
な命令アドレスへのジャンプ命令と解釈したり、任意な
命令フェッチアドレスを出力する機能を備え、かつこれ
らの機能を、外部からの解除信号によって停止し、本来
の命令解釈やフェッチアドレスの出力を実行させるよう
に戻す機能を備えることで、ローカルメモリにプログラ
ムが格納されるまでマイクロプロセッサの動作開始を停
止させるための外部回路を不要にすることが出来る。
モリからフェッチした命令コードや、命令コードによる
命令フェッチアドレスに関係無く、ＮＯＰ命令とか任意
な命令アドレスへのジャンプ命令と解釈したり、任意な
命令フェッチアドレスを出力する機能を備え、かつこれ
らの機能を、外部からの解除信号によって停止し、本来
の命令解釈やフェッチアドレスの出力を実行させるよう
に戻す機能を備えることで、ローカルメモリにプログラ
ムが格納されるまでマイクロプロセッサの動作開始を停
止させるための外部回路を不要にすることが出来る。
【図１】本発明の第１〜第３の発明に共通する情報処理
装置のブロック図である。
装置のブロック図である。
【図２】本発明の第１、第２の発明における図１のマイ
クロプロセッサの機能ブロックである。
クロプロセッサの機能ブロックである。
【図３】本発明の第３の発明における図１のマイクロプ
ロセッサの機能ブロック図である。
ロセッサの機能ブロック図である。
１ 情報処理装置
２ 中央処理装置
３ メインメモリ
４ システムバス
５ 周辺装置制御部
６ マイクロプロセッサ
７ ローカルメモリ
８ 周辺装置
２０、３０ 命令コードレジスタ
２１ 命令変換部
２２、３１ 命令実行部
２３、３３ フェッチ命令
２４、３４ 命令アドレス
２５、３５ 解除信号
３２ アドレス変換部
Claims (3)
- 【請求項１】 情報処理装置に搭載され、周辺装置制
御用のマイクロプロセッサと該マイクロプロセッサで実
行されるプログラムを格納するローカルメモリを備えて
、外部から前記ローカルメモリにプログラム格納処理が
行われる周辺装置制御部において、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、ＮＯＰ命令として解釈する機能を有する
命令変換部を備え、該命令変換部のＮＯＰ命令として解
釈する機能を外部からの解除信号によって停止すること
で、前記ローカルメモリからフェッチした命令を解釈す
るように戻せることを特徴とするマイクロプロセッサ命
令実行方式。 - 【請求項２】 情報処理装置に搭載され、周辺装置制
御用のマイクロプロセッサと該マイクロプロセッサで実
行されるプログラムを格納するローカルメモリを備えて
、外部から前記ローカルメモリにプログラム格納処理が
行われる周辺装置制御部において、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドに関係なく、任意な命令アドレスへのジャンプ命令と
して解釈する機能を有する命令変換部を備え、該命令変
換部の任意な命令アドレスへのジャンプ命令として解釈
する機能を外部からの解除信号によって停止することで
、前記ローカルメモリからフェッチした命令を解釈する
ように戻せることを特徴とするマイクロプロセッサ命令
実行方式。 - 【請求項３】 情報処理装置に搭載され、周辺装置制
御用のマイクロプロセッサと該マイクロプロセッサで実
行されるプログラムを格納するローカルメモリを備えて
、外部から前記ローカルメモリにプログラム格納処理が
行われる周辺装置制御部において、前記マイクロプロセ
ッサに、前記ローカルメモリからフェッチした命令コー
ドによる命令フェッチアドレスに関係なく、任意な命令
フェッチアドレスを出力する機能を有するアドレス変換
部を備え、該アドレス変換部の任意な命令フェッチアド
レスを出力する機能を外部からの解除信号によって停止
することで、前記ローカルメモリからフェッチした命令
コードによる命令フェッチアドレスを出力するように戻
せることを特徴とするマイクロプロセッサ命令実行方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7643491A JPH04311225A (ja) | 1991-04-09 | 1991-04-09 | マイクロプロセッサ命令実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7643491A JPH04311225A (ja) | 1991-04-09 | 1991-04-09 | マイクロプロセッサ命令実行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311225A true JPH04311225A (ja) | 1992-11-04 |
Family
ID=13605050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7643491A Withdrawn JPH04311225A (ja) | 1991-04-09 | 1991-04-09 | マイクロプロセッサ命令実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073190A (ja) * | 2000-09-04 | 2002-03-12 | Funai Electric Co Ltd | プログラム変換装置、及び、プログラム変換方法 |
| US8693130B2 (en) | 2010-01-29 | 2014-04-08 | Kabushiki Kaisha Toshiba | Magnetic disk device and control method thereof, and information processor |
-
1991
- 1991-04-09 JP JP7643491A patent/JPH04311225A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073190A (ja) * | 2000-09-04 | 2002-03-12 | Funai Electric Co Ltd | プログラム変換装置、及び、プログラム変換方法 |
| US8693130B2 (en) | 2010-01-29 | 2014-04-08 | Kabushiki Kaisha Toshiba | Magnetic disk device and control method thereof, and information processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |