JPH07249683A - 低温リフロー用非均一複合ドープ膜およびその形成方法 - Google Patents

低温リフロー用非均一複合ドープ膜およびその形成方法

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JPH07249683A
JPH07249683A JP6246451A JP24645194A JPH07249683A JP H07249683 A JPH07249683 A JP H07249683A JP 6246451 A JP6246451 A JP 6246451A JP 24645194 A JP24645194 A JP 24645194A JP H07249683 A JPH07249683 A JP H07249683A
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Andrej Litwin
リットウィン アンドレユ
Fushin Ingu Shi
− フシン イング シ
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Abstract

(57)【要約】 【目的】 低温リフロー特性を実現した複合誘電体膜を
提供する。 【構成】 複合誘電体膜は、従来の濃度でドープされた
第１の膜と、過剰にドープされた第２の層とを含む。第
１の層は、例えば、硼素が約４．４重量パーセントおよ
び燐が約５．６重量パーセントの濃度を有する、硼燐珪
酸ガラス（ＢＰＳＧ）の厚い層である。また、第２の層
は、例えば、燐が１および４重量パーセントの間および
硼素が７および８重量パーセントの間の濃度を有するＢ
ＰＳＧの薄い層である。このような複合ＢＰＳＧ構造を
用いることにより、ＢＰＳＧをリフローするのに必要な
熱処理温度を、約８００〜９００℃から約７００℃以下
に低下させることができる。第２の層は犠牲層であり、
後続のエッチング中に除去されるので、その高いドーパ
ント濃度による悪影響を与えることはない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に集積回路の分野
に関し、更に特定すればそのような回路の製造に用いら
れる誘電体膜およびその形成方法に関するものである。
【０００２】
【従来の技術】誘電体材料は、集積回路の製造に用いら
れている。エス．エム．ジー(S.M.Sze) 著「ＶＬＳＩ技
術」第２版、第２３４ページ（１９８８年）に記載され
ているように、誘電体膜は、導電層間の絶縁、拡散およ
びイオン打ち込みマスク、ドープされた酸化物からの拡
散、ドーパントの損失を防ぐためのドープ膜への被覆、
不純物のゲッタリング、および素子を不純物、水分、傷
から保護するためのパッシーベーションのような、多く
の目的を有するものである。
【０００３】燐をドープされた二酸化シリコン（ＰＳ
Ｇ）は、そのような誘電体材料の１つである。これは、
ポリシリコンゲートと頂部メタライゼーションとの間の
絶縁体として、頻繁に用いられている。１９９２年５月
１２日に発行されたアメリカ合衆国特許第５１１２７６
２号は、ＰＳＧで形成することができる多レベル酸化物
（ＭＬＯ）の酸化物層３０を有する、高密度ダイナミッ
クランダムアクセスメモリ、即ちＤＲＡＭ素子を図３に
示している。
【０００４】導電層間のレベル間(interlevel)酸化物に
よるアイソレーション(isolation)中の燐は、イオンマ
イグレーションバリアとして作用するが、ラニヤンおよ
びビーン著「半導体集積回路処理技術」、第１４３−１
４５頁（１９９０年）に説明されているように、ドーピ
ングの主要な理由は、リフロー温度を低下させることで
ある。ＰＳＧをリフローすると凸凹が減少するのに役立
つので、金属を付着させるためにはよいことである。レ
ベル間接続における問題は、レベル間酸化物に接点用開
口を形成するためのエッチングプロセスによって、鋭い
縁を持った開口が形成されることである。レベル間酸化
物の軟化点を十分低下させることができれば、開口の形
成後にそれをリフローし、急峻な縁を丸めることができ
る。同様に、酸化物を一連のリード上に付着させた後
に、リフローによって急峻な肩部を平滑化することもで
きる。ＰＳＧは、９５０℃と１１００℃との間の比較的
高い温度で軟化し、リフローする。ＰＳＧにおける典型
的なドーパント濃度は、燐濃度で約６から８重量パーセ
ントである。「ＶＬＳＩ技術」の第２３４頁および第２
５５〜２５８頁を参照されたい。
【０００５】一般的に用いられている他の誘電体材料
は、硼燐珪酸ガラス（ＢＰＳＧ）である。上記アメリカ
合衆国特許第５１１２７６２号の多レベル酸化物（ＭＬ
Ｏ）層３０は、ＢＰＳＧで形成することもできる。ＢＰ
ＳＧは、硼素をＰＳＧに加えることによって形成され
る。硼素をＰＳＧに加えることによって、ＰＳＧのリフ
ロー温度を低下させるという利点が得られる。ＢＰＳＧ
の典型的なリフロー温度は、８００℃と９００℃との間
である。典型的なドーパント濃度は、硼素が１から４重
量パーセント、および燐が４から６重量パーセントであ
る。「ＶＬＳＩ技術」の第２５７頁を参照されたい。
【０００６】近年の接合の浅いトランジスタ素子のばら
つき(disturb) を回避するためには、誘電体膜のリフロ
ー温度を低下させることは望ましい。上記アメリカ合衆
国特許第５１１２７６２号における１６ＭビットＤＲＡ
Ｍのような、最近のＶＬＳＩ回路素子は、メモリアレイ
および周辺に、接合の浅いトランジスタを有する。この
ようなトランジスタのソース／ドレイン領域は、例え
ば、ＢＰＳＧのような誘電体材料を付着する前に、イオ
ン打ち込みによって形成される。したがって、リフロー
は一般的に「バックエンド」処理と呼ばれている。即
ち、トランジスタの形成後に行われる処理という意味で
ある。ソース／ドレイン領域を、バックエンド中あまり
に高いリフロー温度に晒すと、ソース／ドレイン領域に
おけるドーパント濃度に悪影響を与えることになる。
【０００７】
【発明が解決しようとする課題】より低いリフロー温度
を達成する１つの方法は、ドーパント種(dopant specie
s)の含有量を増やすことである。ＢＰＳＧ層における硼
素および燐の含有量を増加させることによって、リフロ
ー温度を低下させることができる。しかしながら、これ
らドーパントのレベルがあまりに高いと膜の特性に悪影
響を生じるので、この方法は望ましいものではない。燐
の濃度が約７〜８重量パーセントより高くなると、酸化
物中の燐と大気中の水分との間の反応によって形成され
る酸生成物によって、アルミニウムのメタライゼーショ
ンが腐食する原因となり得る。また、硼素の濃度が約４
パーセントより高くなると、高湿度においてガラスが不
安定となる。ドーパントの濃度を注意深く制御しない
と、揮発性のある酸化燐のバブルや硼素濃厚相の微結晶
(crystallites)が生じる可能性がある。
【０００８】したがって、低温リフロー特性を有する誘
電体材料を提供することが望ましく、それ故に、本発明
の目的はかかる誘電体材料を提供することである。
【０００９】また、本発明の他の目的は、ドープされた
誘電体膜のリフロー温度を低下させることである。
【００１０】本発明の更に他の目的は、改良されたＢＰ
ＳＧ膜を提供することである。
【００１１】本発明のその他の目的および利点は、以下
の明細書および図面を参照することによって、当業者に
は明白となろう。
【００１２】
【課題を解決するための手段】不均一誘電体膜は、より
低い温度でのリフローを可能にするものである。従来の
ドーパント濃度を有する第１の層を形成する。第２の接
触層は、第１の層と比較すると、過剰にドープされてい
る。この第２の層はより低い温度でリフローを開始す
る。第３の接触層を付加して、第２の層からドーパント
が流出するのを防いでもよい。複合誘電体膜の一例は、
硼素が約４．４重量パーセントおよび燐が約５．６重量
パーセントの濃度を有するＢＰＳＧ膜である。第２の高
濃度ドープ層は約７〜８重量パーセントの硼素と約１〜
４重量パーセントの燐とを含有する。このようなＢＰＳ
Ｇ構造を用いることにより、ＢＰＳＧをリフローするの
に必要な熱処理温度を、約８００〜９００℃から約７０
０℃以下に低下させることができる。第２の層は犠牲層
であり、後続のエッチング中に除去されるので、その高
いドーパント濃度による悪影響を与えることはない。
【００１３】
【実施例】以下の説明から明らかとなるように、本発明
の鍵となる要素は、過剰にドープされた膜を付加するこ
とによって、従来の膜で可能であったよりも低い温度で
リフローを開始させることである。第１のドープ膜上に
かなり高めにドープされた第２の膜を設けることによっ
て、他の膜特性を実際上変化させることなく、第１のド
ープ膜のリフロー温度特性を大幅に低下させることがで
きる。以下の説明では、一例として、ＢＰＳＧについて
記載するが、本発明はＢＰＳＧに限定されるものではな
く、ＰＳＧ、砒素をドープされたシリコンガラス（ＡＳ
Ｇ）、および硼砒珪酸ガラス(boron arsenic silicate
glass （ＢＳＡＧ）) を含み、これらには限定されない
一般的なドープされた膜に適用可能である。
【００１４】図１〜図３は、本発明を利用して準備され
る半導体ウエハの処理フローを表わす。図１において、
本発明の好適実施例にしたがって、ドープ膜層１２を有
するウエハ１０が準備される。半導体ウエハ１０は、一
般的なあらゆるウエハを代表するものであり、例えば、
接合の浅い素子を有する種々の１６Ｍビットまたは６４
ＭビットＤＲＡＭのようなＶＬＳＩ素子を含む。ＤＲＡ
Ｍへの応用では、素子１４ａおよび１４ｂが、ＤＲＡＭ
メモリアレイ内のトランジスタゲートを形成するワード
線を表わす。これらは、また、ＤＲＡＭ周辺におけるト
ランジスタのゲートも表わす。
【００１５】図１において、ドープ膜１２は、第１の層
１２ａとその上に配された接触層１２ｂの、主に２つの
構成物で形成されている。第３の上側層１２ｃを付加し
てもよい。第１の層１２ａは、素子１４ａおよび１４ｂ
を覆うように形成される。第１の層１２ａは、従来通り
の燐および硼素含有量を有する厚いＢＰＳＧ膜とするこ
とができる。一例として、これは、硼素が約４．４重量
パーセントおよび燐が約５．６重量パーセントの濃度を
有する、約１．８ミクロンの厚さの膜であり、従来の付
着方法で形成することができる。
【００１６】図１において、第２の層１２ｂは、ドーパ
ント濃度が第１の層より高いＢＰＳＧ膜である。より高
いドーパント濃度は、燐のみ、硼素のみ、または双方で
構成してもよい。一例として、１〜４重量パーセントの
間の濃度の硼素を７〜８重量パーセントの濃度の硼素と
組み合わせたものをあげる。層１２ｂは厚い膜でもよい
が、その必要はない。図１に示すように、層１２ｂは約
１０００オングストロームの薄膜である。層１２ｂは、
層１２ａ上の本来の位置に(in situ) 付着しても、別個
のステップとして付着してもよい。層１２ｂのドーパン
ト濃度が高いことによって、大幅に低い温度で層１２の
リフローが開始される。例えば、７５０℃以下、例えば
７００℃で、複合ＢＰＳＧをリフローすることが可能で
ある（また、例えば、約７５０℃の温度でＡＳＧをリフ
ローすることも可能である）。
【００１７】図１には、更に別の上側層１２ｃも示され
ている。付着された層１２ｃは、層１２ｂよりもドーパ
ント濃度が低いものである。層１２ｃは本発明を実施す
るには必ずしも必要ではないが、これがあると、層１２
ｂを覆って外部拡散を防ぐ働きをするという利点を加え
ることができる。ＢＰＳＧの例における層１２ｃは、
４．４重量パーセントの硼素および５．６重量パーセン
トの燐といった、従来のドーパント濃度を含むものでよ
い。層１２ｃは厚い層とする必要はなく、層１２ｂより
薄い５００オングストローム程度の厚さでよい。
【００１８】次に図２を参照すると、図１のウエハ１０
をリフローしている図が示されている。層１２を加熱す
ることによってそれが平面化し、リフローし、平滑化す
る。層１２ｂは層１２ａよりもドーパント濃度が高いの
で、より低い温度でリフローが始まる。勿論、リフロー
を行うのに必要な正確な時間量は、 層１２ａの厚さに
よって異なる。上述のＢＰＳＧの例では、層１２を約２
０分間約７００℃の温度で加熱すれば十分であろう。
【００１９】図３は、リフロー後に層１２ｂおよび１２
ｃを除去した結果得られたウエハ１０を示す。好ましく
は、低温リフローが生じた後に、層１２ｂ（および層１
２ｃ）を除去する。この除去は、１パーセントフッ化水
素エッチング液を利用するエッチング等によって達成す
ることができる。このエッチングは時間を定めて、層１
２ｂおよび１２ｃを除去し、層１２ａを所望の厚さにエ
ッチングするようにしなければならないが、これは勿論
設計ルールによって決められるものである。一例とし
て、１６ＭビットＤＲＡＭのようなＶＬＳＩ多レベル金
属素子の製造では、エッチングは、約１１，５００オン
グストロームの深さまで行う。高濃度にドープされた層
１２ｂが除去されるので、後から加えられる金属は悪影
響を受けることはない。このように、層１２ｂは犠牲層
であって、腐食の欠点を生じることなく、リフロー温度
を低下させるといる利点が得られる。
【００２０】これまでの説明は、一般的に本発明を実施
するための詳細の一例を示すものである。以下に具体的
なプロセスフローの例を述べる。
【００２１】例１では、１６ＭビットＤＲＡＭのような
多レベル金属素子に、多レベル酸化物（ＭＬＯ）層を形
成するプロセスフローを示す。このプロセスフローを用
いて、前述のアメリカ合衆国特許第５１１２７６２号の
図３のＭＬＯ層２８を形成することができる。上記特許
では、ＭＬＯ層２８はシリサイドを加えたポリシリコン
(silicided polysilicon) のビット線とＭｅｔａｌ−１
の相互接続との間でアイソレーションを設けるものであ
る。まず、低圧ＣＶＤステップで、半導体ウエハ上に約
１０００オングストロームの厚さの酸化物層を形成す
る。次に、プラズマエンハンスＣＶＤステップで、硼素
が約４．４重量パーセントおよび燐が５．６重量パーセ
ントの濃度を有する約１．８ミクロンの厚さの、第１の
ＢＰＳＧ膜を形成する。次に、本来の位置へのデポジシ
ョン(in situ deposition)ステップで、硼素が約７〜８
重量パーセントおよび燐が約１〜４重量パーセントの濃
度で厚さ約１０００オングストロームのＢＰＳＧ膜を、
第１のＢＰＳＧ膜上に形成する。次に、別の現場付着ス
テップで、硼素が約４．４重量パーセントおよび燐が約
５．６重量パーセントの濃度を有する厚さ約５００オン
グストロームの第３のＢＰＳＧ膜を形成する。約７００
℃に熱せられた炉内で低温熱処理を行い、ＢＰＳＧ膜を
リフローし平滑化する。次にＢＰＳＧのエッチングを行
い、第３のＢＰＳＧ膜、第２のＢＰＳＧ膜、および第１
のＢＰＳＧ膜の一部を、約１１５００オングストローム
にわたって除去する。次に、接点用にウエハをパターニ
ングし、エッチングしてメモリアレイ内及び周辺に接点
用開口を形成し、次に金属モデュールに移行して、例え
ばスパッタリングによって接点用開口内に金属を配し、
相互接続を形成する。
【００２２】例２では、６４ＭビットＤＲＡＭのような
多レベル金属素子に金属レベル間酸化物（ＭＩＬＯ）層
を形成するプロセスフローを示す。このプロセスフロー
は、アメリカ合衆国特許第５１１２７６２号の図３のＭ
ＩＲＯ層２４を形成するために用いることもできる。上
記特許では、ＭＩＬＯ層２４は、金属−１相互接続と金
属−２相互接続層との間にアイソレーションを設けるも
のである。まず、プラズマエンハンスＣＶＤステップ
で、半導体ウエハの金属−１相互接続上に厚さ約２００
０オングストロームの酸化物層を形成する。次に、プラ
ズマエンハンスＣＶＤステップで、硼素が約４．４重量
パーセントおよび燐が約５．６重量パーセントの濃度を
有し厚さ約１．８ミクロンの第１のＢＰＳＧ膜を形成す
る。次に、本来の位置へのデポジションステップで、硼
素が約７から８重量パーセントおよび燐が約１から４重
量パーセントの間の濃度を有し、厚さ約１０００オング
ストロームのＢＰＳＧ層を、第１のＢＰＳＧ層上に形成
する。次に、別のデポジションステップで、硼素が約
４．４重量パーセントおよび燐が約５．６重量パーセン
トの濃度を有し厚さ約５００オングストロームの第３の
ＢＰＳＧ層を形成する。約７００℃に加熱した炉内で低
温熱処理を行い、ＢＰＳＧ膜をリフローし平滑化する。
次にＢＰＳＧエッチングを行い、第３のＢＰＳＧ膜、第
２のＢＰＳＧ膜、および第１のＢＰＳＧ膜の一部を、約
１２５００オングストロームにわたって除去する。そし
て、約１０００オングストロームのプラズマエンハンス
ＣＶＤによる酸化物を付着させる。次に、バイアのため
にウエハをパターニングし、エッチングしてバイア開口
を形成した後、金属−２モデュールに移行し、例えばス
パッタリングによって、バイア内に金属を配する。
【００２３】要約すれば、過剰にドープされた膜を既存
の膜に付加することによって、従来の膜で可能であった
よりも低い温度で、リフローを開始できるようになる。
ＢＰＳＧは７５０℃未満、約７００℃でリフローするこ
とも可能である。このようにリフロー特性を改良した、
複合のまたは不均一の膜が提供される。従来と同様にド
ープされた第３の膜を加えて、第２のドープされた膜を
被覆し、この高濃度にドープされた第２の膜の外部拡散
を防止することもできる。リフロー温度の低下は、浅い
接合内でドーパントの濃度のばらつきを回避するのに役
立ち、これによって欠陥が少なく生産性が高い半導体素
子を供給することができるので、浅い接合を有するＶＬ
ＳＩ素子の製造には、特に有利である。
【００２４】例示的実施例を参照しながら本発明を説明
したが、この説明は、限定する意味で解釈されることを
意図したものではない。この説明を参照すれば、当業者
であれば、本発明の様々な他の実施例が明白であろう。
したがって、特許請求の範囲は、本発明の真の範囲およ
び精神に該当するような、実施例の変更物全てを包含す
るものと解釈する。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１） あるドーパント濃度を有する第１の誘電体層
と、前記第１の誘電体層のドーパント濃度を越えるドー
パント濃度を有する、第２の接触誘電体層と、から成る
ことを特徴とする複合誘電体膜。 （２） 前記第２の接する誘電体層は、前記第１の誘電
体層の上に設けられることを特徴とする第１項記載の複
合誘電体膜。 （３） 前記第１の誘電体層は、燐をドープされた二酸
化シリコン（ＰＳＧ）、硼燐珪酸ガラス（ＢＰＳＧ）、
砒素をドープされた珪酸ガラス（ＡＳＧ）、および硼砒
珪酸ガラス（ＢＡＳＧ）から成る集合から選択された層
であることを特徴とする第１項記載の複合誘電体膜。 （４） 硼素燐珪酸ガラス、ＢＰＳＧは、前記第１の誘
電体層および第２の誘電体層を含むことを特徴とする第
２項記載の複合誘電体膜。 （５） 前記第１の誘電体層のドーパント濃度は、約
４．４重量パーセントの硼素濃度と、約５．６重量パー
セントの燐濃度とを含み、前記第２の誘電体層のドーパ
ント濃度は、約１および４重量パーセントの間の範囲の
燐濃度と、約７および８重量パーセントの間の範囲の硼
素濃度とを含むことを特徴とする第４項記載の複合誘電
体膜。
【００２６】（６） 半導体素子用ドープ誘電体膜を形
成する方法であって、半導体素子をその上に有する半導
体ウエハを設けるステップ、前記半導体ウエハ上に、あ
るドーパント濃度を有する第１の誘電体層を形成するス
テップ、および前記半導体ウエハ上に、前記第１の誘電
体層のドーパント濃度を越えるドーパント濃度を有する
第２の誘電体層を形成するステップ、から成ることを特
徴とする方法。 （７） 前記第１の誘電体層は、燐をドープされた二酸
化シリコン（ＰＳＧ）、硼燐珪酸ガラス（ＢＰＳＧ）、
砒素をドープされた珪酸ガラス（ＡＳＧ）、および硼砒
珪酸ガラス（ＢＡＳＧ）から成る集合から選択されるこ
とを特徴とする第６項記載の方法。 （８） 前記第２の誘電体層は、燐をドープされた二酸
化シリコン（ＰＳＧ）、硼燐珪酸ガラス（ＢＰＳＧ）、
砒素をドープされた珪酸ガラス（ＡＳＧ）、および硼砒
珪酸ガラス（ＢＡＳＧ）から成る集合から選択されるこ
とを特徴とする第７項記載の方法。 （９） 硼燐珪酸ガラス（ＢＰＳＧ）は、前記第１の誘
電体層および第２の誘電体層を含むことを特徴とする第
６項記載の方法。 （１０） 前記第１の誘電体層のドーパント濃度は、約
４．４重量パーセントの硼素濃度と、約５．６重量パー
セントの燐濃度とを含み、前記第２の誘電体層のドーパ
ント濃度は、約１および４重量パーセントの間の範囲の
燐濃度と、約７および８重量パーセントの間の範囲の硼
素濃度とを含むことを特徴とする第９項記載の方法。
【００２７】（１１） 前記第１ＢＰＳＧ層および第２
ＢＰＳＧ層を、約７００℃および７５０℃の間の温度で
加熱するステップを更に含むことを特徴とする第１０項
記載の方法。 （１２） 前記第２のＢＰＳＧ層を除去するステップを
更に含むことを特徴とする第１１項記載の方法。 （１３） 前記第２のＢＰＳＧ層上に、前記第２のＢＰ
ＳＧ層のドーパント濃度よりも低いドーパント濃度を有
する第３の接触ＢＰＳＧ層を形成するステップを更に含
むことを特徴とする第９項記載の方法。 （１４） 約７００℃で、前記第１のＢＰＳＧ層、前記
第２のＢＰＳＧ層、および前記第３のＢＰＳＧ層をリフ
ローするステップを更に含むことを特徴とする第１３項
記載の方法。 （１５） 低温リフローのための非均一にドープされた
膜を形成する方法であって、硼素が約４．４重量パーセ
ントおよび燐が約５．６重量パーセントの濃度を有する
第１のＢＰＳＧ層を形成するステップ、燐が約１および
４重量パーセントの間、および硼素が約７および８重量
パーセントの間のドーパント濃度を有する、第２の接触
上側層を形成するステップ、および前記第１および第２
ＢＰＳＧ層を約７００℃でリフローするステップ、から
成ることを特徴とする方法。
【００２８】（１６） 前記第１および第２ＢＰＳＧ層
をリフローするステップの前に、硼素が約４．４重量パ
ーセントおよび燐が約５．６重量パーセントのドーパン
ト濃度を有し、前記第２のＢＰＳＧ層に隣接しその上に
配される、第３ＢＰＳＧ層を形成するステップを更に含
むことを特徴とする第１５項記載の方法。 （１７） 前記第１のＢＰＳＧ層は厚い層であり、前記
第２のＢＰＳＧ層は薄い層であることを特徴とする第１
６項記載の方法。 （１８） 前記第１の厚いＢＰＳＧ層は厚さが１ミクロ
ンより厚く、前記第２の薄いＢＰＳＧ層は薄さが約１０
００オングストロームであることを特徴とする第１７項
記載の方法。
【００２９】（１９） 複合誘電体膜を用いることによ
って、誘電体のリフロー温度の低下が得られる。この複
合誘電体膜は、従来の範囲でドープされた第１の膜を含
む。硼素が約４．４重量パーセントおよび燐が約５．６
重量パーセントの濃度を有する、硼燐珪酸ガラス（ＢＰ
ＳＧ）の厚い層が、その一例である。前記複合誘電体膜
は、過剰にドープされた第２の層を含む。燐が１および
４重量パーセントの間および硼素が７および８重量パー
セントの間の濃度を有するＢＰＳＧの薄い層が、その一
例である。複合誘電体ＢＰＳＧ膜は、典型的な８００〜
９００℃の範囲と比較して、約７００℃でリフローする
ことができる。リフロー後、第２の高濃度にドープされ
た層をエッチングで除去することにより、潜在的な悪影
響を全て排除する。
【図面の簡単な説明】
【図１】半導体ウエハを準備する際の連続ステップを示
す図。
【図２】半導体ウエハを準備する際の連続ステップを示
す図。
【図３】半導体ウエハを準備する際の連続ステップを示
す図。
【符号の説明】
１０ 半導体ウエハ １２ ドープ膜層 １２ａ 第１の層 １２ｂ 接触層 １２ｃ 上側層 １４ａ、１４ｂ 素子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 あるドーパント濃度を有する第１の誘電
    体層と、 前記第１の誘電体層のドーパント濃度を越えるドーパン
    ト濃度を有する、第２の接触誘電体層と、から成ること
    を特徴とする複合誘電体膜。
  2. 【請求項２】 半導体素子用ドープ誘電体膜を形成する
    方法であって、 半導体素子をその上に有する半導体ウエハを設けるステ
    ップ、 前記半導体ウエハ上に、あるドーパント濃度を有する第
    １の誘電体層を形成するステップ、および前記半導体ウ
    エハ上に、前記第１の誘電体層のドーパント濃度を越え
    るドーパント濃度を有する第２の誘電体層を形成するス
    テップ、から成ることを特徴とする方法。
JP6246451A 1993-10-12 1994-10-12 低温リフロー用非均一複合ドープ膜およびその形成方法 Pending JPH07249683A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348099B1 (en) 1996-11-13 2002-02-19 Applied Materials, Inc. Methods and apparatus for depositing premetal dielectric layer at sub-atmospheric and high temperature conditions

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3486867B2 (ja) * 1998-05-20 2004-01-13 沖電気工業株式会社 半導体装置
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
TWI222704B (en) * 2003-09-03 2004-10-21 Nanya Technology Corp Method for forming interlayer dielectric layer and method of preventing contact defects
US7336280B2 (en) * 2004-11-18 2008-02-26 Microsoft Corporation Coordinating animations and media in computer display output
KR100675895B1 (ko) * 2005-06-29 2007-02-02 주식회사 하이닉스반도체 반도체소자의 금속배선구조 및 그 제조방법
JP2007180365A (ja) * 2005-12-28 2007-07-12 Nec Electronics Corp 半導体装置及びその製造方法
US7884030B1 (en) 2006-04-21 2011-02-08 Advanced Micro Devices, Inc. and Spansion LLC Gap-filling with uniform properties

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS621246A (ja) * 1985-06-26 1987-01-07 Nec Corp 半導体装置およびその製造方法
JPH0799759B2 (ja) * 1985-07-11 1995-10-25 富士通株式会社 半導体装置の製造方法
JPS62235739A (ja) * 1986-04-07 1987-10-15 Matsushita Electronics Corp 半導体装置の製造方法
JP2512900B2 (ja) * 1986-05-22 1996-07-03 三菱電機株式会社 半導体装置の製造方法
JPH01128449A (ja) * 1987-11-12 1989-05-22 Ricoh Co Ltd 平担化された層間絶縁膜の形成方法
US4948743A (en) * 1988-06-29 1990-08-14 Matsushita Electronics Corporation Method of manufacturing a semiconductor device
US5204288A (en) * 1988-11-10 1993-04-20 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material
JPH0793354B2 (ja) * 1988-11-28 1995-10-09 株式会社東芝 半導体装置の製造方法
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5066612A (en) * 1990-01-05 1991-11-19 Fujitsu Limited Method of forming wiring of a semiconductor device
US5094984A (en) * 1990-10-12 1992-03-10 Hewlett-Packard Company Suppression of water vapor absorption in glass encapsulation
US5268333A (en) * 1990-12-19 1993-12-07 Samsung Electronics Co., Ltd. Method of reflowing a semiconductor device
US5278103A (en) * 1993-02-26 1994-01-11 Lsi Logic Corporation Method for the controlled formation of voids in doped glass dielectric films

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348099B1 (en) 1996-11-13 2002-02-19 Applied Materials, Inc. Methods and apparatus for depositing premetal dielectric layer at sub-atmospheric and high temperature conditions
KR100538138B1 (ko) * 1996-11-13 2006-12-07 어플라이드 머티어리얼스, 인코포레이티드 대기압 이하의 고온 조건에서 금속전 유전체층을 증착하기 위한 방법 및 장치

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