JPH07250053A

JPH07250053A - 周期的同期パルスの発生装置およびその発生方法

Info

Publication number: JPH07250053A
Application number: JP6195313A
Authority: JP
Inventors: Jii Sukaapa Kaaru; Ｇスカーパカール
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-11-18
Filing date: 1994-08-19
Publication date: 1995-09-26
Also published as: EP0654918A2; EP0654918A3; US5444743A

Abstract

(57)【要約】（修正有）【目的】動作パラメータの周期的確立を必要とする従
来回路の欠点を解消する。【構成】同期パルス発生器は、相関器回路１０２、パ
ルス発生器回路１０６およびフライホイール回路１０４
を含み、相関器回路１０２は、従来のＭアウトオブＮビ
ットプリアンブル相関器である。パルス発生器回路１０
６は、プリアンブルが生ずる期待率と等価な率で、同期
パルスを周期的に発生する。同期時タイミングパルスと
同期パルスは同時に生ずる。フライホイール回路は、パ
ルス発生器回路の同期パルスの発生に関連する相関器回
路からのタイミングパルスの発生をモニタする。さら
に、タイミングパルスが所定の時間期間に同期パルスと
同期を取られないときは、フライホイール回路が、パル
ス発生器回路をリセットさせる。リセット時に、パルス
発生器回路が、相関器回路からの次に生ずるタイミング
パルスと同期を取る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス発生器回路に係
り、さらに詳細には、参照信号と同期が取られる出力信
号を有するパルス発生器回路に関する。

【０００２】

【従来の技術】正確なタイミング同期パルスを周期的に
与えるためのフライホイール回路の一例が、（１９９１
年１０月１５日にＧ．Ｂ．Ｃｏｌｅに与えられた）米国
特許第５，０５８，１０６号に開示されている。この特
許は、同期パルスすなわちストローブを発生するフライ
ホイール回路を形成するために、離散的なデジタル構成
部品を用いることを教えている。

【０００３】また、別のフライホイール回路の例が、
（１９７７年１１月２２日にＳ．Ａ．Ｐｒｏｃｔｅｒに
与えられた）米国特許第４，０５９，８１２号に開示さ
れている。この特許は、従来のアナログタンク回路を含
むフライホイール回路を教示している。

【０００４】

【発明が解決しようとする課題】参照信号と同期が取ら
れる出力パルスを発生するパルス発生器回路は、多くの
用途を有する。そのような回路の代表的な用途として、
デジタルデータ通信システムやデジタルデータ記録シス
テムがある。例えば、多くのデジタルデータ通信システ
ムは、伝送フレームを形成するために、グループ内に直
列に配置される離散的な「パケット」または「バース
ト」内のデジタルデータを伝送する。そのようなフレー
ムを用いることによって、その通信システムの利用者間
でそれらのバーストを伝送するために、従来の時分割多
重アクセス（ＴＤＭＡ）技術を利用することができる。
そのような通信システムの例として、衛星通信システ
ム、パケットラジオシステム、ローカルエリアネットワ
ーク（ＬＡＮ）システム等がある。そのようなバースト
伝送の受信においては、バーストの各フレームの始まり
を指示するために、正確なタイミング同期パルスを周期
的に受信する必要がある。この同期パルスを用いて、受
信機は各フレーム内でバーストをデマルチプレクスし、
復調できる。

【０００５】さらに、高精細テレビ（ＨＤＴＶ）放送等
の多くのデジタル通信システムは、インタリーブデータ
を送信し、ロバスト通信特性を改善している。そのイン
タリーブデータがＨＤＴＶ受信機内でデインタリーブさ
せられるように、その受信機は、そのデータから周期的
タイミング同期パルスを発生する。そのようなタイミン
グ同期パルスは、インタリーブデータの開始、すなわ
ち、互いにインタリーブされたビットを有する一群のデ
ジタルデータを示す。各同期パルスは、インタリーブデ
ータが従来の方法でデインタリーブされる、伝送内の基
準ロケーションを与える。

【０００６】また、例えば、インタリーブ技術を用いて
データを記録するデジタルビデオテープレコーダやデジ
タルオーデオテープレコーダ等、通信システム以外にも
多くのシステムがある。したがって、記録データのデイ
ンタリービングを容易にするため、これらのレコーダ
は、プレイバック中に記録データからタイミング同期パ
ルスを発生する。通信システムと同様に、同期パルス
は、各インタリーブデータセットの開始を示す。

【０００７】通信システムおよび非通信システムの両方
で同期パルスを発生するために使用されるパルス発生器
回路も実質的に同様である。したがって、簡単化のため
に、以下通信システムとの関連でパルス発生器回路を説
明する。

【０００８】代表的には、通信システムに関して、同期
パルスは、フレームまたはインタリーブデータセットの
いずれかに付けられた「プリアンブル」として伝送され
る。そのようなプリアンブルは、各フレームまたはイン
タリーブデータセットの始めに周期的に伝送されるビッ
トの固定パターン（プリアンブルパターン）であるのが
普通である。伝送受信機が、その伝送によって運ばれる
データビットを受信すると、受信機の回路は、これらの
受信ビットのすべてを検索し、受信ビットとプリアンブ
ルパターン間の整合を取る。この回路は、プリアンブル
相関器として公知である。そのプリアンブル相関器に記
憶された受信データビットとプリアンブルパターン間で
整合が取れるときはいつでも、その相関器は、同期パル
スを発生する。この同期パルスは、インタリーブデータ
セットまたは伝送フレームの開始を示す。この同期パル
スを用いて、従来のデインタリーバ回路が、データをデ
インタリーブするか、従来のデマルチプレキシング回路
がフレーム内にあるバーストの適切な復調を容易にす
る。

【０００９】さらに詳細には、同期パルスを発生するた
めに、ほとんどの従来のプリアンブル相関器は、代表的
には、受信プリアンブル内のすべてのビットを記憶され
たプリアンブルパターンに整合させる必要がある。しか
し、幾つかの相関器においては、同期パルスを発生させ
るために、受信プリアンブル内のＭビットのみが、プリ
アンブルパターン内のＮビット中のＭビットを整合させ
る必要がある。そのような相関器においては、ビットの
各整合対は１の値を割り当てられ、ビットの各非整合対
は０の値を割り当てられる。その後、割り当て値が加算
され、加算値を形成する。その加算値が予め決められた
しきい値、すなわちＭビットの整合と等価な値よりも大
きい場合には、相関器は同期パルスを発生する。他方、
加算値がしきい値を越えない場合には、相関器はパルス
を発生しない。この方法では、相関器は、受信プリアン
ブル内のＭビットが、記憶プリアンブルパターン内のＮ
ビット中のＭビットに整合する各場合に対して同期パル
スを発生する。

【００１０】実際に、多くの要因によって、相関器は、
ときどき、誤り同期パルス（偽の正相関パルス）を発生
したり、デジタルデータ内のプリアンブルの発生を見失
うことがある（偽の負相関パルス）。

【００１１】フレーム内のペイロードデータがプリアン
ブルパターンと整合する一連のビットを含んでいるか、
またはチャネルノイズが記憶プリアンブルパターンと相
関が取られると、相関器は、偽の正相関パルスを発生す
る。さらに、相関器がデジタルデータ内のプリアンブル
パターンの発生を認識しない程、チャネルノイズがプリ
アンブルビットをマスクすると、相関器は偽の負相関パ
ルスを発生する。したがって、そのような偽の負および
正相関パルスは、同期パルスを非周期的なものとし、同
期パルスを用いるデマルチプレキシングおよびデインタ
リービング回路の動作に有害となる得る。

【００１２】（同期パルスを用いる受信機内の、デイン
タリーバ回路、デマルチプレキシング回路等を含む）復
調回路網上の偽のまたは喪失同期パルスの影響を軽減す
るために、多くの同期パルス発生器は、いわゆるフライ
ホイール回路を備えている。これらのフライホイール回
路は、たとえプリアンブル相関器がそのようなパルスを
発生しなかった場合でも、パルスがあるべき位置に同期
パルスを発生する。換言すると、同期パルスの前の周期
的発生から、相関器によってその位置になにも発生され
ないけれども、フライホイール回路がパルス位置を外挿
し、その後、その位置に同期パルスを発生し、喪失パル
スを置き換える。多重路すなわち過剰ノイズ状態による
信号強度の過渡的減少は、代表的には同期パルスの一時
的損失すなわちドロップアウト、すなわち偽の負相関パ
ルスの原因となる。したがって、フライホイール回路を
用いてそれらの喪失パルスを置き換えることによって、
これらの過渡的なパルス損失が、受信機内の復調回路の
性能に大きな影響を与えることがなくなる。

【００１３】さらに、フライホイール回路は、正確な同
期パルス間に同期パルスを与える偽の正相関パルスの断
続的発生を無視するように設計されるのが一般的であ
る。そのようなフライホイール回路は、特定の周期的時
間間隔で、すなわち受信伝送内のプリアンブル発生のそ
れと等価な間隔で生ずる同期パルスを、正確な同期パル
スとして受け入れる。同期パルスのすべての他の発生、
すなわちすべての偽の正相関パルスは、フライホイール
回路によって無視される。したがって、偽の正相関パル
スがフライホイール回路によるパルス生成に大きな影響
を与えることはない。

【００１４】そのようなフライホイール回路の一例が、
（１９９１年１０月１５日にＧ．Ｂ．Ｃｏｌｅに与えら
れた）米国特許第５，０５８，１０６号に開示されてい
る。この特許は、同期パルスすなわちストローブを発生
するフライホイール回路を形成するために、離散的なデ
ジタル構成部品を用いることを教えている。これらのス
トローブは、ＴＤＭＡデジタル通信システムにおいて時
間スロット同期に使用される。フライホイール回路は、
相関器によって発生された周期的入力同期パルスと同期
をとり、入力同期パルスのドロップアウト中に置換同期
ストローブを生成する。同期が取られている間、すべて
の非周期的入力同期パルスすなわち偽の正相関パルス
は、フライホイール回路によって無視される。置換スト
ローブと同期を取られている入力同期パルスがない特定
の時間間隔の後、フライホイール回路は、入力同期パル
スに再同期する。’１０６号Ｃｏｌｅ特許によって教示
された回路は、プリセット演算パラメータを持つように
「結線」されている。これらのパラメータは、（１）回
路が再同期しようとする前に喪失していなければならな
い入力同期パルスの数、（２）回路が置換同期ストロー
ブの生成を止める前に喪失していなければならない入力
同期パルスの数、および（３）再同期が完了する前に周
期的に生じなければならない入力同期パルスの数であ
る。これらのパラメータは、それぞれ、その回路を実現
するために使用される特定数のフリップフロップ回路に
よって制御される。したがって、もしそれらのパラメー
タが変更される必要がある場合とか、わずかに異なるパ
ラメータを必要とするような異なる応用が見いだされた
場合には、フライホイール回路を再設計する必要があ
る。さらに、離散的なフリップフロップ回路を用いてい
るこのフライホイール回路の実現は、複雑であり、かつ
高価である。

【００１５】別のフライホイール回路が、（１９７７年
１１月２２日にＳ．Ａ．Ｐｒｏｃｔｅｒに与えられた）
米国特許第４，０５９，８１２号に開示されている。こ
の特許は、従来のアナログタンク回路を含むフライホイ
ール回路を教示している。そのタンク回路は、周期的入
力同期パルスを供給するプリアンブル相関器に接続され
ている。そのタンク回路は、これらの周期的入力同期パ
ルスの周波数で共振（発振）するように設計されてい
る。そのタンク回路は、相関器からの周期的同期パルス
に同期させられる正弦波信号を発生する。しきい値検出
器がその正弦波をこれもまた入力同期パルスに同期させ
られるパルス化出力信号に変換する。もし、相関器が偽
の正相関パルスに対応するパルスを断続的に発生する場
合には、タンク回路の動作は、影響を受けない。さら
に、もし相関器がその後に入力同期パルスの発生を停止
する場合には、正弦波信号が時間をかけて緩やかに減衰
されるように設計される。したがって、タンク回路の時
定数と等価な所定の時間期間に対して、入力同期パルス
の一時的中断中、しきい値検出器からのパルス化出力信
号が連続する。この方法では、入力同期パルスの過渡的
な損失が、フライホイール回路の出力信号に影響を与え
ることはない。したがって、たとえ相関器からの入力同
期パルスが一時的に中断され、または断続的に非周期的
であろうとも、連続列のパルスが、フライホイール回路
によって発生される。

【００１６】不幸にも、タンク回路を基本とするフライ
ホイール回路は、特定の入力同期パルス周期に応答して
共振するように設計される必要がある。さらに、フライ
ホイール回路が入力信号なしにパルスを生成することが
できる期間は、タンク回路の共振特性によって予め確立
される。したがって、その回路は、計画的な特定の用途
に設計され、その回路を再設計したり、その回路を物理
的に変更することなく変更することはできない。

【００１７】したがって、同期パルス発生器回路、特
に、柔軟性のあるフライホイール回路の技術が求められ
ている。すなわち、それらは、回路動作を支配するプロ
グラム可能なパラメータを含む。そのようなプログラム
可能なフライホイール回路は、単一の回路設計を多くの
異なる応用において有用なものとさせる。さらに、その
ような回路は、その回路が伝送ノイズ等の現在の環境特
性を考慮して動的に最適化され得るように、回路の動作
中にパラメータを変更可能にさせる。

【００１８】本発明の目的は、動作パラメータの周期的
確立を必要とする従来のパルス発生器回路に関するこれ
までの欠点を有利に解消することにある。

【００１９】

【課題を解決するための手段】本発明においては、相関
器回路は、デジタル信号のプリアンブルからタイミング
パルスを導く。また、フライホイール回路は、パルス発
生器回路によって生成された同期パルスをタイミングパ
ルスに同期させる。さらに、フライホイール回路によっ
て、タイミングパルスの一時的なドロップアウトが、パ
ルス発生器回路による同期パルスの発生に影響しないこ
とが保証される。フライホイール回路が動作するパラメ
ータは、プログラム可能である。したがって、単一の同
期パルス発生器の設計が、回路の物理的構成を変更する
ことなく、多くの応用において使用され得る。さらに、
その回路がデジタル信号の信号対ノイズ比の変動等の現
在の環境特性を考慮して最適化されるように、回路の動
作中にパラメータが変更可能である。

【００２０】詳細には、本発明の同期パルス発生器は、
相関器回路、パルス発生器回路およびフライホイール回
路を含む。相関器回路は、受信プリアンブル内のＭビッ
トが、予め定められたプリアンブルパターン内のＮビッ
ト中のＭビットと整合するときはいつでも、周期的にタ
イミングパルスを発生する従来のＭアウトオブＮビット
プリアンブル相関器である。さらに、パルス発生器回路
は、プリアンブルが生ずる期待率と等価な率で、同期パ
ルスを周期的に発生する。同期が取られているとき、タ
イミングパルスと同期パルスは同時に生ずる。フライホ
イール回路は、パルス発生器回路によって生成された同
期パルスの発生に関連する相関器回路からのタイミング
パルスの発生をモニタする。さらに、タイミングパルス
が所定の時間期間に同期パルスと同期を取られないとき
は、フライホイール回路が、パルス発生器回路をリセッ
トさせる。リセット時に、パルス発生器回路が、相関器
回路からの次に生ずるタイミングパルスと同期を取る。
要するに、リセット動作は、再同期の役割をする。

【００２１】特に、フライホイール回路は、相関器回路
からのタイミングパルスの初期発生時に値Ｋに設定され
ているアップ／ダウンカウンタを有する。さらに、初期
タイミングパルスの発生時に、パルス発生器回路は周期
的同期パルスを生成し始める。これらの同期パルスの最
初のものは、初期タイミングパルスの発生と同時に生ず
る。次に、タイミングパルスと同期パルスが同時に生ず
るときはいつでも、アップ／ダウンカウンタが１つだけ
計数加算される。他方、タイミングパルスと同期パルス
が同時に生じないときはいつでも、アップ／ダウンカウ
ンタが１つだけ計数減算される。そのカウンタがゼロ計
数になると、相関器回路からのタイミングパルスの次の
発生時にパルス発生器がリセットされる。すなわち、同
期パルスが次のタイミングパルスと再同期が取られる。
さらに、パルス発生器回路をリセットすると、アップ／
ダウンカウンタが再びＫの計数値に設定される。さら
に、各パルスの同時発生に対して、計数がＬになるまで
カウンタが１つだけ増分される。したがって、所定の同
期期間の後、パルス発生器回路がリセットされる前に、
少なくともＬ個の非同時パルスが発生する必要がある。
この方法では、再同期がなされようとする前のタイミン
グパルスの過渡的損失中に、同期パルス発生器が少なく
ともＬ個の同期パルスを生成する。

【００２２】さらに、パラメータＫおよびＬはプログラ
ム可能である。これらの値は、同期パルス発生器の特定
の応用に対して予め確立され得る。さらにまた、特定の
応用が変更される場合には、ＫおよびＬの値が、パルス
発生およびタイミング同期回路の動作中に、動的に変更
され得る。詳細には、これらの値は、受信信号の測定さ
れた変化に応答して変更される。例えば、チャネルにノ
イズが多いとき、Ｋの値は、より大きなＫの値で発生す
るよりも頻繁に発生器を再同期させるために、減少させ
られる。また、ノイズの多いチャネルについて、より長
いタイミングパルスドロップアウト期間が、再同期させ
ることなく持ちこたえられるようにするために、Ｌの値
が増加させられる。

【００２３】

【作用】以下の説明を考慮すると、当業者は、同期パル
スがデータ内に含まれた周期的プリアンブルビットパタ
ーンから導かれるようになっている如何なるシステムに
おいても、本発明の教えが容易に利用され得ることを明
確に理解するであろう。代表的には、そのようなシステ
ムとしては、パケットラジオ通信システム、時分割多重
アクセス（ＴＤＭＡ）技術を用いているデジタル通信シ
ステム、衛星通信システム、および高精細テレビ（ＨＤ
ＴＶ）受信機がある。また、そのようなシステムは、デ
ジタルビデオテープレコーダやデジタルオーデオテープ
レコーダなどのデジタル記録装置を有する。これらのそ
れぞれのシステムにおいて、そのシステムによって記録
されるかまたは伝送される信号は、情報搬送ペイロード
データの外にプリアンブルビットパターンを有する。同
期パルス発生器は、プレイバック時または受信時のいず
れかにプリアンブルビットパターン使用し、一連の同期
パルスを生成する。これらの同期パルスは、例えばデー
タのデインタリービング、フレーム同期、システムタイ
ミング補正など、ペイロードデータの適切な取り扱いを
容易にするために使用される。しかし、説明を簡単かつ
簡潔にするために、以下の説明では、デジタル通信シス
テムへの使用、詳細には、そのようなシステムの受信機
への使用に焦点を絞る。

【００２４】

【実施例】図１は、同期パルス発生器１００の概略構成
図である。一般に、その発生器は、入力信号として、ペ
イロードデータのブロック間に周期的に位置付けられる
プリアンブルビットおよび情報搬送ペイロードデータを
含むデジタルデータ信号を有する。その発生器は、周期
的プリアンブルビットパターンのデジタルデータ信号を
モニターし、この周期的プリアンブルから、プリアンブ
ルパターンの発生に同期させられる連続の周期的同期パ
ルスを発生する。

【００２５】詳細には、同期パルス発生器１００は、相
関器回路１０２、フライホイール回路１０４、変数参照
テーブル１６０およびパルス発生器回路１０６を含む。
本発明は、そのさまざまな回路内にデジタル構成部品を
用いているので、発生器１００への入力信号として、デ
ジタルクロック信号（ＣＬＫ）がリード１０８に与えら
れる。さらに、リード１１０上のデジタルデータ信号
が、発生器１００への別の入力信号を形成する。デジタ
ルデータ信号のデータ率は、クロック信号のクロック率
と等価である。さらに、クロック信号とデータ信号は、
同期している。すなわち、ビット同期が、受信機内の他
の回路によって前に行われていたものとする。発生器１
００の出力信号は、リード１４０上のデータ信号（ＤＡ
ＴＡＯＵＴ）、およびリード１３６上の一連の同期パ
ルス（ＬＯＮＧＳＹＮＣ）である。これらの信号の詳
細な特質は、追って説明する。

【００２６】相関器回路１０２は、シフトレジスタ１１
２、プリアンブルパターン整合回路１１６、加算回路１
１８およびしきい値検出器１２２を含む。一般に、相関
器回路は、いわゆる従来のＭアウトオブＮ相関器回路で
ある。ここで、Ｍは、プリアンブル相関の発生を示して
いる信号（ＣＯＲＲＳＹＮＣＯＵＴ）を生成するた
めに、Ｎビットプリアンブルパターンと正確に相関付け
られる多数のビットである。ここで論じられる変数値間
の起こり得る混乱を少なくするために、以後、プリアン
ブルの長さが、例えばＰビットプリアンブルパターン
等、変数Ｐによって示される。

【００２７】詳細には、シフトレジスタ１１２は個別の
１ビットレジスタ１１４1、１１４2、１１４3、・・
・、１１４Pを含むＰビットレジスタである。このシフ
トレジスタは、各クロック信号遷移の発生時に１つのレ
ジスタから次のレジスタへデータビットをシフトさせ
る。この方法においては、各クロックサイクルの後、デ
ータ信号のＰビットが、パターン整合回路１１６内のレ
ジスタ１１７に記憶されたＰビットプリアンブルパター
ン特質比較される。パターン整合回路は、そのそれぞれ
がＰ個のシフトレジスタ１１４1、１１４2、１１４3、
・・・、１１４Pの１つに接続されているＰ個の入力リ
ードを有する。さらに、そのパターン整合回路は、Ｐ個
の出力リードを有する。各出力リード上の信号レベル
は、特定のシフトレジスタ内のビットの値がプリアンブ
ルパターン内の対応する位置のビットの値と整合する時
を指示する。各整合ビットに対しては、パターン整合回
路１１６は、そのビットと関係した出力リード上に高レ
ベル（１）を発生し、そうではない場合には、出力リー
ドは、低レベル（０）に維持される。加算回路１１８は
そのＰ個の入力リード上のレベルを加算する。そのよう
に、加算回路の出力信号は、０（プリアンブルビット相
関なし）からＰ（プリアンブルビットのすべてが相関す
る）まで変化する。比較器１２２は、加算回路の出力信
号を予め定められたしきい値（Ｍ）と比較する。そのし
きい値は、リード１２０を介して比較器１２２の負端子
に加えられる。一方、加算回路からの出力信号は、比較
器の正端子に加えられる。Ｍの値は、タイミングパルス
を生成するためにパターン整合回路内で相関が取られな
ければならない多数のビットである。加算回路の出力信
号がＭよりも大きなとき、比較器は高レベル出力を発生
する。そうではない場合には、その出力は低レベルにあ
る。したがって、Ｐビット中のＭビットがプリアンブル
ビットパターンと相関が取られると、相関器回路１０２
は、リード１２３上に、高レベルタイミングパルス（Ｃ
ＯＲＲＳＹＮＣＯＵＴ）を発生する。

【００２８】一度、デジタルデータ信号が相関器回路１
０２を通過すると、遅延回路１３８が、所定数のクロッ
クサイクル、例えば２クロックサイクルだけデータ信号
を遅延する。そのような遅延は、同期パルスを発生する
ためにパルス発生器回路１０６およびフライホイール回
路１０４によって必要とされる処理時間を補償する。し
たがって、この遅延によって、同期パルスがデータ信号
内のプリアンブルパターンと確実に整列するようにな
る。代表的には、その遅延回路は、１以上のシフトレジ
スタを用いて実現される。しかし、当業者であれば、そ
のような遅延が多くの別の回路を用いても実現できるで
あろう。遅延回路１３８の遅延出力は、リード１４０上
にＤＡＴＡＯＵＴ信号を形成する。データ信号内の情
報を再生するため、そのＤＡＴＡＯＵＴ信号は、次
に、従来の受信機回路網（図示せず）によって処理され
る。

【００２９】ＣＯＲＲＳＹＮＣＯＵＴ信号は、フラ
イホイール回路１０４およびパルス発生器回路１０６の
双方に対する入力信号を形成する。一般に、フライホイ
ール回路１０４は、ＣＯＲＲＳＹＮＣＯＵＴ信号を
モニターし、パルス発生器１０６によって発生された同
期パルスをＣＯＲＲＳＹＮＣＯＵＴ信号と同期させ
る。

【００３０】理解を容易にするために、フライホイール
回路について詳細に説明する前に、パルス発生器回路に
ついて詳細に説明する。

【００３１】パルス発生器回路１０６は、モジューロＮ
カウンタ１２８、ゼロ計数検出器１３０、パルス伸長器
１３４およびＡＮＤゲート１２４を含む。パルス発生器
回路は、モジューロＮカウンタ１２８、検出器１３０お
よびパルス伸長器１３４を用いて、リード１３６上に周
期的タイミングパルス（ＬＯＮＧＳＹＮＣ）を生成す
る。詳細には、モジューロＮカウンタは、Ｎ個のクロッ
クパルスを計数し、ゼロまで回転する。計数がゼロにな
ると、ゼロ計数検出器１３０が、リード１３２上に、例
えば１クロックサイクル続く高レベル信号である同期信
号（ＳＹＮＣ）を生成する。変数Ｎは、プリアンブル内
のビット数とプリアンブル間のペイロードデータのビッ
ト数との和である。換言するなら、Ｎは、２つの連続す
るプリアンブル内の最終ビットの発生の間に生ずるビッ
ト数である。この方法においては、検出器１３０と組合
わされたカウンタ１２８が、プリアンブル相関パルス
（ＣＯＲＲＳＹＮＣＯＵＴ）に対する理想的周期率
で同期信号（ＳＹＮＣ）を発生する。その理想的周期率
は、カウンタ１２８がリード１２６上の（以下に説明す
る）ＲＥＳＥＴＰＨＡＳＥ信号によってリセットされ
るときはいつでも、中断される。リセットされると、モ
ジューロＮカウンタがゼロで再始動される。したがっ
て、ＳＹＮＣ信号が、相関パルスに対する理想的周期率
で生成される。

【００３２】ＳＹＮＣ信号は、それぞれが１クロックサ
イクルの持続期間を有する一連の高レベルパルスを含
む。ＬＯＮＧＳＹＮＣ信号がプリアンブルパターンの
長さと等価な持続期間を有するように、パルス伸長器１
３４がこれらのパルスを長くする。そのように、ＬＯＮ
ＧＳＹＮＣ信号は、二重の目的を持つ。１つは、タイ
ミング同期パルスとしてであり、２つ目は、プリアンブ
ルパターンブランキングパルスとしてである。代表的に
は、ペイロードデータがデインターリーブされ、および
／または他の受信機回路網によって何らかの方法でさら
に処理されるように、プリアンブルパターンがデータ信
号から取り除かれる必要がある。データ信号からプリア
ンブルパターンを除去（ブランク）し、復調器回路によ
って処理するためのペイロードデータのみを残すため
に、ＬＯＮＧＳＹＮＣ信号は、従来のブランキングパ
ルスとして使用され得る。

【００３３】代替案的に、幾つかの応用では、単一クロ
ックサイクル持続期間を有するタイミング同期パルスを
必要とするだけである。これらの応用に対しては、パル
ス伸長器１３４が使用されず、ＳＹＮＣ信号がパルス発
生器回路１０６の出力を形成する。

【００３４】前に述べたように、カウンタ１２８は、Ｒ
ＥＳＥＴＰＨＡＳＥ信号によってリセットされない場
合には、繰り返しＮまで計数し、回転する。この信号
は、ＡＮＤゲート１２４への両方の入力信号が高レベル
にあるとき生成される。ＡＮＤゲート１２４への１つの
入力は、相関器回路１０２からのＣＯＲＲＳＹＮＣＯ
ＵＴ信号である。ＡＮＤゲート１２４への他の入力は、
フライホイール回路１０４からのＣＮＴＲＥＳＥＴ
ＥＮＡＢＬＥ信号である。ＣＯＲＲＳＹＮＣＯＵＴ信
号が発生されることによる処理は、前に述べた。フライ
ホイール回路１０４によるＣＮＴＲＥＳＥＴＥＮＡ
ＢＬＥ信号について以下に述べる。

【００３５】一般に、フライホイール回路１０４は、Ｓ
ＹＮＣ信号がＣＯＲＲＳＹＮＣＯＵＴ信号と同期され
るかどうかに関する信頼のレベルを示す信頼値を発生す
る。その信頼値は、初めに値（Ｋ）にセットされ、その
値から、ＣＯＲＲＳＹＮＣＯＵＴ信号から成るパル
スが、ＳＹＮＣ信号内のパルスと同期して生ずるかどう
かによって信頼のレベルが増加または減少する。もし、
信号が同期が取られない場合には、すなわち、信頼値が
ゼロである場合には、ＣＯＲＲＳＹＮＣＯＵＴ信号の
次のパルスで、パルス発生器回路１０６内のモジューロ
Ｎカウンタがリセットされ、信頼値がＫにリセットされ
る。しかし、ＳＹＮＣ信号およびＣＯＲＲＳＹＮＣ
ＯＵＴ信号が同期していると、信頼値が所定の値（Ｌ）
まで増分的に増加する。幾つかの理由で、同期化動作の
期間後、ＣＯＲＲＳＹＮＣＯＵＴ信号が失われると、
所定の時間期間が経過するまで、すなわち、Ｌ倍のＮク
ロックサイクルが経過するまで、パルス発生器回路によ
ってＳＹＮＣ信号が発生される。その時間期間後、信頼
値がゼロに達し、ＣＯＲＲＳＹＮＣＯＵＴ信号の次
のパルスで、モジューロＮカウンタがリセットされる。
この方法において、パルス発生器回路が、ＣＯＲＲＳ
ＹＮＣＯＵＴ信号における過渡的損失を介して同期パ
ルスを発生する。そのように、過渡的損失の持続期間が
現在の信頼値倍のＮクロックサイクルよりも小さい限
り、ＬＯＮＧＳＹＮＣ信号は、ＣＯＲＲＳＹＮＣ
ＯＵＴ信号内のパルスの過渡的ドロップアウトによって
影響されない。

【００３６】詳細には、フライホイール回路１０４は、
遅延回路１４２、ＡＮＤゲート１４６、アップ／ダウン
回路１４４、およびゼロ計数検出器１５２を含む。ＣＯ
ＲＲＳＹＮＣＯＵＴ信号は、遅延回路１４２への入力
信号を形成する。ＳＹＮＣ信号およびＣＯＲＲＳＹＮ
ＣＯＵＴ信号が同期を取られているとき、これらの信
号の両方が同時にアップ／ダウンカウンタ１４４に加え
られる、すなわち、これらの２つの信号からなるパルス
が所定数のクロックサイクル中にカウンタに加えられる
ように、遅延回路がＣＯＲＲＳＹＮＣＯＵＴ信号を
同じクロックサイクルの間遅延させる。遅延回路１４２
によって確立される遅延持続期間は、ＳＹＮＣ信号がＲ
ＥＳＥＴＰＨＡＳＥ信号の発生によって影響されるの
に必要なクロックサイクル数と一般的に等価である。代
表的には、この持続期間は、２クロックサイクルであ
る。従来、そのような遅延回路は、一連のシフトレジス
タを用いて構成されている。シフトレジスタ数は、クロ
ックサイクルにおいて測定されるような遅延持続期間と
等価である。しかし、当業者であれば、他の多くの方法
で遅延回路を実現できるであろう。

【００３７】一度遅延が行われると、ＣＯＲＲＳＹＮ
ＣＯＵＴ信号が、アップ／ダウンカウンタ１４４のア
ップ／ダウン計数端子に加えられる。アップ／ダウン計
数端子が高レベルにあると、カウンタ１４４は計数加算
し、そうでない場合には、計数減算する。さらに、ＳＹ
ＮＣ信号がアップ／ダウンカウンタ１４４の計数イネー
ブル端子に加えられる。クロック信号はカウンタのクロ
ック端子に加えられる。その結果、ＳＹＮＣ信号および
ＣＯＲＲＳＹＮＣＯＵＴ信号の両方が高レベルにあ
ると、カウンタ１４４は各クロックサイクルで計数加算
する。ＳＹＮＣ信号およびＣＯＲＲＳＹＮＣＯＵＴ
信号がそれぞれ１クロックサイクルの持続期間を有する
ので、カウンタは、これらの信号の各同時発生に対して
１つだけ計数加算する。代替案として、ＣＯＲＲＳＹ
ＮＣＯＵＴ信号が低レベルにある間に、ＳＹＮＣ信号
が高レベルになると、カウンタ１４４は、１つだけ計数
減算する。

【００３８】カウンタ１４４はゼロとＬの予め決めた範
囲内で計数する。時間的にいつの時点でも特定の計数値
は、信頼レベルを考慮され得る。現在の計数値はリード
１５０上にＥＲＲＣＮＴ信号によって表される。ＲＲＣ
ＮＴＳＩＧＮＡＬの値がゼロになると、すなわち、Ｃ
ＯＲＲＳＹＮＣＯＵＴ信号がＳＹＮＣ信号と同期さ
れるという信頼がないことを示すと、検出器１５２は、
リード１５４上に高レベル出力信号を発生する。検出器
１５２は、リード１５０上のゼロ計数の各発生に対して
高レベル出力を生成するゼロ計数検出器である。その検
出器出力信号は、次に発生するＣＯＲＲＳＹＮＣＯ
ＵＴ信号との組み合わせで、モジューロＮカウンタ１２
８をリセットするＣＮＴＲＥＳＥＴＥＮＡＢＬＥ信
号を形成する。さらに、ＣＮＴＲＥＳＥＴＥＮＡＢ
ＬＥ信号は、ＡＮＤゲート１４６の一方の入力に導かれ
る。ＡＮＤゲート１４６の他方の入力は、ＣＯＲＲＳ
ＹＮＣＯＵＴ信号である。そのように、ＣＮＴＲＥ
ＳＥＴＥＮＡＢＬＥ信号が高レベルにあるとき、すな
わち、信頼レベルがゼロであるとき、ＣＯＲＲＳＹＮ
ＣＯＵＴ信号内のパルスの次の発生により、リード１
４８上に、ＡＮＤゲート１４６からの高レベル出力信号
（ＬＯＡＤＫ）が生成される。ＬＯＡＤＫ信号は、所
定の計数値Ｋをカウンタ１４４中に取り込む。本質的に
は、所定の信頼レベルがカウンタ中に取り込まれる。そ
のように、ＳＹＮＣ信号内のパルスの各次の発生時に、
カウンタ１４４は、ＣＯＲＲＳＹＮＣＯＵＴ信号の
状態によって、値Ｌの方向に計数加算するか、またはゼ
ロの方向に計数減算する。Ｌの計数に達すると、カウン
タは回転せず、同期が失われるまでこの計数を維持す
る。その時点で、ＣＯＲＲＳＹＮＣＯＵＴ信号と同
時に発生しないＳＹＮＣ信号内の各パルスで、カウンタ
はＬからゼロの方向に計数減算し始める。たとえＣＯＲ
ＲＳＹＮＣＯＵＴ信号が誤っていてもＳＹＮＣ信号
が発生されるので、ＣＯＲＲＳＹＮＣＯＵＴ信号の
過渡的損失はＳＹＮＣ信号の発生に影響を及ぼさない。

【００３９】さて、本発明の同期パルス発生器のプログ
ラム可能性の観点に戻る。発生器１００は、参照テーブ
ル１６０を有する。参照テーブルは、デジタルアドレス
１５６および可変選択信号１５８によってアドレス可能
な変数Ｍ、Ｋ、およびＬの値を含む。それらのアドレス
および変数選択信号は、例えば受信機の外側にあるコン
ピュータ（図示せず）などの回路網によって発生される
か、またはその受信機内の別の回路によって発生され
る。例えば、発生器１００の応用がＭ、Ｋ、およびＬの
予め設定された値を必要とし、これらの値が発生器の動
作中固定された状態にある場合には、それらの値は製造
の際に設定されるのが一般的である。変数選択信号１５
８は、変数Ｍ、Ｋ、およびＬを連続的に選択する。アド
レス１５６は、各変数の特定の値を参照テーブル１６０
から選択する。したがって、Ｍ、Ｋ、およびＬの特定の
値は、それぞれ、リード１２０、１６２および１６４上
に現れ、そこに維持される。

【００４０】他方、Ｍ、Ｋ、およびＬの値が、発生器の
動作中に動的に変更されようとする場合には、受信機内
の回路網が、アドレス１５６および変数選択信号１５８
を動的に発生する。例えば、受信機が始動すると、選択
回路網（図示せず）がデフォルト値としてＭ、Ｋ、およ
びＬの初期値を参照テーブルから選択する。後で、これ
らのデフォルト値は、受信信号の予測信号対ノイズ比
（ＳＮＲ）などの受信機のある動作特性、フォワード誤
差補正回路からの特定の誤り率などによって変更され
る。実例としては、回路（図示せず）がフォワード誤差
補正回路からのデジタルペイロードデータの誤り率をモ
ニターする。このモニター回路が受信データ内の特定の
誤り率を検知すると、そのモニター回路は、Ｍ、Ｋ、お
よびＬの値を、ノイズの多い環境において同期パルス発
生器をかなりロバストにさせる値、例えば、ＭおよびＬ
が増大させられ、Ｋが減少させられるような値に変更す
る。この方法では、伝送ノイズ、受信信号強度などの環
境特性を変えるために、同期パルス発生器の動作パラメ
ータが、動的に最適化される。

【００４１】同期パルス発生器１００の動作をより良く
理解するために、図２に、図１に示された発生器１００
のタイミング図を示す。信号およびそれらの相互作用を
最も良く理解するするために、図１および図２を同時に
参照されたい。このタイミング図を作成するため、変数
が次のように設定された。Ｌ＝７、Ｋ＝２、Ｐ＝２４、
そしてＭ＝１８である。

【００４２】発生器１００を動作させると、アップ／ダ
ウンカウンタ１４４がゼロの計数となる。そのようにし
て、ＣＮＴＲＥＳＥＴＥＮＡＢＬＥ信号が高レベル
になる。ＣＯＲＲＳＹＮＣＯＵＴ信号内の最初のパ
ルスを受けて、ＬＯＲＤＫおよびＲＥＳＥＴＰＨＡ
ＳＥ信号が共に１クロックサイクルの間高レベルにな
る。応答的に、カウンタ１４４がＫの計数、例えば、タ
イミング図上のＥＲＲＣＮＴ信号内の数字として示され
た２に設定される。さらに、モジューロＮカウンタ１２
８がゼロにリセットされ、検出器１３０にＳＹＮＣ信号
パルスを発生させる。

【００４３】タイミング図に示される通り、ＣＯＲＲ
ＳＹＮＣＯＵＴ信号は、ＳＹＮＣパルスの発生の間に
多数のパルスを含む。これらのＣＯＲＲＳＹＮＣＯ
ＵＴパルスは、一般に伝送ノイズ、またはプリアンブル
パターンと相関するパターンを有するペイロードデータ
ビットによる偽の相関パルスによって引き起こされる。
これらのパルスは、ＳＹＮＣパルスの間に発生するの
で、アップ／ダウンカウンタはそれらの発生中に動作可
能にならない。アップ／ダウンカウンタが動作可能にさ
せられることなしに、そのカウンタは計数を行わない。
したがって、これらのパルスは発生器１００の動作に影
響を与えない。

【００４４】Ｎが例えばプリアンブル内のビット数に加
算された伝送ペイロード内のビット数であるようなＮ個
のクロックサイクルの通過後、ＳＹＮＣパルスが、モジ
ューロＮカウンタによって生成される。しかし、ＳＹＮ
Ｃパルスは、そのＣＯＲＲＳＹＮＣＯＵＴ信号内で同
時発生することはない。したがって、アップ／ダウンカ
ウンタ１４４は、１つだけ計数減算する。すなわち、Ｅ
ＲＲＣＮＴ信号が１つだけ減分される。ＣＯＲＲＳＹ
ＮＣＯＵＴパルスと同時ではない次のＣＯＲＲＳＹ
ＮＣＯＵＴパルスが生ずると、カウンタ１４４は、再
びゼロに計数減算する。ゼロ計数によって、モジューロ
ＮカウンタがＣＯＲＲＳＹＮＣＯＵＴパルスの次の
発生でリセットされ、アップ／ダウンカウンタが再び値
Ｋ（２）に設定される。

【００４５】再び、ＳＹＮＣ信号は、ＣＯＲＲＳＹＮ
ＣＯＵＴ信号と同期を取られない。そのようにして、
次の３個のＳＹＮＣパルスが、カウンタを２からゼロに
計数減算させ、ゼロに達すると、カウンタをリセットさ
せ、カウンタ１４４を再設定する。

【００４６】リセットされた後、次のＳＹＮＣパルス
が、ＣＯＲＲＳＹＮＣＯＵＴパルスと同時に生ず
る。そのようにして、アップ／ダウンカウンタが３の信
頼レベルまで増分される。これらのパルスの各続く同時
発生に対して、カウンタは７の最大値（Ｌ）まで計数加
算する。重要なことは、ＣＯＲＲＳＹＮＣＯＵＴ信
号に示された偽の相関パルスが、ＳＹＮＣ信号パルス間
に生じ、ＳＹＮＣ信号の正しいＣＯＲＲＳＹＮＣＯ
ＵＴパルスとの同期に影響を持たないことである。さら
に、ＣＯＲＲＳＹＮＣＯＵＴパルスが喪失されてい
るとすると、すなわち、過渡的ノイズが、Ｐ個中のＭプ
リアンブルビット以上を不正確にさせると、ともかくＳ
ＹＮＣパルスが発生させられ、アップ／ダウンカウンタ
が１つだけ減分されることになる。一連のＣＯＲＲＳ
ＹＮＣＯＵＴパルスが喪失されると、ＳＹＮＣパルス
が信頼レベルがゼロになるまで発生させられる。その時
点で、カウンタ１２８がリセットされ、カウンタ１４４
が値Ｋに再設定されることにな

【００４７】る。

【発明の効果】この方法では、同期パルス発生器が、特
定のプリアンブルビットパターンの発生と相関付けられ
るタイミングパルスを同期して発生する。さらに、一度
同期が取られると、プリアンブル相関内の過渡的損失お
よびそれらの偽の相関パルスは、同期パルス発生器の動
作に影響を与えない。さらに、プログラム可能なデジタ
ル構成部品を用いて本発明を実施することにより、特定
の応用において発生器の性能を最適化するためにＭ、
Ｋ、およびＬの値を選択され得るように、または現在の
環境特性を考慮して性能を最適化するためにこれらの値
を発生器の動作中に動的に選択できるように、本発明で
は、これらの値を発生器中にプログラムすることができ
る。

【図面の簡単な説明】

【図１】本発明の同期パルス発生器１００の概略図であ
る。

【図２】図１に示された発生器１００のタイミング図で
ある。

【符号の説明】

１００同期パルス発生器、１０２相関器回路、１０
４フライホイール回路、１０６パルス発生器回路、
１０８１１０１３６１４０リード、１１２シ
フトレジスタ、１１６プリアンブルパターン整合回
路、１１８加算回路、１２２しきい値検出器、１６
０変数参照テーブル

Claims

【特許請求の範囲】

【請求項１】デジタルデータ信号に含まれる所定のプリ
アンブルビットパターンから周期的同期パルスを発生す
る装置であって、該装置が、デジタルデータ信号内にあるプリアンブルビットパター
ンの所定数のビットと期待プリアンブルパターンとの相
関を取り、上記プリアンブルビットパターンの上記所定
数のビットが上記期待プリアンブルパターンと整合する
とき、相関信号を生成するための相関手段と、上記相関手段に接続され、上記プリアンブルパターンの
発生期間と等価な期間を有する周期的同期パルスを生成
するためのパルス発生器手段と、上記パルス発生器手段および上記相関手段に接続され、
上記周期的同期パルスを上記相関信号に同期させるため
のフライホイール手段であって、上記周期的同期パルス
内のパルスが上記相関信号内のパルスと同時に発生する
時に増加し、上記周期的同期パルス内のパルスが発生し
かつ上記相関信号内のパルスがそれと同時に発生しない
時に減少する計数を与えるカウンタを有するフライホイ
ール手段を備え、上記フライホイール手段が、相関信号内のパルスが上記
相関手段によって与えられ、上記カウンタの計数が所定
の計数値になった時に上記パルス発生器手段をリセット
することを特徴とする周期的同期パルス発生装置。
【請求項２】請求項１に記載の装置において、上記所定
の計数値がゼロであることを特徴とする周期的同期パル
ス発生装置。
【請求項３】請求項１に記載の装置において、上記プリ
アンブルパターン内の上記所定数のビットが、上記期待
プリアンブルビットパターン内の多数のビットより少な
いことを特徴とする周期的同期パルス発生装置。
【請求項４】請求項１に記載の装置において、上記プリ
アンブルパターン内の上記所定数のビットが、上記期待
プリアンブルビットパターン内の多数のビットと等価で
あることを特徴とする周期的同期パルス発生装置。
【請求項５】請求項１に記載の装置において、上記フラ
イホイール手段が、さらに、上記カウンタ手段に接続さ
れ、上記パルス発生器をリセットする際、初期計数値を
上記カウンタ手段に装荷することを特徴とする周期的同
期パルス発生装置。
【請求項６】請求項５に記載の装置において、上記パル
ス発生器手段をリセットした後、上記周期的同期パルス
が上記相関信号と同時に発生するときはいつでも、上記
カウンタ手段が、上記初期値から計数加算を行い、かつ
上記パルス発生器手段をリセットした後、上記周期的同
期パルスが上記相関信号と同時に発生しないときはいつ
でも、上記カウンタ手段が、上記初期値から計数減算を
行うことを特徴とする周期的同期パルス発生装置。
【請求項７】請求項５に記載の装置において、さらに、
上記初期計数値を確立するとともに変更するための手段
を有することを特徴とする周期的同期パルス発生装置。
【請求項８】請求項７に記載の装置において、上記確立
および変更手段が、複数個の初期計数値を含み、それら
のそれぞれがデジタルアドレスを用いて個別に選択可能
であることを特徴とする周期的同期パルス発生装置。
【請求項９】請求項１に記載の装置において、上記パル
ス発生器手段が、さらに、クロック信号のクロックサイ
クルをゼロからＮまで計数するためのモジューロＮカウ
ンタと、上記モジューロＮカウンタに接続され、上記モ
ジューロＮカウンタがゼロの計数を持つときはいつでも
上記周期的同期パルスを与えるためのゼロ計数検出器と
を備え、Ｎが上記プリアンブルパターン間に置かれた上
記データ信号内の多数のビットと上記プリアンブルパタ
ーン内のビット数との和であることを特徴とする周期的
同期パルス発生装置。
【請求項１０】請求項９に記載の装置において、上記カ
ウンタ手段がゼロの計数値を持ちかつ上記相関手段によ
って相関信号が与えられるときはいつでも、上記モジュ
ーロＮカウンタがゼロ計数にリセットされることを特徴
とする周期的同期パルス発生装置。
【請求項１１】請求項１０に記載の装置において、上記
パルス発生器手段が、さらに、上記ゼロ計数検出器に接
続され、上記周期的同期パルスに応答して、個々の周期
的同期パルスの持続期間よりも長い所定の持続期間を有
する長い同期パルスを与えることを特徴とする周期的同
期パルス発生装置。
【請求項１２】請求項１１に記載の装置において、上記
長い同期パルスの上記持続期間が上記プリアンブルパタ
ーンの持続期間と等価であることを特徴とする周期的同
期パルス発生装置。
【請求項１３】請求項１に記載の装置において、上記相
関手段が、さらに、デジタルデータ信号のＰビットを一時的に記憶するため
のシフトレジスタと、上記シフトレジスタに接続され、上記Ｐビットを上記期
待プリアンブルパターンと整合させ、さらに上記期待プ
リアンブルパターンに整合する上記Ｐビットの内の各ビ
ットを表す指示信号を発生するためのパターン整合手段
と、上記パターン整合手段に接続され、上記指示信号を加算
するための加算手段と、上記加算手段に接続され、上記加算指示信号を所定のし
きい値と比較し、上記加算指示信号が該しきい値を越え
るとき、上記相関信号を与えるための比較手段を備えて
いることを特徴とする周期的同期パルス発生装置。
【請求項１４】請求項１３に記載の装置において、上記
加算指示信号が、上記期待プリアンブルパターンを形成
しているビットと整合する上記Ｐビット内の多数のビッ
トを表わしていることを特徴とする周期的同期パルス発
生装置。
【請求項１５】請求項１３に記載の装置において、上記
しきい値が、上記相関信号が発生される前に、上記期待
プリアンブルパターンの各ビットと整合しなければなら
ない上記Ｐビット内の多数のビットを表わしていること
を特徴とする周期的同期パルス発生装置。
【請求項１６】請求項１に記載の装置において、さら
に、上記カウンタ手段の最大計数値を確立し、そして変
更するための手段を備えていることを特徴とする周期的
同期パルス発生装置。
【請求項１７】請求項１６に記載の装置において、上記
確立および変更手段が、複数個の最大計数値を含み、そ
れらのそれぞれがデジタルアドレスを用いて個別に選択
可能であることを特徴とする周期的同期パルス発生装
置。
【請求項１８】請求項１に記載の装置において、上記相
関信号を与える前に、上記期待プリアンブルパターンと
相関がとられなければならない上記プリアンブルビット
パターン内の上記所定数のビットが、相関しきい値であ
り、上記発生装置がさらに上記相関しきい値を確立し、
そして変更するための手段を備えていことを特徴とする
周期的同期パルス発生装置。
【請求項１９】請求項１に記載の装置において、上記確
立および変更手段が、複数個の相関しきい値を含み、そ
れらのそれぞれがデジタルアドレスを用いて個別に選択
可能であることを特徴とする周期的同期パルス発生装
置。
【請求項２０】デジタルデータ信号に含まれる所定のプ
リアンブルビットパターンから導出される周期的同期パ
ルスを発生する方法であって、該方法が、デジタルデータ信号内にあるプリアンブルビットパター
ンの所定数のビットと期待プリアンブルパターンとの相
関を取る段階と、上記プリアンブルビットパターンの上記所定数のビット
が上記期待プリアンブルパターンと整合するとき、相関
信号を発生する段階と、上記プリアンブルパターンの発生期間と等価な期間を有
する上記周期的同期パルスを生成する段階と、上記周期的同期パルス内のパルスが上記相関信号内のパ
ルスと同時に発生する時に増加し、上記周期的同期パル
ス内のパルスが発生しかつ上記相関信号内のパルスがそ
れと同時に発生しない時に減少する計数を与えるカウン
タ設けるとともに、相関信号内のパルスが与えられ、上
記カウンタの計数値が所定の計数値になった時に上記周
期的同期パルスの上記生成を再開することによって、上
記周期的同期パルスを上記相関信号に同期させることを
特徴とする周期的同期パルス発生方法。
【請求項２１】請求項２０に記載の方法において、上記
所定の計数値がゼロであることを特徴とする周期的同期
パルス発生方法。
【請求項２２】請求項２０に記載の方法において、上記
プリアンブルパターン内の上記所定数のビットが、上記
期待プリアンブルビットパターン内の多数のビットより
少ないことを特徴とする周期的同期パルス発生方法。
【請求項２３】請求項２０に記載の方法において、上記
プリアンブルパターン内の上記所定数のビットが、上記
期待プリアンブルビットパターン内の多数のビットと等
価であることを特徴とする周期的同期パルス発生方法。
【請求項２４】請求項２０に記載の方法において、上記
同期段階が、さらに、上記周期的同期パルスの上記生成
を再開する際、初期計数値を上記カウンタ手段に装荷す
る段階を有することを特徴とする周期的同期パルス発生
装置。
【請求項２５】請求項２４に記載の方法において、上記
周期的同期パルスの上記生成を再開した後、上記周期的
同期パルスが上記相関信号と同時に発生するときはいつ
でも、上記カウンタが、上記初期値から計数加算を行
い、かつ上記周期的同期パルスの上記生成を再開した
後、上記周期的同期パルスが上記相関信号と同時に発生
しないときはいつでも、上記カウンタが、上記初期値か
ら計数減算を行うことを特徴とする周期的同期パルス発
生方法。
【請求項２６】請求項２０に記載の方法において、上記
生成段階が、さらに、クロック信号のクロックサイクル
をゼロからＮまで計数する段階と、上記クロックサイク
ル計数がゼロの計数になったときはいつでも周期的同期
パルスを与える段階とを備え、上記Ｎが上記プリアンブ
ルパターン間に置かれた上記データ信号内の多数のビッ
トと上記プリアンブルパターン内のビット数との和であ
ることを特徴とする周期的同期パルス発生方法。
【請求項２７】請求項２６に記載の方法において、上記
クロックサイクル計数段階が、さらに、上記カウンタが
ゼロの計数値を持つとともに、相関信号が与えられると
きはいつでも、上記計数をゼロにリセットする段階を備
えていることを特徴とする周期的同期パルス発生方法。
【請求項２８】請求項１０に記載の方法において、上記
生成段階が、さらに、各周期的同期パルスに応答して、
上記周期的同期パルスの持続期間よりも長い所定の持続
期間を有する長い同期パルスを与える段階を備えている
ことを特徴とする周期的同期パルス発生方法。
【請求項２９】請求項２８に記載の方法において、上記
長い同期パルスの上記持続期間が上記プリアンブルパタ
ーンの持続期間と等価であることを特徴とする周期的同
期パルス発生方法。
【請求項３０】請求項２０に記載の方法において、上記
相関段階が、さらに、デジタルデータ信号のＰビットを一時的に記憶する段階
と、上記Ｐビットを上記期待プリアンブルパターンと整合さ
せ、さらに上記期待プリアンブルパターンに整合する上
記Ｐビットの内の各ビットを表す指示信号を与える段階
と、上記指示信号を加算する段階と、上記加算指示信号を所定のしきい値と比較する段階と、上記加算指示信号が上記しきい値を越えるとき、上記相
関信号を与える段階を備えていることを特徴とする周期
的同期パルス発生方法。
【請求項３１】請求項３０に記載の方法において、上記
加算指示信号の値が、上記期待プリアンブルパターンを
形成しているビットと整合する上記Ｐビット内の多数の
ビットを表わしていることを特徴とする周期的同期パル
ス発生方法。
【請求項３２】請求項３１に記載の方法において、上記
しきい値信号が、上記相関信号が発生される前に、整合
しなければならない上記Ｐビットの内の多数のビットを
表わしていることを特徴とする周期的同期パルス発生方
法。
【請求項３３】請求項２４に記載の方法において、上記
同期段階が、さらに、上記初期計数値を確立する段階を
備えていることを特徴とする周期的同期パルス発生方
法。
【請求項３４】請求項２０に記載の方法において、上記
確立および変更段階が、複数個の相関しきい値を含み、
それらのそれぞれがデジタルアドレスを用いて個別に選
択可能であることを特徴とする周期的同期パルス発生方
法。
【請求項３５】請求項２０に記載の方法において、さら
に、上記カウンタの最大計数値を確立する段階を有する
ことを特徴とする周期的同期パルス発生方法。
【請求項３６】請求項２０に記載の方法において、上記
確立および変更段階が、複数個の相関しきい値を含み、
それらのそれぞれがデジタルアドレスを用いて個別に選
択可能であることを特徴とする周期的同期パルス発生方
法。
【請求項３７】請求項２０に記載の方法において、上記
相関信号を与える前に、上記期待プリアンブルパターン
と相関がとられなければならない上記プリアンブルビッ
トパターン内の上記所定数のビットが、相関しきい値で
あり、上記発生方法がさらに上記相関しきい値を確立す
る段階を備えていことを特徴とする周期的同期パルス発
生方法。
【請求項３８】請求項３７に記載の方法において、上記
確立段階が、さらに、複数個の相関しきい値を参照テー
ブル内に記憶する段階、およびデジタルアドレスを用い
て上記複数個の相関しきい値から１つの相関しきい値を
選択する段階を備えていることを特徴とする周期的同期
パルス発生方法。