JPH07254613A - 半導体デバイスの降伏電圧強度を増大させる装置及び方法 - Google Patents

半導体デバイスの降伏電圧強度を増大させる装置及び方法

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JPH07254613A
JPH07254613A JP6326006A JP32600694A JPH07254613A JP H07254613 A JPH07254613 A JP H07254613A JP 6326006 A JP6326006 A JP 6326006A JP 32600694 A JP32600694 A JP 32600694A JP H07254613 A JPH07254613 A JP H07254613A
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resistive
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Victor A K Temple
アルバート キース テンプル ヴィクター
Stephen D Arthur
ダレイ アーサー スティーヴン
Donald L Watrous
レランド ワトロウス ドナルド
John M S Neilson
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs

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Abstract

(57)【要約】 【目的】 降伏電圧の温度及びｄＶ／ｄＴ誘導電流の感
度を、ワイドベーストランジスタを有する半導体パワー
デバイスにおいて低下させる。 【構成】 ワイドベーストランジスタのエミッタからワ
イドベーストランジスタのベースに電流を分流すること
で（エミッタ短絡は降伏電圧を低下させない）、又はワ
イドベーストランジスタのコレクタに対しベース内の電
流を注入することで（降伏電圧を低下させる注入電流で
あるが、温度や容量性電流に関係する降伏電圧の低下ほ
どではない）、感度を低下させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はワイドーベーストランジ
スタを内部に有する半導体パワーデバイスに関し、より
特定すれば、エミッタからベースに電流を分流すること
で又はコレクタからベースに電流を注入することで、エ
ミッタを通る電流に関係するベースを通る電流を増大さ
せることによって、ワイドベーストランジスタを有する
半導体パワーデバイスにおける温度及び電圧変化率（ｄ
Ｖ／ｄＴ）に対する降伏電圧の感度を減少させる装置及
びその方法に関する。
【０００２】
【従来の技術】種々のタイプの半導体パワーデバイスは
図１に示されるＭＯＳ制御サイリスタ（Ｍｃｍ）１０
や、図２に示される絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）２０のようなワイドベーストランジスタを
含む（ゲートターンオンデバイスやシリコン制御整流器
は更なる例である）。このようなデバイスにおいて、ト
ランジスタ１２、２２は幅広の電圧キャリー層（ワイド
ベース１４、２４）を有する。（ＭＣＴ）１０のような
４層デバイスはまた、下部、すなわちワイドベーストラ
ンジスタ１２の層と共通の層を有する上部トランジスタ
１６が含まれてもよい（例えば、ワイドベース１４はま
た、上部トランジスタ１６のコレクタでもある）。デバ
イスの中央からの漏れ電流の横方向導電率を改善するた
めに、バッファ層１５が下部エミッタ−ベース接合Ｊ１
とワイドベース層１４との間に置かれてもよい。図１に
示されるＰ−ＭＣＴ（Ｐタイプワイドベースを有するＭ
ＣＴ）の等価回路図が、図３に示される。
【０００３】半導体パワーデバイスの動作は、Ｓ．Ｋ．
オーンディ、「半導体パワーデバイス」、ジョンワイリ
ー＆サン、１９７７（S. K. Ohandi、 Semiconductor Po
werDevices 、John Wiley & Sons、1977)に議論されて
いる。簡単に、更に図１ないし３を参照して説明する
と、１つの極性の小電圧（例えば、−５ボルト）がゲー
ト１８に与えられると、オンＦＥＴによってＭＣＴはオ
ンする。電圧は、ワイドベーストランジスタ１２及び上
部トランジスタ１６の両方をオンさせる回生作用を開始
させ、ＭＣＴは導通する。反対極性の小電圧（例えば、
＋７ボルト）がゲートに与えられると、オフＦＥＴによ
ってＭＣＴはオフする。ＭＣＴがオフに切り替わってい
る時に、ゲート電圧はゲートの下にあるチャネル領域１
９内に電界を生成させる。すなわち、ゲート１８上の電
荷がゲート下のチャネル領域１９の半導体のタイプを反
対の半導体タイプに変換させ、上部トランジスタ１６の
エミッタ−ベース接合を効果的に短絡させる。チャネル
は、上部トランジスタ１６をオフさせ、ＭＣＴの導通を
停止させるエミッタ周囲の導電路である（デバイスは、
ブロッキング状態にある）。ＭＣＴがブロッキング状態
にある時、ワイドベーストランジスタは上部トランジス
タのように短絡しておらず、漏れ電流のような電流がワ
イドベーストランジスタに与えられていれば、本質的に
動作自由である。
【０００４】
【発明か解決しようとする課題】ワイドベーストランジ
スタに関連する問題点の１つであって、ＰＮＰトランジ
スタよりもＮＰＮトランジスタにより関連する問題点
は、デバイスを低電流レベルかつ高電圧で動作させた場
合にトランジスタが非常に壊れ易いと思われることであ
る。特に、誘導性負荷を有するトランジスタの動作はＶ
ＢCEO を越えた電圧動作範囲となる可能性がある。半導
体パワーデバイスの共通エミッタ特性を示す図４を参照
するに、極めて低い電流レベルでは、降伏電圧はその上
限であるＢＶ CEO まで上昇することが理解される。この
電圧をひとたび越えると、デバイスを流れる電流は増大
し、電流利得の増加を伴う。この結果、ライン部分ＡＢ
で示されるように、デバイス電圧は急激に戻る（スナッ
プバック）。このような条件下での動作は、横方向電気
不安定により引き起こされるデバイス障害につながる。
【０００５】そのような問題を引き起こす可能性のある
極めて低い電流レベルは、半導体パワーデバイスで見ら
れる温度誘導漏れ電流及び／又はｄＶ／ｄＴ誘導漏れ電
流に関係する。発明者は、これらの誘導漏れ電流によ
り、半導体パワーデバイスが実際の動作状態のもとでは
実験的に決められた降伏電圧を達成しないと判断してい
る。例えば、実験的に決められた１４６０ボルトの降伏
電圧を持つＰ−ＭＣＴは、実際には僅か９００ボルト程
度の降伏電圧しか持たない可能性がある。今、図５（温
度及びｄＶ／ｄＴの条件を可変させた場合のＰ−ＭＣＴ
の実験結果）を参照するに、デバイスの温度が上昇する
につれて、デバイスの降伏電圧は減少することが理解さ
れるであろう。同様に、低い温度でｄＶ／ｄＴが増大す
ると、降伏電圧は減少する。
【０００６】説明上、Ｐ−ＭＣＴを一例として用いる
と、Ｐ−ＭＣＴがブロッキング状態にあると、ゲート上
の電荷により、上部トランジスタ１６を流れ、上部エミ
ッタ−ベース接合をバイパスし、デバイスをラッチオン
させる電流を分流する反転チャネル１９が形成される。
ＭＣＴの製造で採用される小セルサイズは、たとえ大き
なｄＶ／ｄＴ状態のもとでも、上部トランジスタ１６が
良好に短絡することを保証する。
【０００７】反対に、Ｐ−ＭＣＴのワイドベーストラン
ジスタ１２は短絡しておらず、ブロッキング状態にある
場合にはオープンベース状態にあり、その中にオープン
ベース電流を有する場合がある。ＭＣＴの上部トランジ
スタがオフＦＥＴにより完全に分流され、後方注入に寄
与しないと仮定すると、ワイドベーストランジスタのオ
ープンベース電流式は、
【０００８】
【数１】 ここで、Ｍは増倍率、αO は電流利得、ＩCOはオープン
エミッタ漏れ電流、及びＣ ｄＶ／ｄＴは容量性電流成
分である。
【０００９】
【外１】 は小さな電圧上昇を伴って非常に大きくなると、降伏が
起こる。これは、以下に定義される実効増倍が大きくな
ると、オープンベース状況で起こる。
【００１０】
【数２】 変数Ｍはドーピング履歴、印加電圧及びイオン化を起こ
すキャリアタイプの関数であり、既知の技術を用いて特
定電圧に対して計算できる。電流利得αO は、ワイドベ
ーストランジスタ１２のドーピング履歴、ベース／コレ
クタ電圧、トランジスタタイプ、温度、及びワイドベー
ストランジスタ１２の電流レベルの関数である。
【００１１】電流レベルに依存する点は重要である。半
導体パワーデバイスにおけるワイドベースＮＰＮトラン
ジスタにおいてそうであるように、電流利得αO が低い
電流レベルで電流レベルに強く依存するとすれば、αO
Ｍ積はデバイスを通る電流のレベルが変化するにつれて
変化するであろう。変化により積が値１に近付くと、実
効増倍は非常に大きくなり、電流利得
【００１２】
【外２】 を増大させ、降伏を発生させる。既知のように、電流レ
ベルは温度及びｄＶ／ｄＴに影響される。デバイスの温
度上昇は、これに流れる漏れ電流を増大させ、デバイス
のｄＶ／ｄＴの増大はこれに流れる容量性電流を増大さ
せる。従って、温度及びｄＶ／ｄＴの増大は、デバイス
の電流レベルを増大させ、これによりデバイスの降伏電
圧を減少させる。
【００１３】温度及びｄＶ／ｄＴ依存性の動作上の問題
点の１つは、半導体パワーデバイスの降伏電圧が安定で
なく、また予測出来ないことにある。このようなデバイ
スのユーザは、システムが特定の結果を達成できるよう
に設計するためには、ある確度をもってデバイスの降伏
電圧を知る必要がある。この依存性により引き起こされ
る別の動作上の問題は、降伏電圧の変化させるとデバイ
スのアバランシェ電流能力が不安定になりかつ予測不能
になることにある。
【００１４】従って、温度及びｄＶ／ｄＴが変化する環
境でデバイスを使用するユーザは、予測出来ない降伏電
圧のみならず、予測できない能力の減少に面と向かわな
ければならない。「強度（ruggedness）」なる語は、こ
こでは、これらの問題点を招くことなく温度及びｄＶ／
ｄＴの変化に耐えることができる半導体パワーデバイス
の能力に言及している。
【００１５】本発明の目的は、半導体パワーデバイスの
強度を改善する方法及びシステムを提供し、エミッタを
通る電流に関係するワイドベースを通る電流を増大し、
ワイドベーストランジスタのエミッタからベースへ電流
を分流させることで強度を改善した装置及び方法を提供
することにある。本発明の更なる目的は、温度及びｄＶ
／ｄＴの影響に関連する電流と少なくとも同じ大きさの
電流をワイドベースに注入することで強度が改善され、
また抵抗性電流路により、半導体パワーデバイスのワイ
ドベーストランジスタのベースがトランジスタのコレク
タを形成するパワー端子に接続された装置及び方法を提
供することにある。
【００１６】別の目的は、低抵抗性半導体材料のグリッ
ドをバッファ層に加えることで横方向導電率を向上し、
外部抵抗性路を設けて電流をワイドベーストランジスタ
のベースに注入して、半導体パワーデバイスの温度及び
ｄＶ／ｄＴ依存性を減少させることにある。
【００１７】
【課題を解決するための手段】本発明は、上部トランジ
スタとワイドベーストランジスタを内部に有し、前記ワ
イドベーストランジスタはエミッタに隣接するベース内
にバッファ層を有し、降伏電圧はデバイスの温度又はｄ
Ｖ／ｄＴに関係する誘導電流によって影響される４層半
導体デバイスにおける降伏電圧の温度及びｄＶ／ｄＴ依
存性を減少させる方法であって、ワイドベーストランジ
スタのエミッタとベースを接続する抵抗性電流路であっ
て、バッファ層の横方向シート抵抗と、該バッファ層と
デバイスの表面上の端子との間の実効直列抵抗と、前記
端子をデバイスのアノードとカソードの１つに接続する
抵抗性電流路の外部部分の抵抗とを含む抵抗性電流路を
形成する工程と、降伏電圧の温度及びｄＶ／ｄＴ依存性
を減少させるために、デバイスの温度又はｄＶ／ｄＴに
関係する誘導電流を越える電流を前記抵抗性電流路に供
給する工程とを含む方法を含む。
【００１８】本発明は例をもって、添付図面を参照して
以下に説明する。
【００１９】
【実施例】図１７Ａ−Ｂは本発明の実施例の抵抗軽減グ
リッドを示す側面図（図１７Ａ及び上面図（図１７Ｂ）
である。図面を参照するに、本発明は抵抗性電流路を用
いて、（ａ）エミッタからベースへ電流を分流し（エミ
ッタ短絡）又は（ｂ）ワイドベーストランジスタのコレ
クタからベースへ電流を注入する（フィードバック機
構）することで、エミッタを通る電流に関係するベース
を通る電流を増大させ、よってワイドベーストランジス
タの温度及び電圧変化率（ｄＶ／ｄＴ）に対する降伏電
圧感度を減少させることを開示する。このようにするこ
とで、降伏電圧は、温度及び／又はｄＶ／ｄＴに実質的
に影響されない予測可能なレベル（エミッタ短絡よりも
フィードバック機構のほうが低いレベル）で安定化され
る。実際に、本発明は温度及び／又はｄＶ／ｄＴに起因
する電流利得を越えるベース電流の値にトランジスタを
バイアスする。例えば、ベース電流の受容可能なレベル
はＮ−ＭＣＴデバイスでは約１ｍＡで、Ｐ−ＭＣＴデバ
イスでは約２ないし３ｍＡであろう。このレベルでは、
デバイスの負性抵抗は十分に減少し、デバイスの強度が
上がる。エミッタ−ベース接合の電位は、いかなる感知
可能な注入に対し要求される電位よりも低いことが望ま
れる（すなわち、ダイオードドロップの何分の１）。
【００２０】抵抗性電流路の位置及び電流路の抵抗の大
きさは、特定の半導体パワーデバイスに応じて決めるべ
きである。以下に詳述するように、電流路の位置は少な
くとも部分的には、半導体パワーデバイスの製造方法に
よって決められる（すなわち、エピタキシャル成長又は
基板をベースにして）。電流路の抵抗は不必要な損失項
となるので、かなり大きく、メガオームの範囲にあるこ
とが好ましい。
【００２１】今、図６を参照してエミッタ短絡を説明す
るに、エミッタ短絡を組み込んだ本発明の実施例がＰ−
ＭＣＴ回路において示されている。抵抗器３２を有する
電流路３０は、ワイドベーストランジスタ３４のベース
とエミッタ間の分流路を提供する。この分流路は順方向
降下又はデバイスの複雑さに認め得る影響を与えること
なく、おそらくより重要な点として、降伏電圧に認め得
る変化を与えることなく、エミッタ接合を短絡又は部分
的に短絡する。分流路がもはや効果的でない点にデバイ
スの電流レベルが達すると、トランジスタの利得はＢＶ
CEO 値に急激に戻ることはない。抵抗性電流路は、高い
温度及び／又はｄＶ／ｄＴによって誘導された小さな電
流レベルに対して、ワイドベーストランジスタの実効利
得を減少させる。
【００２２】抵抗性電流路を加えた結果が図７に図示さ
れている。図７において、本発明によるデバイスの共通
エミッタ特性は実線Ａで示され、本発明によらない場合
の特性（図４）が破線Ｂで示されている。図８に示すよ
うに、エピタキシャル処理を用いて半導体パワーデバイ
スを製造すると、ワイドベーストランジスタのベースは
デバイスの上部面上の端子Ｂを介してコンタクト可能で
ある。抵抗性電流路は回路３８又は外部制御可能なスイ
ッチング回路（図示なし）を介して、アノード又はカソ
ードに直接配線してもよい。回路３８は、望ましくはフ
ィールドストップ３９とデバイスのバックメタル４１と
の間で直接ボンディングされたワイヤである。抵抗性電
流路の全抵抗はバッファ層４０の横方向シート抵抗（Ｒ
−ラテラル）と、バッファ層４０と端子Ｂとの間（Ｒ直
列）の実効直列抵抗と、抵抗性電流路の外部部分の抵抗
Ｒとを含むと考えてよい。
【００２３】拡散及び／又は埋め込み技術を用いて製造
された半導体パワーデバイスにおいて（図９に示すよう
なデバイス）、ワイドベースコンタクトＢとアノード又
はカソードとの間の直接接続が半導体デバイスの同一平
面上にあるように、ワイドベースコンタクト領域を設け
てもよい。抵抗性電流路４２の抵抗は、バッファ層４４
の横方向シート抵抗と、実効直列抵抗と、導電路４２の
外部抵抗Ｒとを含むと考えてよい。
【００２４】今、図１０を参照してフィードバック機構
を説明するに、フィードバック機構を組み込んだ本発明
の実施例がＰ−ＭＣＴ回路において示されている。トラ
ンジスタ５２を有する電流路５０は、ワイドベーストラ
ンジスタ５４のベースをそのコレクタに接続して、電流
をベース内に注入する。抵抗性電流路を加えた結果が図
１１に示される。図１１において、本発明によるデバイ
スの共通エミッタ特性が実線Ａで示され、本発明によら
ない特性（図４）が破線Ｂで示されている。また、電流
は
【００２５】
【外３】 にある。ここで、ＲT は抵抗性電流路の全抵抗である。
一例として、本発明のフィードバック機構は、Ｐ−ＭＣ
Ｔの安全降伏電圧電流レベルを約１０μＡ（２５゜Ｃ）
から６ｍＡを越える値に増加させ、一方ＲT が１メガオ
ームの場合に降伏電圧を１１５０ボルトから９６３ボル
トに減少させる。
【００２６】抵抗性電流路はデバイスの定格ブロッキン
グ電圧をサポートしなければならないので、抵抗性電流
路はその一端がフィールドストップ拡散領域にコンタク
トするデバイスの終端領域内に位置していることが好ま
しい。また、高電圧終端領域上の抵抗器の設置は、逆に
降伏電圧に影響を与えてしまうことを認識しなければな
らない。これを防ぐには、抵抗器は降伏電圧付近の表面
下電圧分布を反映するように勾配付けされる。また、横
方向電圧と終端領域のフィールドを制御する別の手段を
設けることで、ある場合には抵抗性電流路は降伏電圧を
増大させるのに有効であることが認められる。
【００２７】今、図１２を参照するに、本発明の抵抗性
電流路は、これがフィールドストップ６４とデバイスの
細胞状活性領域６６内のコレクタ７２との間に置かれた
ときには、ワイドベース６２をバイアスする抵抗性層６
０である。抵抗性層６０はＳＩＰＯＳ又は他のドープさ
れたポリ抵抗器のような異なる抵抗率にドープ可能な材
料であり、パッシベーション層６８上に置かれる。抵抗
層６０はその幾何学的形状と組み合せたときに、定格ブ
ロッキング電圧で、デバイスの所望の強度に依存する数
十マイクロアンペアから数十ミリアンペアの範囲のいず
れかにある電流を供給する抵抗を与える適切なレベルに
ドープされる。抵抗性層６０は図１２に示すようなエピ
タキシャル的に製造されたデバイスや、基板をベースに
したデバイス（図示なし）で用いることができる。更
に、ゲート層として僅かにドープされたポリシリコンが
用いられるＭＣＴやＩＧＢＴにおいて、僅かにドープさ
れたポリシリコンを抵抗性層６０として用いて製造工程
を減らすことができることは利点である。
【００２８】図１３に示すように、フィードバック機構
はまた、フィールドストップ６４（ワイドベース６２に
接続されている）とワイドベーストランジスタのコレク
タ７２との間の外部電流路７０のような外部部品を用い
て構成できる。電流路７０は、単一の抵抗器（図９に示
すような）を含むか、又は抵抗器ＲS と薄膜ツェナーダ
イオード列７３を含み、ＶＢCEO より低い電圧でのパワ
ー損失を避けるようにされている。この実施例を組み込
んだデバイスの共通エミッタ特性は、図１４に示され
る。ほぼＶＢCEO での電流ｉ1 は、ＶZ ボルトをブロッ
キングできるツェナーダイオードの数Ｎを変えることで
調整できる。なお、ｉ1 は以下から決められる： ｉ1 ＝（ＢＶCEO −Ｎ・ＶZ ）／ＲS （３） 図１５Ａ〜Ｃ及び１６Ａ〜Ｄに示されるフィードバック
機構の別の実施例において、抵抗性電流Ａ路は、デバイ
スのエッジの終端パッシベーション領域の表面下電圧分
布に整合して勾配付けされるように形決めされ、また形
成されている。例えば、既知のようにフィールドリング
７６がパッシベーション領域内に埋め込まれ、半導体デ
バイスの横方向エッジで電圧勾配を減少させる。抵抗性
層６０と、フィールドリング７６に次第に近付くように
配置された表面リング７８との組み合わせを用いること
によって、パッシベーション領域にわたる電圧勾配は所
望の形を達成するようにパターン化される。表面リング
７８（金属、ポリシリコン、又は類似の材料で形成でき
る）は、表面リング７８間の実効抵抗に比例してパッシ
ベーション領域にわたる電圧勾配を分割する。従って、
領域にわたり電圧を勾配付けすることで、抵抗性層６０
はまたパッシベーション層６８の電荷の未知の変化によ
るどちらかといえばかなり不確定なフィールドリング７
６の電圧勾配を安定化させる。
【００２９】引き続き図１５Ｂ−Ｃを参照するに、抵抗
性層６０は連続している必要はなく、所望の電圧勾配を
達成し及び／又はワイドベース６２とコレクタ７２との
間の所望の全抵抗を得るように形を決めることができ
る。例えば、図１５Ｂを参照して説明すると、抵抗性層
６０は細胞状活性領域６６の周囲に環状に配置された複
数の正方形（又は長方形）８０の形状をしている。既知
のように、長方形の抵抗は、長さ／（幅＊厚さ）に比例
し、従って表面リング７８間の長方形８０の幅を調整し
てパッシベーション領域にわたる電荷勾配の形を決める
ことができる。同様に、図１５Ｃを参照するに、抵抗性
路の長さを増大させ（例えば鋸歯状パターン８２）、こ
れにより抵抗性電流路の全抵抗を増加させるように、抵
抗性層６０の形を決めることができる。
【００３０】図１２の実施例の抵抗性層６０の抵抗は、
図１６Ａ−Ｂに示すように、層６０の長さ及び／又は幅
及び又は幾何的パターンを変えることで変えることがで
きる。層６０の変化パターンは、図１６Ｃに示すような
フィールドリング、又は図１６Ｄに示す多数ゾーン接合
終端拡張（ＪＴＥ）８４のような他の横方向／パッシベ
ーション構成と統合できる。
【００３１】今、図１７Ａ−Ｂを参照するに、エミッタ
短絡とフィードバック機構の両方の実施例に適用できる
本発明の別の実施例において、半導体パワーデバイス９
０の内部部分から電流を引き抜く別の導電性手段を付加
することもできる（エミッタ短絡１００とフィードバッ
ク機構１０２の１つが用いられる）。この別の導電性手
段は、デバイスのバッファ層９２がデバイス中央から大
きな誘導電流を引くことができないとき、またはデバイ
スそのものが大きな領域であってここから誘導電流が引
き抜かれるべき領域を有するときに使用することが適当
である。導電性手段は、バッファ層内又は上に埋め込ま
れたヘビーにドープされたＰベースグリッド９４であ
り、受容できる抵抗をもってデバイスの中心から電流を
引く。エピタキシャル成長前に出発ウェハ内でパターン
化するか、又はエピタキシャル成長工程を２つに分ける
ことでグリッドの形成が行える。図１７Ａの断面及び図
１７Ｂの平面に示されるように、クロスハッチパターン
を含む種々のパターンを取ることができる。グリッド９
４は、デバイスの終端領域下の個体部分９６や、デバイ
スの活性領域下のより小さいオーバラップ部分９８を含
むことができる。グリッドは、熱勾配ゾーン溶解アルミ
ニウム、表面に溝を配置すること、又は図１７Ａにおけ
るＲ直列によって示されるようなベースの導通によっ
て、アクセス可能である。
【００３２】
【発明の効果】温度及びｄＶ／ｄＴ誘導電流に対する降
伏電圧の感度は、ワイドベーストランジスタを有する半
導体パワーデバイスにおいて減少される。ワイドベース
トランジスタのエミッタからワイドベーストランジスタ
のベースへ電流を分流させることで（降伏電圧を減少さ
せないエミッタ短絡）、又はワイドベーストランジスタ
のコレクタに対しベース内の電流を注入することで（降
伏電圧を低下させる注入電流であるが、温度及び容量性
電流に関係する降伏電圧の低下ほどではない）、感度は
減少する。
【図面の簡単な説明】
【図１】従来技術のＰタイプＭＯＳ制御サイリスタ（Ｐ
−ＭＣＴ）の内部を図示する部分垂直断面図である。
【図２】従来技術のＰタイプＭＯＳ制御サイリスタ（Ｐ
−ＩＧＢＴ）の内部を図示する部分垂直断面図である。
【図３】図１のＰ−ＭＣＴの回路図である。
【図４】半導体パワーデバイスのワイドベーストランジ
スタにおける”スナップバック”を示すグラフである。
【図５】Ｐ−ＭＣＴ降伏電圧の温度及びｄＶ／ｄＴ依存
性を示す図である。
【図６】本発明の実施例（エミッタ短絡）を組み込んだ
Ｐ−ＭＣＴの回路図である。
【図７】図６の実施例により得られる改善されたデバイ
スの共通エミッタ特性（実線Ａ）を図示するグラフであ
る。
【図８】エピタキシャル成長による半導体パワーデバイ
スの垂直断面図であって本発明の抵抗性電流路の実施例
を図示するである。
【図９】基板をベースにした半導体パワーデバイスの垂
直断面図であって本発明の抵抗性電流路の別の実施例を
示す図である。
【図１０】本発明の別の実施例（フィードバック機構）
を組み込んだＰ−ＭＣＴの回路図である。
【図１１】図１０の実施例により得られる改善されたデ
バイスの共通エミッタ特性（実線Ａ）を図示するグラフ
である。
【図１２】半導体パワーデバイスの垂直断面図であっ
て、図１０のフィードバック機構の実施例を示す図であ
る。
【図１３】半導体パワーデバイスの垂直断面図であっ
て、図１０のフィードバック機構の別の実施例を示す図
である。
【図１４】図１３の実施例によって得られる改善された
デバイスの共通エミッタ特性（実線Ａ）を図示するグラ
フである。
【図１５】抵抗性層の別の実施例を示す部分垂直断面図
（図１５Ａ）及び上面図（２つの実施例、図１５Ｂ−
Ｃ）である。
【図１６】本発明の別の実施例を示す図であって、抵抗
性層の幾何学的パターンを示す上面図（２つの実施例、
図１６Ａ−Ｂ）及び部分垂直断面図（２つの実施例、図
１６Ｃ−１６Ｄ）である。
【図１７】本発明の実施例の抵抗軽減グリッドを示す側
面図（図１７Ａ）及び上面図（図１７Ｂ）である。
【符号の説明】
１０ ＭＯＳ制御サイリスタ １２ ワイドベーストランジスタ １４ ワイドベース １５ バッファ層 １６ 上部トランジスタ １８ ゲート １９ チャネル領域 ２０ 絶縁ゲートバイポーラトランジスタ ２２ トランジスタ ３０ 電流路 ３２ 抵抗器 ３８ 回路 ３９ フィールドストップ ４０ バッファ層 ４１ バックメタル ４２ 導電路 ５０ 電流路 ５２ 抵抗器 ５４ ワイドベーストランジスタ ６０ 層 ６２ ワイドベース ６４ フィールドストップ ６６ 活性領域 ６８ パッシベーション層 ７０ 電流路 ７２ コレクタ ７３ 薄膜ツェナーダイオード列 ７６ フィールドリング ７８ 表面リング ８０ 長方形 ８２ 鋸歯状パターン ９０ 半導体パワーデバイス ９２ バッファ層 ９４ グリッド ９６ 個体部分 ９８ オーバラップ部分 １００ エミッタ短絡 １０２ フィードバック機構
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 9055−4Ｍ Ｈ０１Ｌ 29/78 ６５２ Ｎ (72)発明者 スティーヴン ダレイ アーサー アメリカ合衆国 ニューヨーク 12302 スコティア エトリンゲ・プレイス 20 (72)発明者 ドナルド レランド ワトロウス アメリカ合衆国 ニューヨーク 12065 クリフトン・パーク オールド・コーチ・ ロード 24 (72)発明者 ジョン マニング サビッジ ネイルソン アメリカ合衆国 ペンシルヴェニア 19403 ノリストン イジプト ロード 2620

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 上部トランジスタとワイドベーストラン
    ジスタを具備し、前記ワイドベーストランジスタはエミ
    ッタに隣接するベース内にバッファ層を有し、降伏電圧
    はデバイスの温度又はｄＶ／ｄＴに関係する誘導電流に
    よって影響される４層半導体デバイスにおける降伏電圧
    の温度及びｄＶ／ｄＴ依存性を軽減させる方法であっ
    て、 ワイドベーストランジスタのエミッタとベースを接続す
    る抵抗性電流路であって、バッファ層の横方向シート抵
    抗と、該バッファ層とデバイスの表面上の端子との間の
    実効直列抵抗と、前記端子をデバイスのアノードとカソ
    ードの１つに接続する抵抗性電流路の外部部分の抵抗と
    を含む抵抗性電流路を形成する工程と、 降伏電圧の温度及びｄＶ／ｄＴ依存性を軽減させるため
    に、デバイスの温度又はｄＶ／ｄＴに関係する誘導電流
    を越える電流を前記抵抗性電流路に供給する工程とを含
    む方法。
  2. 【請求項２】 前記上部トランジスタは、そのベースに
    接続された抵抗性電流路を持たない請求項１記載の方
    法。
  3. 【請求項３】 前記端子とこれに接続される前記アノー
    ド又はカソードは、デバイスの対向表面上にある請求項
    １又は２記載の方法。
  4. 【請求項４】 前記端子とこれに接続される前記アノー
    ド又はカソードは、デバイスの同一表面上にある請求項
    １又は２記載の方法。
  5. 【請求項５】 前記半導体パワーＭＯＳ制御サイリスタ
    は第２のトランジスタを具備し、該第２のトランジスタ
    はそのベースに接続される抵抗性電流路を持たない請求
    項１記載の方法。
  6. 【請求項６】 上部トランジスタとワイドベーストラン
    ジスタを内部に有し、前記ワイドベーストランジスタは
    そのエミッタとベースの間にバッファ層を有し、降伏電
    圧はデバイスの温度又はｄＶ／ｄＴに関係する誘導電流
    によって影響される４層半導体デバイスにおいて、 前記ワイドベーストランジスタのエミッタとベースを接
    続する抵抗性電流路であって、バッファ層の横方向シー
    ト抵抗と、該バッファ層とデバイスの上部表面上の端子
    との間の実効直列抵抗と、前記端子をデバイスのアノー
    ドとカソードの１つに接続する抵抗性電流路の外部部分
    の抵抗とを含む抵抗性電流路を有し、 前記抵抗性電流路内の電流は、デバイスの温度又はｄＶ
    ／ｄＴに関係する誘導電流を越え、これにより降伏電圧
    の温度及びｄＶ／ｄＴ依存性を軽減させたデバイス。
  7. 【請求項７】 前記抵抗性電流路の前記外部部分は、デ
    バイスの終端パッシベーション領域のエッジにあるフィ
    ールドストップを接続する抵抗性層を含み、該フィール
    ドストップは前記ワイドベースに接続されている請求項
    ６記載のデバイス。
  8. 【請求項８】 前記抵抗性層は前記終端パッシベーショ
    ン領域内の表面下電圧分布に実質的に整合する形状を有
    する請求項６又は７記載のデバイス。
  9. 【請求項９】 前記抵抗性層の形状は鋸歯状パターンを
    含み、前記抵抗性層の形状は前記フィールドストップか
    らの距離に応じて変化する層幅のパターンを含む請求項
    ８記載のデバイス。
  10. 【請求項１０】 ワイドベーストランジスタと第２のト
    ランジスタを具備し、降伏電圧はデバイスの温度又はｄ
    Ｖ／ｄＴに関係する誘導電流によって影響される４層半
    導体デバイスにおける降伏電圧の温度及びｄＶ／ｄＴ依
    存性を軽減させる方法であって、 前記ワイドベーストランジスタのベースに接続され、前
    記第２のトランジスタのベースに接続されない抵抗性電
    流路を形成する工程と、 降伏電圧の温度及びｄＶ／ｄＴ依存性を軽減させるため
    に、デバイスの温度又はｄＶ／ｄＴに関係する誘導電流
    を越える電流を前記抵抗性電流路に供給する工程とを含
    む方法。
JP6326006A 1993-12-27 1994-12-27 半導体デバイスの降伏電圧強度を増大させる装置及び方法 Pending JPH07254613A (ja)

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