JPS5857748A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5857748A JPS5857748A JP56157153A JP15715381A JPS5857748A JP S5857748 A JPS5857748 A JP S5857748A JP 56157153 A JP56157153 A JP 56157153A JP 15715381 A JP15715381 A JP 15715381A JP S5857748 A JPS5857748 A JP S5857748A
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- JP
- Japan
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- photothyristor
- hfe
- gate
- improved
- photo
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ホトサイリスタに関し、特に発光ダイオード
と組み合せて光結合半導体装置として用いられるホトサ
イリスタに関するものである。
と組み合せて光結合半導体装置として用いられるホトサ
イリスタに関するものである。
第１図に示すように、入力側に発光ダイオードＧＬ、出
力側にホトサイリスタＰＴを用いて、ワンパッケージ１
こしたホトサイリスタカプラが実用化されている。この
ようなホトサイリスタカプラは電磁リレーＩこ比べて、
■入出力間の絶縁性が極めて良い、■動作連関が早い、
■寿命が長い、■ノイズの発生が少ない、■外部磁界の
影響がない、■小型である等の長所があり、各種機器の
電子回路化が進むにつれて、信号伝運系のアイソレーシ
ョンやＡＣコントロール等、広い分野で利用されている
。
力側にホトサイリスタＰＴを用いて、ワンパッケージ１
こしたホトサイリスタカプラが実用化されている。この
ようなホトサイリスタカプラは電磁リレーＩこ比べて、
■入出力間の絶縁性が極めて良い、■動作連関が早い、
■寿命が長い、■ノイズの発生が少ない、■外部磁界の
影響がない、■小型である等の長所があり、各種機器の
電子回路化が進むにつれて、信号伝運系のアイソレーシ
ョンやＡＣコントロール等、広い分野で利用されている
。
しかし、ホトサイリスタのアノードＡ＃カソードに間〔
こ急峻な電圧が印加されると、ホトサイリスタ本来のブ
レークオーバー電圧よりも低い電圧でオン状態になる。
こ急峻な電圧が印加されると、ホトサイリスタ本来のブ
レークオーバー電圧よりも低い電圧でオン状態になる。
この現象は急峻な立上り電圧（ｄｖ／ｄ、）が印加され
ると、第２図のホトサイリスタ等価回路図に示すように
容量Ｃｏ（接合容量等）を通して、次式で示す変位電流
が流れることによる。
ると、第２図のホトサイリスタ等価回路図に示すように
容量Ｃｏ（接合容量等）を通して、次式で示す変位電流
が流れることによる。
＋ ｎ ＝ ’ Ｑ／ｄｔ ＝ ” ” ）／＝ｃ−ｄ
Ｖ／＋ ｖ ’ Ｑ ｔ ・・・＋ｔ＋ｄｔ
ｄｔ ここて、Ｃ，ニ一定と仮定すると、Ｃ１）式は更に次の
ようになる。
Ｖ／＋ ｖ ’ Ｑ ｔ ・・・＋ｔ＋ｄｔ
ｄｔ ここて、Ｃ，ニ一定と仮定すると、Ｃ１）式は更に次の
ようになる。
１Ｄ＝ｃｏ ／ｄｔ ・・・τ２）
この結果 ｄｖ／ｄ、の値が大きいとサイリスタはオン
状態となる。このような現象を起こびない最大の立上り
電圧（”７．）、ｍを臨界オフ電圧上昇率という。
状態となる。このような現象を起こびない最大の立上り
電圧（”７．）、ｍを臨界オフ電圧上昇率という。
そこで実際にホトサイリスタカプラを使用する場合には
、第３図に示すように、ホトサイリスタのゲートＰＧと
カソードにの間に、抵抗Ｒ６とコンデンサＣ６を接続し
、急峻な電圧が印加びれた場合の誤動作を防止している
。ところで、実際の使用上、抵抗、コンデンサを外付け
することは取付場所、コストアップの点より大変不便で
ある。
、第３図に示すように、ホトサイリスタのゲートＰＧと
カソードにの間に、抵抗Ｒ６とコンデンサＣ６を接続し
、急峻な電圧が印加びれた場合の誤動作を防止している
。ところで、実際の使用上、抵抗、コンデンサを外付け
することは取付場所、コストアップの点より大変不便で
ある。
本発明は、上記従来のホトサイリスタカプラにおける問
題点に鑑みてなされたもので、外付部品の不用なホトサ
イリスタカプラに関するものである。
題点に鑑みてなされたもので、外付部品の不用なホトサ
イリスタカプラに関するものである。
ホトサイリスタの急峻な立上り電圧による誤動−■止の
改善方法については、種々報告されてしする。その結果
、ホトサイリスタの（ｄ Ｖ／ 、 ’） Ｍ値を大き
くするには、主として次の方式が知られている。
改善方法については、種々報告されてしする。その結果
、ホトサイリスタの（ｄ Ｖ／ 、 ’） Ｍ値を大き
くするには、主として次の方式が知られている。
（１） ＰＮＰ）ランリスタのｈＰＥを小さくする。
【２） ゲート抵抗Ｒ６を小びくする。
Ｖ
しかし、上記の方法によって（／、）Ｍ値を大きくした
場合、最小トリが電流！１．が大きくなり、実用上問題
である。そこで、（ｄｖ／）ｔ Ｍ と１２．を同時に解決するために、次の２つの方式が提
案でれている。
場合、最小トリが電流！１．が大きくなり、実用上問題
である。そこで、（ｄｖ／）ｔ Ｍ と１２．を同時に解決するために、次の２つの方式が提
案でれている。
（３： ゲート抵抗をトランジスタで制御する方式こ
の方式は第７図に示すようにホトサイリスタＰＴにトラ
ンジスタＱ１及びＱ２を更に付加した構成よりなり、急
峻な電圧を印加した場合、変位電流の一部はトランジス
タＱｌ のベースに印加σれ、トランジスタＱ１ をオ
ンとし、 ６．値を上げる。光を照射した時はホトト
ランジスタＱ２をオンとし、トランジスタＱ、はオフと
なり、■１．は小さく保てる。しかし、上記回路を／チ
１化する憂こは誘電分離技術が必要で、工程が複雑にな
るという欠点がある。
の方式は第７図に示すようにホトサイリスタＰＴにトラ
ンジスタＱ１及びＱ２を更に付加した構成よりなり、急
峻な電圧を印加した場合、変位電流の一部はトランジス
タＱｌ のベースに印加σれ、トランジスタＱ１ をオ
ンとし、 ６．値を上げる。光を照射した時はホトト
ランジスタＱ２をオンとし、トランジスタＱ、はオフと
なり、■１．は小さく保てる。しかし、上記回路を／チ
１化する憂こは誘電分離技術が必要で、工程が複雑にな
るという欠点がある。
（４） ゲート抵抗をＭＯＳＦＥＴで制御する方式こ
の方式は第５図に示す構成よりなり、この回路例ではト
ランジスタ（ｈ 、Ｑ３からなるホトサイリスタとトラ
ンジスタＱ２ 、Ｑａからなるホトサイリスタが逆並列
に一組の接続されている。動作原理は次のとおりである
。
の方式は第５図に示す構成よりなり、この回路例ではト
ランジスタ（ｈ 、Ｑ３からなるホトサイリスタとトラ
ンジスタＱ２ 、Ｑａからなるホトサイリスタが逆並列
に一組の接続されている。動作原理は次のとおりである
。
今、トランジスタＱｓ 、Ｑｘよりなるホトサイリスタ
を考える。ホトサイリスタＱｌ 、Ｑｓのゲート抵抗Ｒ
６１に並列にＭＯ５ＦＥＴＱｓを接続しＭＯＳ ＦＥＴ
Ｑ６のゲート電位をトランジスタＱ３のベースに接続
している。このためホトサイリスタＱ、、Ｑｌのアノー
ド電位がＭＯ８ＦＥＴＱ６のしきい値電圧ＶＴを越える
とＭＯ５ＦＥＴＱｇがオン状態となり、ホトサイリスタ
のゲート抵抗を小さくする。いわゆる零交差機能をもち
、アノード電位がしきい値電圧ｖＴを越えるとホトサイ
リスタがオンしにくくなり、実質的に ／ｄｔが高くな
る。この方式はＭＯ８ＦＥＴＱｓのゲートに敗戦の高電
圧が印加されることになり、高電圧に耐え得る素子構造
とするために作成時に特別な工程が必要となる。
を考える。ホトサイリスタＱｌ 、Ｑｓのゲート抵抗Ｒ
６１に並列にＭＯ５ＦＥＴＱｓを接続しＭＯＳ ＦＥＴ
Ｑ６のゲート電位をトランジスタＱ３のベースに接続
している。このためホトサイリスタＱ、、Ｑｌのアノー
ド電位がＭＯ８ＦＥＴＱ６のしきい値電圧ＶＴを越える
とＭＯ５ＦＥＴＱｇがオン状態となり、ホトサイリスタ
のゲート抵抗を小さくする。いわゆる零交差機能をもち
、アノード電位がしきい値電圧ｖＴを越えるとホトサイ
リスタがオンしにくくなり、実質的に ／ｄｔが高くな
る。この方式はＭＯ８ＦＥＴＱｓのゲートに敗戦の高電
圧が印加されることになり、高電圧に耐え得る素子構造
とするために作成時に特別な工程が必要となる。
そこで本発明は複雑な工程を用いずに（４）Ｍを改善す
る方法を提案する。
る方法を提案する。
上記目的はラテラル型（横型）ホトサイリスタにおいて
、熱処理、裏面処理等によりＰＮＰ トランジスタのｈ
ｐｗ及び光感度を大きくシ、かつ、ゲート抵抗を小さく
し、更にゲート抵抗をホトサイリスタと同一チップに作
り込むことにより達成できる。以下、本発明を実施例を
用いて説明する。
、熱処理、裏面処理等によりＰＮＰ トランジスタのｈ
ｐｗ及び光感度を大きくシ、かつ、ゲート抵抗を小さく
し、更にゲート抵抗をホトサイリスタと同一チップに作
り込むことにより達成できる。以下、本発明を実施例を
用いて説明する。
第ｇ図は本発明によるラテラル型ホトサイリスタの構造
である。／はＮ型半導体基板で通常−θ〜３； ０ｎｃ
−ｒの比抵抗で２０θ〜グθＯμの厚さをもったシリコ
ンを用いる。コ、３は上記Ｎ型基板／の所定の場所にＰ
型不純物であるボロンをｊ〜Ｚ０μ拡散形成したもので
、拡散深さは耐圧。
である。／はＮ型半導体基板で通常−θ〜３； ０ｎｃ
−ｒの比抵抗で２０θ〜グθＯμの厚さをもったシリコ
ンを用いる。コ、３は上記Ｎ型基板／の所定の場所にＰ
型不純物であるボロンをｊ〜Ｚ０μ拡散形成したもので
、拡散深さは耐圧。
ｈＦＥ等により変化させる。コはアノード、３はゲート
として形成されている。次にグはゲート３の中にＮ型不
純物リンを拡散し、カソードを形成（メ０拡散深さはゲ
ート３の拡散深さにより変化し、コ〜、２０μ程度であ
る。半導体基板／上のＪ゛は絶縁膜で、一般的にはＳ
ｉ ０２が用いられる。
として形成されている。次にグはゲート３の中にＮ型不
純物リンを拡散し、カソードを形成（メ０拡散深さはゲ
ート３の拡散深さにより変化し、コ〜、２０μ程度であ
る。半導体基板／上のＪ゛は絶縁膜で、一般的にはＳ
ｉ ０２が用いられる。
上記領域−１３，グの夫々に設けられたｔ、７ｇはアノ
ード電極、ゲート電極、カソード電極であり、一般的薔
こはＡノが用いられる。
ード電極、ゲート電極、カソード電極であり、一般的薔
こはＡノが用いられる。
断面構造は上述のように従来の横型ホトサイリスタと同
じ構造をもつが、（／、）ッを大きくするためこの実施
例によるホトサイリスタは、ホトサイリスタに含まれる
ＰＮＰ トランジスタのｈＰＥを大きく且つゲート抵抗
を小さくしたものである。即ちこのようなｈＦＥ及びゲ
ート抵抗の特性は通常トランジスタのベース領域のライ
フタイムを大きくすることによって得られ、熱処理を施
こすことによって特性が得られる。
じ構造をもつが、（／、）ッを大きくするためこの実施
例によるホトサイリスタは、ホトサイリスタに含まれる
ＰＮＰ トランジスタのｈＰＥを大きく且つゲート抵抗
を小さくしたものである。即ちこのようなｈＦＥ及びゲ
ート抵抗の特性は通常トランジスタのベース領域のライ
フタイムを大きくすることによって得られ、熱処理を施
こすことによって特性が得られる。
７例として、カソード領域グの拡散終了後り００℃Ｎ２
中にて熱処理すると、ＰＮＰトランジスタのｈＰＥはｉ
、５−．２倍改善される。この場合一般のホトサイリス
タは表面を５ｉ０２で保護されており、酸素雰囲気中で
熱処理すると他方のＮＰＮ）ランリスタのｈＰＥは大幅
に劣化する。
中にて熱処理すると、ＰＮＰトランジスタのｈＰＥはｉ
、５−．２倍改善される。この場合一般のホトサイリス
タは表面を５ｉ０２で保護されており、酸素雰囲気中で
熱処理すると他方のＮＰＮ）ランリスタのｈＰＥは大幅
に劣化する。
従−て、５ｉ０２膜を一度剥離する等、別の工程追加が
必要である。ｈＦＥを大きくするために無転位拡散技術
、不純物濃度の最適化等いかなる方法を用いてもよい。
必要である。ｈＦＥを大きくするために無転位拡散技術
、不純物濃度の最適化等いかなる方法を用いてもよい。
又、受光素子等に適用されている如くウェハーの裏面に
リン処理を行うと、ＰＮＰトランジスタの５０は１．５
％、２．．５倍と大きくなる。さらにこの処理は光感度
を、、２０〜３θ％ｕｐできる。。
リン処理を行うと、ＰＮＰトランジスタの５０は１．５
％、２．．５倍と大きくなる。さらにこの処理は光感度
を、、２０〜３θ％ｕｐできる。。
上記熱処理、裏面処理等によって、ＰＮＰトランジスタ
のｈＦＥを変化させたホトサイリスタを第１図に示す如
く光結合した装置において、ホトサイリスタをオフから
オン状態へ移行させるに必要な発光ダイオードの順方向
電流の最小値（最小トリガ電流： ＩＦＴ）と臨界オフ
暇圧上昇率 ’ｄｔの関係を第Ｚ図ζこ示す。
のｈＦＥを変化させたホトサイリスタを第１図に示す如
く光結合した装置において、ホトサイリスタをオフから
オン状態へ移行させるに必要な発光ダイオードの順方向
電流の最小値（最小トリガ電流： ＩＦＴ）と臨界オフ
暇圧上昇率 ’ｄｔの関係を第Ｚ図ζこ示す。
図中に示すｈＰＨの値はそれぞれの素子において、ｖｏ
ＥをｊＶに設定してコレクタ電流を変化した。場合のｈ
ＰＥのピークの値を示す。
ＥをｊＶに設定してコレクタ電流を変化した。場合のｈ
ＰＥのピークの値を示す。
第２図の直線Ａはゲート抵抗Ｒ６を６／にΩに固定、（
Ｎ Ｐ Ｎ ｌ−ランジス、りのｈＦＥも固定）した場
合に、ＰＮＰ ）ランジ不夕のｈＦＥを０２゜０．５．
１０．．２に順次変化させたときの■ＦＥと（ｄ′／ｄ
ｔ）Ｍとの関係を示す。直線Ａは比較的緩やかな勾配を
もち、ＩＦＴに対する（ ４ｔ）Ｍの変化が小さいこと
を示す。
Ｎ Ｐ Ｎ ｌ−ランジス、りのｈＦＥも固定）した場
合に、ＰＮＰ ）ランジ不夕のｈＦＥを０２゜０．５．
１０．．２に順次変化させたときの■ＦＥと（ｄ′／ｄ
ｔ）Ｍとの関係を示す。直線Ａは比較的緩やかな勾配を
もち、ＩＦＴに対する（ ４ｔ）Ｍの変化が小さいこと
を示す。
次にＰＮＰ トランジスタのｈＦＥを一定（ＮＰＮトラ
ンジスタのｈＦＥも一定）Ｇこ叫、ゲート抵抗Ｒｏを変
化させた場合のＩＦＴと（４ｔ）Ｍとの関係を直線Ｂ２
に示す。直線Ｂ２はＰＮＰＩ−ランリスタの”ｐｇを−
に設定した場合で、従って直線Ａ上のり、８＝コの点を
通る直線となる。
ンジスタのｈＦＥも一定）Ｇこ叫、ゲート抵抗Ｒｏを変
化させた場合のＩＦＴと（４ｔ）Ｍとの関係を直線Ｂ２
に示す。直線Ｂ２はＰＮＰＩ−ランリスタの”ｐｇを−
に設定した場合で、従って直線Ａ上のり、８＝コの点を
通る直線となる。
ｈＰＥを７．０．０．５．θコと変化させた場合憂こは
直線Ａ上の各ｈＰＨの点を通って直線Ｂ−２とほぼ平行
な直線で表わす変化を示す。直線Ｂ２から判るようにゲ
ート抵抗を変化させた場合Ｊ ■ＰＨに対して（４）
Ｍ燻化が非常に大きい。
直線Ａ上の各ｈＰＨの点を通って直線Ｂ−２とほぼ平行
な直線で表わす変化を示す。直線Ｂ２から判るようにゲ
ート抵抗を変化させた場合Ｊ ■ＰＨに対して（４）
Ｍ燻化が非常に大きい。
今ホトサイリスタのＰＮＰ）ランリスタがｈＦＥに
−２に設定されているとすると、発光ダイオードの最小
トリガ電流！−ＦＴがＪｍＡである場合、従田子では（
／ｄｔ）Ｍは”’ｐ ｓ ｅ ｃであるが本発明によれ
ば直線Ｂ２から／ ／ ＯＶ／ｐ ｓｅｃとなり７２倍
の改善が得られる。ｌ、Ｔ＝＝／θｍＡに対しては７２
倍も（４）〜を大きくすることができる。ＰＮＰ Ｉ−
ランリスタのｈＦＥが更（こ大きくなると効果は更ｔこ
一層顕著になる。
トリガ電流！−ＦＴがＪｍＡである場合、従田子では（
／ｄｔ）Ｍは”’ｐ ｓ ｅ ｃであるが本発明によれ
ば直線Ｂ２から／ ／ ＯＶ／ｐ ｓｅｃとなり７２倍
の改善が得られる。ｌ、Ｔ＝＝／θｍＡに対しては７２
倍も（４）〜を大きくすることができる。ＰＮＰ Ｉ−
ランリスタのｈＦＥが更（こ大きくなると効果は更ｔこ
一層顕著になる。
従来のラテラル型ホトサイリスタでは
ｈＰＥ”θθ３〜θＪ 、 Ｒｏ＝、５０〜／θθにΩ
程度で使用きれているが、本発明番こおいては上述のよ
う番こｈＦＢが大きく、Ｒｏが小さい方が望ましい。
程度で使用きれているが、本発明番こおいては上述のよ
う番こｈＦＢが大きく、Ｒｏが小さい方が望ましい。
本発明によるｄＸｔ値の大幅な改善は、以下のよう（こ
説明きれる。
説明きれる。
まず、ホトサイリスタ（こ右いて、ＰＮＰトランジスタ
部分の応答を考える。トランジスタの応答は次式で表わ
される。
部分の応答を考える。トランジスタの応答は次式で表わ
される。
ｔＰＮＰ：ｈＦＥ ｘｔＤ −・−１３１ｔＤはＰ
ＮＰ ｌ−ランリスタの構造等により決定される値であ
る。一般的にｈＰＥを大きくすると、”応答は遅くなり
、急峻な信号に追随できなくなる。
ＮＰ ｌ−ランリスタの構造等により決定される値であ
る。一般的にｈＰＥを大きくすると、”応答は遅くなり
、急峻な信号に追随できなくなる。
次にゲート抵抗の効果を考えに０第ｒ図の等価回路にお
いてホトサイリスタのゲートＰＧ、カソードに間にゲー
ト抵抗Ｒ６を接続した場合を考える。上記式ｆｉｌ 、
Ｃ＋に基づく変位電流は、まずゲート抵抗Ｒ６に流れ
、ゲートの電位は次式となる。
いてホトサイリスタのゲートＰＧ、カソードに間にゲー
ト抵抗Ｒ６を接続した場合を考える。上記式ｆｉｌ 、
Ｃ＋に基づく変位電流は、まずゲート抵抗Ｒ６に流れ
、ゲートの電位は次式となる。
Ｖ ａ ＝ｉ ＤＲｏＬ９ＣＲｏｄｖ４ ”’ （４
１上記Ｖ。の値がサイリスタの活性電圧Ｖ。Ｂ以上にな
ると、サイリスタはオン状態となる。そこてゲート抵抗
Ｒ６を小さくすると臨界オフ電圧上昇率は大きくなる。
１上記Ｖ。の値がサイリスタの活性電圧Ｖ。Ｂ以上にな
ると、サイリスタはオン状態となる。そこてゲート抵抗
Ｒ６を小さくすると臨界オフ電圧上昇率は大きくなる。
ところで、 ４．による変位電流は過渡現象である。こ
のため上記一つの効果は相乗効果が期待できる。このよ
うにＰＮＰ）ランリスタのｈＰＥを大きくし、かつゲー
ト抵抗を小さくすることにより、 ４．値を大幅に改善
できる。
のため上記一つの効果は相乗効果が期待できる。このよ
うにＰＮＰ）ランリスタのｈＰＥを大きくし、かつゲー
ト抵抗を小さくすることにより、 ４．値を大幅に改善
できる。
又、ＰＮＰ）ランリスタのり、Ｅを大きくする方法は一
般に光感度を大きくする効果を伴う。このためＩ を
小さくする効果があり、 ４値Ｔ の改善効果をでらに高める。一般的に上述のように２０
θ℃にてＮ２中Ｃごてアニールすると光感度は約２０〜
３０％改善される。
般に光感度を大きくする効果を伴う。このためＩ を
小さくする効果があり、 ４値Ｔ の改善効果をでらに高める。一般的に上述のように２０
θ℃にてＮ２中Ｃごてアニールすると光感度は約２０〜
３０％改善される。
でらに、ゲート抵抗ＰＧは容易にホトサイリスタと／チ
ップ化できる。第２図に一例を示す。２は半導体基板／
の中にＰ型不純物ボ“ロンを拡散して作成する抵抗てあ
り、抵抗の一端はゲート部３と重ねて作成し、他方は電
極１０によりウソード電極♂と接続する。
ップ化できる。第２図に一例を示す。２は半導体基板／
の中にＰ型不純物ボ“ロンを拡散して作成する抵抗てあ
り、抵抗の一端はゲート部３と重ねて作成し、他方は電
極１０によりウソード電極♂と接続する。
同一抵抗値のものを使用して外付抵抗と抵抗内蔵した場
合を比較すると、抵抗内蔵の方がｄＶ／ｄｔ値は２〜３
倍大きくなる。これは”６ｔの過渡現象は分布関数とし
て考える必要があり、ゲート抵抗をホトサイリスタに近
づけて設置することの必要性を意味する。この効果によ
り、本発明はざらに改善できる。
合を比較すると、抵抗内蔵の方がｄＶ／ｄｔ値は２〜３
倍大きくなる。これは”６ｔの過渡現象は分布関数とし
て考える必要があり、ゲート抵抗をホトサイリスタに近
づけて設置することの必要性を意味する。この効果によ
り、本発明はざらに改善できる。
ところで一チップ化した場合、発光ダイオードによる光
照射により半導体中に電子・正孔が発生し、伝達度変調
薔こよ１てゲート抵抗値が変化する。
照射により半導体中に電子・正孔が発生し、伝達度変調
薔こよ１てゲート抵抗値が変化する。
−例きして、ゲート抵抗Ｒ６＝ｊＯＫΩの場合発光ダイ
オードに１０ｍＡ流すと、抵抗値は約％に変化する。こ
のため、’ＦＴが大きくなる。しが１本発明によればゲ
ート抵抗を大幅に小びくてき実質上抵抗変化は無視でき
る。又、抵抗値を小さくできるため、チップ面積も小ざ
くできる。
オードに１０ｍＡ流すと、抵抗値は約％に変化する。こ
のため、’ＦＴが大きくなる。しが１本発明によればゲ
ート抵抗を大幅に小びくてき実質上抵抗変化は無視でき
る。又、抵抗値を小さくできるため、チップ面積も小ざ
くできる。
又、第２図において、／／ｊこ示すように抵抗部分２を
Ａノでカバーすると、光によるゲート抵抗の変化はさら
に小でくなる。
Ａノでカバーすると、光によるゲート抵抗の変化はさら
に小でくなる。
以上の説明のように本発明によりラテラル型ホトサイリ
スタの ４．値を非常に大きくでき、外部部分の不要な
ホトサイリスタカプラを作ることができる。
スタの ４．値を非常に大きくでき、外部部分の不要な
ホトサイリスタカプラを作ることができる。
亦、実施例はホトサイリスタ７個について説明したが、
逆並列接続／チップ昏こも適用できる。
逆並列接続／チップ昏こも適用できる。
又、ホトサイリスタに必らず一般のサイリスタにも適用
できる。
できる。
第１図は光結合されたホトサイリスタを示す図、第一図
はホトサイリスタの等価回路図、第３図は従来の改良型
光結合ホトサイリスタを示す図ｉ第グ図及び第５図は従
来の他の改良型ホトサイリスタの等価回路図、第２図は
本発明（こよる横型ホトサイリスタの断面図、第７図は
本発明によるホトサイリスタの動作を説明するための（
ｄｖ／ｄ、）−■ＰＴの関係を示す特性図、第２図は本
発明によるホトサイリスタの動作を説明するための等価
回路図、第２図は本発明による他の実施例の断面図であ
る。 ＧＬ：発光ダイオード、 ＰＴ：ホトサイリスタ、
ＲＧ ：ゲート抵抗。 代理人 弁理士 福 士 愛 彦 第１図 第２図 第３図 第。図 第５ｓ 第６図
はホトサイリスタの等価回路図、第３図は従来の改良型
光結合ホトサイリスタを示す図ｉ第グ図及び第５図は従
来の他の改良型ホトサイリスタの等価回路図、第２図は
本発明（こよる横型ホトサイリスタの断面図、第７図は
本発明によるホトサイリスタの動作を説明するための（
ｄｖ／ｄ、）−■ＰＴの関係を示す特性図、第２図は本
発明によるホトサイリスタの動作を説明するための等価
回路図、第２図は本発明による他の実施例の断面図であ
る。 ＧＬ：発光ダイオード、 ＰＴ：ホトサイリスタ、
ＲＧ ：ゲート抵抗。 代理人 弁理士 福 士 愛 彦 第１図 第２図 第３図 第。図 第５ｓ 第６図
Claims (1)
- 【特許請求の範囲】 １、 ＰＮＰＮよりなる４ｖホトサイリスタにおいて、
ホトサイリスタに含まれるＰＮＰ）ランリスタのｈＦＥ
を大きくし、且つゲート抵抗を小さくして、臨界オフ電
圧上昇率を改善したことを特徴とする半導体装置。 ２、前記ホトサイリスタは半導体基板の裏面にリン拡散
層を備え名ことによってＰＮＰＩ−ランリスタのｈＦＥ
の増大が図られてなる特許請求の範囲第１項記載の半導
体装置。 ３、前記ゲート抵抗は、ホトサイリスタ本体と同一半導
体基板に一体に形成でれてなる特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157153A JPS5857748A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157153A JPS5857748A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857748A true JPS5857748A (ja) | 1983-04-06 |
| JPH0337746B2 JPH0337746B2 (ja) | 1991-06-06 |
Family
ID=15643333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157153A Granted JPS5857748A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140160A (ja) * | 1982-02-15 | 1983-08-19 | Sharp Corp | 半導体装置 |
| US5424563A (en) * | 1993-12-27 | 1995-06-13 | Harris Corporation | Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1981
- 1981-09-30 JP JP56157153A patent/JPS5857748A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140160A (ja) * | 1982-02-15 | 1983-08-19 | Sharp Corp | 半導体装置 |
| US5424563A (en) * | 1993-12-27 | 1995-06-13 | Harris Corporation | Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337746B2 (ja) | 1991-06-06 |
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