JPH07254661A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
- Publication number
- JPH07254661A JPH07254661A JP6042924A JP4292494A JPH07254661A JP H07254661 A JPH07254661 A JP H07254661A JP 6042924 A JP6042924 A JP 6042924A JP 4292494 A JP4292494 A JP 4292494A JP H07254661 A JPH07254661 A JP H07254661A
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- Japan
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- microwave integrated
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Abstract
(57)【要約】
【目的】 モノリシックマイクロ波集積回路におけるチ
ップサイズの縮小をはかる。 【構成】 半絶縁性半導体基板上に所定の幅に形成され
た中心ストリップ導体と、前記中心ストリップ導体の両
側にこれと等間隔かつこれよりも厚く形成された接地導
体とを具備し、前記接地導体厚によって所望の低インピ
ーダンス値を有するインピーダンス線路が形成されてな
ることを特徴とするモノリシックマイクロ波集積回路。
ップサイズの縮小をはかる。 【構成】 半絶縁性半導体基板上に所定の幅に形成され
た中心ストリップ導体と、前記中心ストリップ導体の両
側にこれと等間隔かつこれよりも厚く形成された接地導
体とを具備し、前記接地導体厚によって所望の低インピ
ーダンス値を有するインピーダンス線路が形成されてな
ることを特徴とするモノリシックマイクロ波集積回路。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波集積回路に係
わり、特にモノリシックマイクロ波集積回路の低インピ
ーダンス線路の構成に関する。
わり、特にモノリシックマイクロ波集積回路の低インピ
ーダンス線路の構成に関する。
【０００２】
【従来の技術】マイクロストリップ線路、コプレーナ線
路等はマイクロ波集積回路の基本伝送線路であり、マイ
クロ波平面回路を構成する基本の素子である。
路等はマイクロ波集積回路の基本伝送線路であり、マイ
クロ波平面回路を構成する基本の素子である。
【０００３】モノリシックマイクロ波集積回路は、砒化
ガリウム（ＧａＡｓ）等の半絶縁性基板上に電界効果ト
ランジスタ（ＦＥＴ）などの能動素子や抵抗、キャパシ
タ、インダクタなどで構成されるマイクロ波集積回路
で、基本伝送線路としてコプレーナ線路を用いている。
通常マイクロ波回路では、５０［Ω］系で回路を構成す
る。コプレーナ線路を用いて回路設計を行う場合、コプ
レーナ線路の特性インピーダンスは中心導体幅と導体厚
及び接地導体との間の間隔及び半絶縁性半導体基板の誘
電率で決定される。従って、回路設計に必要な線路のイ
ンピーダンスは、主として線路の中心導体幅と接地導体
との間の間隔を変えることにより得られる。
ガリウム（ＧａＡｓ）等の半絶縁性基板上に電界効果ト
ランジスタ（ＦＥＴ）などの能動素子や抵抗、キャパシ
タ、インダクタなどで構成されるマイクロ波集積回路
で、基本伝送線路としてコプレーナ線路を用いている。
通常マイクロ波回路では、５０［Ω］系で回路を構成す
る。コプレーナ線路を用いて回路設計を行う場合、コプ
レーナ線路の特性インピーダンスは中心導体幅と導体厚
及び接地導体との間の間隔及び半絶縁性半導体基板の誘
電率で決定される。従って、回路設計に必要な線路のイ
ンピーダンスは、主として線路の中心導体幅と接地導体
との間の間隔を変えることにより得られる。
【０００４】
【発明が解決しようとする課題】叙上のモノリシックマ
イクロ波集積回路において、５０［Ω］に対して低イン
ピーダンス線路を構成する際、コプレーナ線路の中心導
体幅を一定とし中心導体と接地導体間の距離を狭めるこ
とにより実現することが考えられるが、素子作製上困難
な場合がある。また、中心導体と接地導体間の距離を一
定とし、中心導体幅を広げることにより構成することも
考えられるが、この場合線路全体の寸法が大きくなって
しまう。
イクロ波集積回路において、５０［Ω］に対して低イン
ピーダンス線路を構成する際、コプレーナ線路の中心導
体幅を一定とし中心導体と接地導体間の距離を狭めるこ
とにより実現することが考えられるが、素子作製上困難
な場合がある。また、中心導体と接地導体間の距離を一
定とし、中心導体幅を広げることにより構成することも
考えられるが、この場合線路全体の寸法が大きくなって
しまう。
【０００５】図４に従来用いられているコプレーナ線路
の構造を示す。同図において、２３、２４は接地導体で
あり、コプレーナ線路の特性インピーダンスは中心導体
２２の導体幅と、中心導体厚と接地導体との間の間隔及
び半絶縁性半導体基板２１の誘電率により決定される。
の構造を示す。同図において、２３、２４は接地導体で
あり、コプレーナ線路の特性インピーダンスは中心導体
２２の導体幅と、中心導体厚と接地導体との間の間隔及
び半絶縁性半導体基板２１の誘電率により決定される。
【０００６】本発明はモノリシックマイクロ波集積回路
のチップサイズを縮小化するためになされたもので、コ
プレーナ線路で構成する伝送線路の線路幅及び線路間隔
を変えることなく接地導体の導体厚を変えることにより
低インピーダンス線路を構成するものであり、縮小され
てチップサイズの小さなモノリシックマイクロ波集積回
路を形成するものである。
のチップサイズを縮小化するためになされたもので、コ
プレーナ線路で構成する伝送線路の線路幅及び線路間隔
を変えることなく接地導体の導体厚を変えることにより
低インピーダンス線路を構成するものであり、縮小され
てチップサイズの小さなモノリシックマイクロ波集積回
路を形成するものである。
【０００７】
【課題を解決するための手段】本発明に係るモノリシッ
クマイクロ波集積回路は、半絶縁性半導体基板上に所定
の幅に形成された中心ストリップ導体と、前記中心スト
リップ導体の両側にこれと間隔を置いてかつこれよりも
厚く形成された接地導体とを具備し、前記接地導体厚に
よって所望のインピーダンス値を有するインピーダンス
線路が形成されてなることを特徴とする。
クマイクロ波集積回路は、半絶縁性半導体基板上に所定
の幅に形成された中心ストリップ導体と、前記中心スト
リップ導体の両側にこれと間隔を置いてかつこれよりも
厚く形成された接地導体とを具備し、前記接地導体厚に
よって所望のインピーダンス値を有するインピーダンス
線路が形成されてなることを特徴とする。
【０００８】
【作用】上記構成によるモノリシックマイクロ波集積回
路は、半絶縁性半導体基板上にストリップ導体を設け、
前記ストリップ導体上の両側に前記ストリップ導体との
間の間隔が等しく前記ストリップ導体の導体厚よりも厚
い接地導体を配置し、線路の中心導体幅及び接地導体と
の間隔を保ったまま接地導体の導体厚を変えることによ
り任意の低インピーダンス線路を構成することができ
る。
路は、半絶縁性半導体基板上にストリップ導体を設け、
前記ストリップ導体上の両側に前記ストリップ導体との
間の間隔が等しく前記ストリップ導体の導体厚よりも厚
い接地導体を配置し、線路の中心導体幅及び接地導体と
の間隔を保ったまま接地導体の導体厚を変えることによ
り任意の低インピーダンス線路を構成することができ
る。
【０００９】
（実施例１）以下、この発明の一実施例を図１を参照し
て詳細に説明する。
て詳細に説明する。
【００１０】同図において２１は半絶縁性砒化ガリウム
基板であり基板上には中心ストリップ導体である２２
と、中心ストリップ導体２２を両側から挟むように接地
導体１３、１４を配置する。接地導体１３、１４は中心
導体２２の導体厚よりも厚い導体を有する。図１及び図
４に示す伝送線路において、線路の断面寸法が波長に対
して十分小さいとき、伝送線路の特性インピーダンスＺ
0 は次式で表される。
基板であり基板上には中心ストリップ導体である２２
と、中心ストリップ導体２２を両側から挟むように接地
導体１３、１４を配置する。接地導体１３、１４は中心
導体２２の導体厚よりも厚い導体を有する。図１及び図
４に示す伝送線路において、線路の断面寸法が波長に対
して十分小さいとき、伝送線路の特性インピーダンスＺ
0 は次式で表される。
【００１１】
【式１】 ここで、Ｖ0 は光速、Ｃは単位長さ当りの静電容量、Ｃ
0 は図１及び図４において誘電体を取り除いた場合の単
位長さ当りの静電容量である。図２に図１に示す線路の
電界分布を、また、図５に図４に示す線路の電界分布を
示す。図からわかるように、図１に示す線路では接地導
体１３、１４の厚さを中心導体厚２２より厚く構成して
いるため、中心導体２２と接地導体１３、１４との間に
エネルギが集中し、単位長さあたりの静電容量が図４に
示す従来の構造に比べて増加している。また、絶縁保護
膜の比誘電率が半絶縁性半導体基板の比誘電率に近いも
のであればエネルギの集中がより顕著となる。（１）式
からもわかるように、線路の単位長さ当りの静電容量が
大きいほど線路のインピーダンスは低インピーダンスと
なる。従って、図４に示す従来の構造では、中心導体幅
あるいは接地導体との間の間隔を変えることにより、低
インピーダンス線路を構成していたが線路の構成が困難
となる、あるいは回路規模が大きくなるなどの欠点があ
った。これに対して、図１に示す本発明に係わる構造で
は、中心導体幅及び接地導体との間の間隔は変えること
なく接地導体厚を変えることにより低インピーダンス線
路を構成できるので、従来に比べてチップサイズの小さ
なモノリシックマイクロ波集積回路が実現できる。
0 は図１及び図４において誘電体を取り除いた場合の単
位長さ当りの静電容量である。図２に図１に示す線路の
電界分布を、また、図５に図４に示す線路の電界分布を
示す。図からわかるように、図１に示す線路では接地導
体１３、１４の厚さを中心導体厚２２より厚く構成して
いるため、中心導体２２と接地導体１３、１４との間に
エネルギが集中し、単位長さあたりの静電容量が図４に
示す従来の構造に比べて増加している。また、絶縁保護
膜の比誘電率が半絶縁性半導体基板の比誘電率に近いも
のであればエネルギの集中がより顕著となる。（１）式
からもわかるように、線路の単位長さ当りの静電容量が
大きいほど線路のインピーダンスは低インピーダンスと
なる。従って、図４に示す従来の構造では、中心導体幅
あるいは接地導体との間の間隔を変えることにより、低
インピーダンス線路を構成していたが線路の構成が困難
となる、あるいは回路規模が大きくなるなどの欠点があ
った。これに対して、図１に示す本発明に係わる構造で
は、中心導体幅及び接地導体との間の間隔は変えること
なく接地導体厚を変えることにより低インピーダンス線
路を構成できるので、従来に比べてチップサイズの小さ
なモノリシックマイクロ波集積回路が実現できる。
【００１２】図３に本発明に係わるモノリシックマイク
ロ波集積回路の特性を示す。
ロ波集積回路の特性を示す。
【００１３】図３において、曲線１０１は本発明に係わ
る図１に示す線路の特性であり、図１に示す半絶縁性砒
化ガリウム基板２１の基板厚は４００［μｍ］、中心ス
トリップ導体２２と接地導体１３、１４との間隔は５０
［μｍ］であり、比誘電率は１２．９である。また、絶
縁膜の比誘電率は７．０であり、中心ストリップ導体２
２の導体幅は７５［μｍ］、導体厚は２［μｍ］であ
る。点１０２は図４に示す従来の構造の線路の特性であ
り、砒化ガリウム基板２１の基板厚は４００［μｍ］、
中心ストリップ導体２２と接地導体２３、２４との間隔
は５０［μｍ］であり、比誘電率は１２．９である。ま
た、絶縁膜の比誘電率は７．０であり、中心ストリップ
導体２２の導体幅は７５［μｍ］、導体厚は２［μｍ］
である。図３に示されることから明らかなように、中心
導体と接地導体との間の間隔及び中心導体幅を一定とし
接地導体厚を変化させることにより任意の低インピーダ
ンスをもつコプレーナ線路を形成することができる。
る図１に示す線路の特性であり、図１に示す半絶縁性砒
化ガリウム基板２１の基板厚は４００［μｍ］、中心ス
トリップ導体２２と接地導体１３、１４との間隔は５０
［μｍ］であり、比誘電率は１２．９である。また、絶
縁膜の比誘電率は７．０であり、中心ストリップ導体２
２の導体幅は７５［μｍ］、導体厚は２［μｍ］であ
る。点１０２は図４に示す従来の構造の線路の特性であ
り、砒化ガリウム基板２１の基板厚は４００［μｍ］、
中心ストリップ導体２２と接地導体２３、２４との間隔
は５０［μｍ］であり、比誘電率は１２．９である。ま
た、絶縁膜の比誘電率は７．０であり、中心ストリップ
導体２２の導体幅は７５［μｍ］、導体厚は２［μｍ］
である。図３に示されることから明らかなように、中心
導体と接地導体との間の間隔及び中心導体幅を一定とし
接地導体厚を変化させることにより任意の低インピーダ
ンスをもつコプレーナ線路を形成することができる。
【００１４】（実施例２）マイクロ波集積回路（図示省
略）において、絶縁基板上に形成したストリップ導体と
前記ストリップ導体の両側に前記ストリップ導体との間
の間隔が等しく前記ストリップ導体の導体厚よりも厚い
接地導体を具備してなり、前記接地導体厚を変化させる
ことにより、従来のコプレーナ線路に比べて任意の低イ
ンピーダンス線路を形成することができる。
略）において、絶縁基板上に形成したストリップ導体と
前記ストリップ導体の両側に前記ストリップ導体との間
の間隔が等しく前記ストリップ導体の導体厚よりも厚い
接地導体を具備してなり、前記接地導体厚を変化させる
ことにより、従来のコプレーナ線路に比べて任意の低イ
ンピーダンス線路を形成することができる。
【００１５】なお、上記実施例では半絶縁性半導体基板
として砒化ガリウムを用いたが、他の材料を用いること
ができることはいうまでもない。
として砒化ガリウムを用いたが、他の材料を用いること
ができることはいうまでもない。
【００１６】
【発明の効果】以上説明したようにこの発明によれば、
モノリシックマイクロ波集積回路において、半絶縁性半
導体基板上に形成したストリップ導体と前記ストリップ
導体の両側に前記ストリップ導体との間の間隔が等しく
前記ストリップ導体の導体厚よりも厚い接地導体と前記
ストリップ導体及び接地導体上に絶縁膜を具備し、前記
接地導体厚を変化させることにより従来のコプレーナ線
路に比べて小さな低インピーダンス線路を形成でき、チ
ップサイズの小形なモノリシックマイクロ波集積回路を
提供することができる。
モノリシックマイクロ波集積回路において、半絶縁性半
導体基板上に形成したストリップ導体と前記ストリップ
導体の両側に前記ストリップ導体との間の間隔が等しく
前記ストリップ導体の導体厚よりも厚い接地導体と前記
ストリップ導体及び接地導体上に絶縁膜を具備し、前記
接地導体厚を変化させることにより従来のコプレーナ線
路に比べて小さな低インピーダンス線路を形成でき、チ
ップサイズの小形なモノリシックマイクロ波集積回路を
提供することができる。
【図１】本発明に係るモノリシックマイクロ波集積回路
の断面図。
の断面図。
【図２】本発明に係るモノリシックマイクロ波集積回路
の電界分布を示す模式図。
の電界分布を示す模式図。
【図３】モノリシックマイクロ波集積回路の特性を説明
する線図。
する線図。
【図４】従来例のモノリシックマイクロ波集積回路の断
面図。
面図。
【図５】従来例のモノリシックマイクロ波集積回路の電
界分布を示す模式図。
界分布を示す模式図。
１３，１４，２３，２４…接地導体 ２１…半絶縁性半導体基板 ２２…中心ストリップ導体 １０１，１０２…伝送線路のインピーダンス
Claims (3)
- 【請求項１】 半絶縁性半導体基板上に所定の幅に形成
された中心ストリップ導体と、前記中心ストリップ導体
の両側にこれと間隔を置いてかつこれよりも厚く形成さ
れた接地導体とを具備し、前記接地導体厚によって所望
のインピーダンス値を有するインピーダンス線路が形成
されてなることを特徴とするマイクロ波集積回路。 - 【請求項２】 半絶縁性半導体基板上に所定の幅に形成
された中心ストリップ導体と、前記中心ストリップ導体
の両側にこれと間隔を置いてかつこれよりも厚く形成さ
れた接地導体とを具備し、前記接地導体厚によって所望
のインピーダンス値を有するインピーダンス線路が形成
されてなることを特徴とするモノリシックマイクロ波集
積回路。 - 【請求項３】 前記中心ストリップ導体上および前記接
地導体上を被覆する絶縁膜を具備してなることを特徴と
する前記請求項１に記載のモノリシックマイクロ波集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04292494A JP3351613B2 (ja) | 1994-03-15 | 1994-03-15 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04292494A JP3351613B2 (ja) | 1994-03-15 | 1994-03-15 | マイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254661A true JPH07254661A (ja) | 1995-10-03 |
| JP3351613B2 JP3351613B2 (ja) | 2002-12-03 |
Family
ID=12649577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04292494A Expired - Lifetime JP3351613B2 (ja) | 1994-03-15 | 1994-03-15 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3351613B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011007507A1 (ja) * | 2009-07-17 | 2011-01-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
| JP2011101327A (ja) * | 2009-11-09 | 2011-05-19 | Canon Inc | 信号伝送路 |
| WO2025187118A1 (ja) * | 2024-03-08 | 2025-09-12 | メクテック株式会社 | フレキシブルプリント配線板 |
-
1994
- 1994-03-15 JP JP04292494A patent/JP3351613B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011007507A1 (ja) * | 2009-07-17 | 2011-01-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
| JPWO2011007507A1 (ja) * | 2009-07-17 | 2012-12-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
| US8531023B2 (en) | 2009-07-17 | 2013-09-10 | Nec Corporation | Substrate for semiconductor package and method of manufacturing thereof |
| US8802496B2 (en) | 2009-07-17 | 2014-08-12 | Nec Corporation | Substrate for semiconductor package and method of manufacturing thereof |
| JP2011101327A (ja) * | 2009-11-09 | 2011-05-19 | Canon Inc | 信号伝送路 |
| WO2025187118A1 (ja) * | 2024-03-08 | 2025-09-12 | メクテック株式会社 | フレキシブルプリント配線板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3351613B2 (ja) | 2002-12-03 |
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Legal Events
| Date | Code | Title | Description |
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