JPH0775295B2 - 高周波トランジスタの整合回路 - Google Patents
高周波トランジスタの整合回路Info
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- JPH0775295B2 JPH0775295B2 JP1203293A JP20329389A JPH0775295B2 JP H0775295 B2 JPH0775295 B2 JP H0775295B2 JP 1203293 A JP1203293 A JP 1203293A JP 20329389 A JP20329389 A JP 20329389A JP H0775295 B2 JPH0775295 B2 JP H0775295B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は高周波高出力増幅器に用いるトランジスタの入
出力の整合回路に係わるもので、特にインピーダンスの
整合をとるとともに、トランジスタの空間的大きさから
生ずる位相差による増幅効率の低下をなくすことのでき
る高周波高トランジスタの整合回路に関するものであ
る。
出力の整合回路に係わるもので、特にインピーダンスの
整合をとるとともに、トランジスタの空間的大きさから
生ずる位相差による増幅効率の低下をなくすことのでき
る高周波高トランジスタの整合回路に関するものであ
る。
従来の技術 高周波用トランジスタの入出力インピーダンスは、一般
に主線路マイクロストリップラインの特性インピーダン
ス（50オーム）に一致しない。電気信号を効率良く増幅
するためには、トランジスタの入出力インピーダンス
と、入出力それぞれの主線路マイクロストリップライン
のインピーダンスができるだけ一致して、その点におけ
る反射ができるだけ少なくなるほど好ましい。とくに高
周波高出力用トランジスタの入出力インピーダンスは、
50オームよりもはるかに低いので、通常、入出力主線路
マイクロストリップラインに並列にインピーダンスの低
い素子を挿入して、インピーダンスの整合をとるように
している。先端開放マイクロストリップライン（オープ
ンスタブ）のインピーダンス、Zosは、 Zos＝−ｊ・cot βＬ （１） 但し、β＝２π／λ、λは整合をとろうとしている周波
数におけるマイクロストリップライン上での波長 Ｌはマイクロストリップラインの長さ、で与えられる。
に主線路マイクロストリップラインの特性インピーダン
ス（50オーム）に一致しない。電気信号を効率良く増幅
するためには、トランジスタの入出力インピーダンス
と、入出力それぞれの主線路マイクロストリップライン
のインピーダンスができるだけ一致して、その点におけ
る反射ができるだけ少なくなるほど好ましい。とくに高
周波高出力用トランジスタの入出力インピーダンスは、
50オームよりもはるかに低いので、通常、入出力主線路
マイクロストリップラインに並列にインピーダンスの低
い素子を挿入して、インピーダンスの整合をとるように
している。先端開放マイクロストリップライン（オープ
ンスタブ）のインピーダンス、Zosは、 Zos＝−ｊ・cot βＬ （１） 但し、β＝２π／λ、λは整合をとろうとしている周波
数におけるマイクロストリップライン上での波長 Ｌはマイクロストリップラインの長さ、で与えられる。
したがって、ZosはβＬがπ/2、すなわち、Ｌがλ/4に
近づくにつれ小さくなり、適当な値を選ぶことにより、
トランジスタとの整合をとることができる。
近づくにつれ小さくなり、適当な値を選ぶことにより、
トランジスタとの整合をとることができる。
この方法による従来の高周波増幅器の代表的構成を第３
図に示す。
図に示す。
第３図において、101は電界効果トランジスタ（FET）、
102は入力整合回路基板、103は出力整合回路基板、104
は入力端子に接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられた、次第に電極の幅
が広くなる、いわゆるテーパー型部である。112は前記
トランジスタと前記テーパー型部を接続するワイヤー、
301は入出力整合調整用の島状電極（パッド）、302は前
記テーパー型部と調整用パッドを接続するためのワイヤ
ーである。この構造において、入力整合回路および出力
整合回路の調整は、調整用パッドをワイヤーで接続する
ことによって行っている。
102は入力整合回路基板、103は出力整合回路基板、104
は入力端子に接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられた、次第に電極の幅
が広くなる、いわゆるテーパー型部である。112は前記
トランジスタと前記テーパー型部を接続するワイヤー、
301は入出力整合調整用の島状電極（パッド）、302は前
記テーパー型部と調整用パッドを接続するためのワイヤ
ーである。この構造において、入力整合回路および出力
整合回路の調整は、調整用パッドをワイヤーで接続する
ことによって行っている。
この方式をさらに改良したものとして、整合用チップコ
ンデンサを用いたものが知られており、その代表的構造
を第４図に示す。第４図において、101は電界効果トラ
ンジスタ（FET）、401は入力整合調整回路基板、402は
出力整合調整回路基板、104は入力端子に接続されるマ
イクロストリップラインで構成された主線路、105は出
力端子に接続されるマイクロストリップラインで構成さ
れた主線路、106、107は前記主線路のトランジスタ側に
設けられたテーパー型部である。403は入力インピーダ
ンス整合用チップコンデンサ、404は出力インピーダン
ス整合用チップコンデンサで、いずれも下電極はアース
されている台座の上に接続され、上電極はワイヤーでト
ランジスタと入出力整合調整回路基板の主線路マイクロ
ストリップラインテーパー型部に接続されている。40
5、406は前記トランジスタと前記チップコンデンサおよ
び前記テーパー型部を接続するワイヤーである。この構
造において、入出力整合はチップコンデンサとそれを接
続しているワイヤーのインダクタンスで整合をとるよう
にしている。
ンデンサを用いたものが知られており、その代表的構造
を第４図に示す。第４図において、101は電界効果トラ
ンジスタ（FET）、401は入力整合調整回路基板、402は
出力整合調整回路基板、104は入力端子に接続されるマ
イクロストリップラインで構成された主線路、105は出
力端子に接続されるマイクロストリップラインで構成さ
れた主線路、106、107は前記主線路のトランジスタ側に
設けられたテーパー型部である。403は入力インピーダ
ンス整合用チップコンデンサ、404は出力インピーダン
ス整合用チップコンデンサで、いずれも下電極はアース
されている台座の上に接続され、上電極はワイヤーでト
ランジスタと入出力整合調整回路基板の主線路マイクロ
ストリップラインテーパー型部に接続されている。40
5、406は前記トランジスタと前記チップコンデンサおよ
び前記テーパー型部を接続するワイヤーである。この構
造において、入出力整合はチップコンデンサとそれを接
続しているワイヤーのインダクタンスで整合をとるよう
にしている。
発明が解決しようとする課題 しかし、従来例に示した方法は、いずれもインピーダン
スの整合のみを考慮したものであり、テーパー型部にお
ける電気信号の位相差についての考慮がなされておら
ず、とくに信号波長に比べて無視できないゲート幅をも
つ高周波高出力FETの整合回路としては不十分である。
たとえば14GHzの場合、アルミナ基板、あるいはGaAs基
板上の1/4波長に相当する長さは、約2mmであり、一方、
3Wの出力を得るためのGaAsFETのゲート幅は、約4mmであ
る。したがって、第１図に示すテーパー型部の中心部を
通る電気信号と端部を通る電気信号とでは、かなりの位
相差を生ずる。入力信号に位相差を生ずると、FETで増
幅されたあとの信号にも位相差を生じ、その結果合成さ
れた信号出力が減衰し、増幅効率が低下する。出力部に
おけるテーパー型部は、さらにその悪影響を助長する。
スの整合のみを考慮したものであり、テーパー型部にお
ける電気信号の位相差についての考慮がなされておら
ず、とくに信号波長に比べて無視できないゲート幅をも
つ高周波高出力FETの整合回路としては不十分である。
たとえば14GHzの場合、アルミナ基板、あるいはGaAs基
板上の1/4波長に相当する長さは、約2mmであり、一方、
3Wの出力を得るためのGaAsFETのゲート幅は、約4mmであ
る。したがって、第１図に示すテーパー型部の中心部を
通る電気信号と端部を通る電気信号とでは、かなりの位
相差を生ずる。入力信号に位相差を生ずると、FETで増
幅されたあとの信号にも位相差を生じ、その結果合成さ
れた信号出力が減衰し、増幅効率が低下する。出力部に
おけるテーパー型部は、さらにその悪影響を助長する。
第１の従来例に示したオープンスタブによる整合方法で
は、入出力インピーダンスの低い高周波高出力FETの整
合をとるのは、かなり困難であり、通常、第２の従来例
の構成がとられる。
は、入出力インピーダンスの低い高周波高出力FETの整
合をとるのは、かなり困難であり、通常、第２の従来例
の構成がとられる。
しかし、第２の従来例に述べた構成の場合、大きいチッ
プコンデンサを別途接続する必要があり、これにより第
１の従来例よりもインピーダンス整合はとりやすいが、
製造する上でチップを実装するため工数が増し、またチ
ップ取り付け部が別にいるなどから小型高集積化が困難
であり、その結果製造コストが高くなる。
プコンデンサを別途接続する必要があり、これにより第
１の従来例よりもインピーダンス整合はとりやすいが、
製造する上でチップを実装するため工数が増し、またチ
ップ取り付け部が別にいるなどから小型高集積化が困難
であり、その結果製造コストが高くなる。
空間的位相差をなくしながら整合をとる方式として、1/
4波長のインピーダンス変換器を用いたいわゆる、電力
分配器や電力合成器が知られており、一般に数Ｗ以上の
電力増幅器に用いられている。しかし、少なくとも1/4
波長の長さのインピーダンス変換器を必要とすることか
ら、小型化が困難である。
4波長のインピーダンス変換器を用いたいわゆる、電力
分配器や電力合成器が知られており、一般に数Ｗ以上の
電力増幅器に用いられている。しかし、少なくとも1/4
波長の長さのインピーダンス変換器を必要とすることか
ら、小型化が困難である。
課題を解決するための手段 本発明は上記課題を解決するため、主線路にマイクロス
トリップラインを用いるトランジスタのインピーダンス
整合回路において、トランジスタ側主線路がテーパー型
になっており、そのテーパー型部とアース間に、基板と
異なる誘電率を有する誘電体から成る薄膜コンデンサを
有し、高周波信号の進行方向に対する前記薄膜コンデン
サ部の長さが、前記テーパー型部の各部で異なっている
ことにより、前記薄膜コンデンサ部をでた位置におい
て、高周波信号の位相の違いが補償されるようにしたこ
とによって、前記トランジスタとのインピーダンス整合
をとりながら、同時に空間的に生ずる位相差をなくすよ
うにしたものである。
トリップラインを用いるトランジスタのインピーダンス
整合回路において、トランジスタ側主線路がテーパー型
になっており、そのテーパー型部とアース間に、基板と
異なる誘電率を有する誘電体から成る薄膜コンデンサを
有し、高周波信号の進行方向に対する前記薄膜コンデン
サ部の長さが、前記テーパー型部の各部で異なっている
ことにより、前記薄膜コンデンサ部をでた位置におい
て、高周波信号の位相の違いが補償されるようにしたこ
とによって、前記トランジスタとのインピーダンス整合
をとりながら、同時に空間的に生ずる位相差をなくすよ
うにしたものである。
作用 本発明は上記した構成により、インピーダンスが低く寸
法の大きい、高周波高出力トランジスタのインピーダン
ス整合と、空間的位相差の補償を同時にできるようにし
たものであり、さらに実装工数が少なく、小型高集積化
が可能であり、製造コストの安い高周波高出力トランジ
スタの整合回路を提供するものである。
法の大きい、高周波高出力トランジスタのインピーダン
ス整合と、空間的位相差の補償を同時にできるようにし
たものであり、さらに実装工数が少なく、小型高集積化
が可能であり、製造コストの安い高周波高出力トランジ
スタの整合回路を提供するものである。
実施例 以下、本発明の高周波トランジスタの整合回路の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
第１図は本発明の高周波トランジスタの整合回路の構造
の１実施例を示したものである。第１図において、101
は電界効果トランジスタ（FET）、102は入力整合回路基
板、103は出力整合回路基板、104は入力端子に接続され
るマイクロストリップラインで構成された主線路、105
は出力端子に接続されるマイクロストリップラインで構
成された主線路、106、107は前記主線路のトランジスタ
側に設けられたテーパー型部である。108はその一方の
電極が前記テーパー型部の一部を構成する入力整合用薄
膜コンデンサ、109はその一方の電極が前記テーパー型
部の一部を構成する出力整合用薄膜コンデンサ、110、1
11は前記薄膜コンデンサ108、109の他方の電極に接続さ
れたアース端子、112は前記テーパー型部と前記トラン
ジスタ101を接続するワイヤーである。
の１実施例を示したものである。第１図において、101
は電界効果トランジスタ（FET）、102は入力整合回路基
板、103は出力整合回路基板、104は入力端子に接続され
るマイクロストリップラインで構成された主線路、105
は出力端子に接続されるマイクロストリップラインで構
成された主線路、106、107は前記主線路のトランジスタ
側に設けられたテーパー型部である。108はその一方の
電極が前記テーパー型部の一部を構成する入力整合用薄
膜コンデンサ、109はその一方の電極が前記テーパー型
部の一部を構成する出力整合用薄膜コンデンサ、110、1
11は前記薄膜コンデンサ108、109の他方の電極に接続さ
れたアース端子、112は前記テーパー型部と前記トラン
ジスタ101を接続するワイヤーである。
入出力整合回路基板はアルミナセラミック基板を用い、
主線路およびマイクロストリップラインなどの導電部に
はCr−Auを用い、薄膜コンデンサとしては、誘電率約４
の酸化珪素を誘電体として用いた、金属−誘電体−金属
構造の薄膜コンデンサを用いた。またトランジスタとし
てGaAsFETを、また整合される周波数として14GHzを用い
た。アルミナ基板の誘電率を9.8とした場合、14GHzにお
ける1/4波長相当のマイクロストリップラインの長さは
約2mmである。
主線路およびマイクロストリップラインなどの導電部に
はCr−Auを用い、薄膜コンデンサとしては、誘電率約４
の酸化珪素を誘電体として用いた、金属−誘電体−金属
構造の薄膜コンデンサを用いた。またトランジスタとし
てGaAsFETを、また整合される周波数として14GHzを用い
た。アルミナ基板の誘電率を9.8とした場合、14GHzにお
ける1/4波長相当のマイクロストリップラインの長さは
約2mmである。
この構造において、入力整合および出力整合のインピー
ダンス整合は、薄膜コンデンサ108、109によって行う。
ダンス整合は、薄膜コンデンサ108、109によって行う。
本方式における整合方法についてさらに詳しく説明す
る。前述したように、高出力用FETの入出力インピーダ
ンスは、数オームから１オーム以下と主線路のインピー
ダンス、50オームに比べてかなり低い。そこで本実施例
ではその整合をとるために主線路マイクロストリップラ
インとアース間に薄膜コンデンサを挿入している。アー
スまでのマイクロストリップラインの長さをＬとする
と、この直列回路のインピーダンス、Zinは、 Zin＝1/jωＣ＋jZo・tanβＬ （２） ＝−ｊ（1/ωＣ−Zo・tanβＬ） （３） 但し、ω＝２πｆ β＝２π／λ ｆは整合をとろうとしている周波数、 Ｃは薄膜コンデンサの静電容量 Zoはマイクロストリップラインの特性 インピーダンス、 λは整合をとろうとしている周波数の 基板内での波長、 Ｌはマイクロストリップラインのアース までの長さである。
る。前述したように、高出力用FETの入出力インピーダ
ンスは、数オームから１オーム以下と主線路のインピー
ダンス、50オームに比べてかなり低い。そこで本実施例
ではその整合をとるために主線路マイクロストリップラ
インとアース間に薄膜コンデンサを挿入している。アー
スまでのマイクロストリップラインの長さをＬとする
と、この直列回路のインピーダンス、Zinは、 Zin＝1/jωＣ＋jZo・tanβＬ （２） ＝−ｊ（1/ωＣ−Zo・tanβＬ） （３） 但し、ω＝２πｆ β＝２π／λ ｆは整合をとろうとしている周波数、 Ｃは薄膜コンデンサの静電容量 Zoはマイクロストリップラインの特性 インピーダンス、 λは整合をとろうとしている周波数の 基板内での波長、 Ｌはマイクロストリップラインのアース までの長さである。
で表わされる。
アースまでのマイクロストリップラインの影響は、十分
幅が広くしかつ長さを短くすると、ほぼ無視することが
でき、実質的に静電容量Ｃの値で決まり、それを適当に
選択することにより、Zinの値を数オームあるいは１オ
ーム以下にすることは容易でる。
幅が広くしかつ長さを短くすると、ほぼ無視することが
でき、実質的に静電容量Ｃの値で決まり、それを適当に
選択することにより、Zinの値を数オームあるいは１オ
ーム以下にすることは容易でる。
次に本実施例の空間的位相差補償の動作について説明す
る。テーパー開始部まで同一位相できた電気信号は、テ
ーパー型部で、テーパーに沿って広がりながら進み薄膜
コンデンサ部に到達する。通常、テーパー型部の端の方
が、中心部よりも距離が長く、第１の実施例の場合も、
端の方が薄膜コンデンサに到達するまでの距離が長いよ
うに設定する。薄膜コンデンサに進入した電気信号は、
薄膜コンデンサの誘電率が基板の誘電率と異なるため、
そこで位相速度がかわる。位相速度は、誘電率の平方根
に反比例するので、誘電率が小さいほど位相速度は速
い。いまマイクロストリップラインの形成されている基
板がアルミナ基板であり、その誘電率が9.8、一方、薄
膜コンデンサを形成する誘電体の誘電率は４であり、し
たがって、薄膜コンデンサ部での位相速度は、 倍だけテーパー型部での位相速度よりも速い。したがっ
て端部の薄膜コンデンサ部の長さを、中心部の薄膜コン
デンサの長さよりも適当に長くすることにより、テーパ
ー型部で、薄膜コンデンサに到達するまでに生じた端部
での位相遅れを取り戻すことができ、薄膜コンデンサを
出てからトランジスタまでのマイクロストリップライン
の長さと、接続ワイヤーの長さを同じにしておけば、ト
ランジスタの入力部で、電気信号の位相差を完全になく
すことができる。その時、薄膜コンデンサの静電容量を
インピーダンス整合に適した値としておくことにより、
インピーダンス整合をも同時に行うことができる。
る。テーパー開始部まで同一位相できた電気信号は、テ
ーパー型部で、テーパーに沿って広がりながら進み薄膜
コンデンサ部に到達する。通常、テーパー型部の端の方
が、中心部よりも距離が長く、第１の実施例の場合も、
端の方が薄膜コンデンサに到達するまでの距離が長いよ
うに設定する。薄膜コンデンサに進入した電気信号は、
薄膜コンデンサの誘電率が基板の誘電率と異なるため、
そこで位相速度がかわる。位相速度は、誘電率の平方根
に反比例するので、誘電率が小さいほど位相速度は速
い。いまマイクロストリップラインの形成されている基
板がアルミナ基板であり、その誘電率が9.8、一方、薄
膜コンデンサを形成する誘電体の誘電率は４であり、し
たがって、薄膜コンデンサ部での位相速度は、 倍だけテーパー型部での位相速度よりも速い。したがっ
て端部の薄膜コンデンサ部の長さを、中心部の薄膜コン
デンサの長さよりも適当に長くすることにより、テーパ
ー型部で、薄膜コンデンサに到達するまでに生じた端部
での位相遅れを取り戻すことができ、薄膜コンデンサを
出てからトランジスタまでのマイクロストリップライン
の長さと、接続ワイヤーの長さを同じにしておけば、ト
ランジスタの入力部で、電気信号の位相差を完全になく
すことができる。その時、薄膜コンデンサの静電容量を
インピーダンス整合に適した値としておくことにより、
インピーダンス整合をも同時に行うことができる。
出力回路の場合は、その逆の経過をたどることになる
が、結果として薄膜コンデンサがない場合にはテーパー
型部端部と中心部とで生ずる電気信号の位相差を、薄膜
コンデンサによって同じように補償できることは明らか
である。インピーダンス整合についても、入力回路と全
く同様に考えることができる。
が、結果として薄膜コンデンサがない場合にはテーパー
型部端部と中心部とで生ずる電気信号の位相差を、薄膜
コンデンサによって同じように補償できることは明らか
である。インピーダンス整合についても、入力回路と全
く同様に考えることができる。
ゲート幅約4mm、出力3W級の同じ性能のGaAsFETを用い
て、本実施例の構造を用いた場合と第２の従来例の構造
を用いた場合とで、性能比較を行ったところ、従来例の
方法では、14GHzにおいて、電力変換効率15％、線形利
得4dBであったものが、本実施例の構造とすることによ
り、電力変換効率25％、線形利得5dBと、著しく電気特
性面での向上が見られた。
て、本実施例の構造を用いた場合と第２の従来例の構造
を用いた場合とで、性能比較を行ったところ、従来例の
方法では、14GHzにおいて、電力変換効率15％、線形利
得4dBであったものが、本実施例の構造とすることによ
り、電力変換効率25％、線形利得5dBと、著しく電気特
性面での向上が見られた。
本発明の第２の実施例を、第２図に示す。
第２図において、101は電界効果トランジスタ（FET）、
102は入力整合回路基板、103は出力整合回路基板、104
は入力対しに接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられたテーパー型部であ
る。201は入力整合用薄膜コンデンサ、202は出力整合用
薄膜コンデンサ、110、111は前記薄膜コンデンサの他方
の電極に接続されたアース端子、112は前記テーパー型
部とトランジスタを接続するワイヤーである。
102は入力整合回路基板、103は出力整合回路基板、104
は入力対しに接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられたテーパー型部であ
る。201は入力整合用薄膜コンデンサ、202は出力整合用
薄膜コンデンサ、110、111は前記薄膜コンデンサの他方
の電極に接続されたアース端子、112は前記テーパー型
部とトランジスタを接続するワイヤーである。
入出力整合回路基板には、誘電率9.8のアルミナ基板を
用い、主線路およびマイクロストリップラインなどの導
電部にはCr−Auを用い、薄膜コンデンサとしては、誘電
率約90の酸化チタンを誘電体として用いた金属−誘電体
−金属構造の薄膜コンデンサを用いた。またトランジス
タとしてGaAsFETを、また整合させる周波数として14GHz
を用いた。
用い、主線路およびマイクロストリップラインなどの導
電部にはCr−Auを用い、薄膜コンデンサとしては、誘電
率約90の酸化チタンを誘電体として用いた金属−誘電体
−金属構造の薄膜コンデンサを用いた。またトランジス
タとしてGaAsFETを、また整合させる周波数として14GHz
を用いた。
この構造において、入出力のインピーダンス整合は、第
１の実施例と同様、薄膜コンデンサ201、202によって行
う。
１の実施例と同様、薄膜コンデンサ201、202によって行
う。
第１の実施例との相違は、薄膜コンデンサの誘電率と薄
膜コンデンサ部の形状寸法である。この場合、薄膜コン
デンサの誘電率の方が、基板の誘電率よりも大きく、し
たがって、薄膜コンデンサ部での相違速度はテーパー型
部での と遅くなる。したがってこの場合には、第１の実施例の
場合とは逆に、テーパー型部端部に近い部分ほど、中心
部よりも薄膜コンデンサ部の長さが短くなるような構造
としておくことにより、薄膜コンデンサをでた部分での
電気信号の位相を各部で同一にすることができる。
膜コンデンサ部の形状寸法である。この場合、薄膜コン
デンサの誘電率の方が、基板の誘電率よりも大きく、し
たがって、薄膜コンデンサ部での相違速度はテーパー型
部での と遅くなる。したがってこの場合には、第１の実施例の
場合とは逆に、テーパー型部端部に近い部分ほど、中心
部よりも薄膜コンデンサ部の長さが短くなるような構造
としておくことにより、薄膜コンデンサをでた部分での
電気信号の位相を各部で同一にすることができる。
本実施例では、薄膜コンデンサにより、インピーダンス
整合と、空間的位相差補償をおこなっている。薄膜コン
デンサは、化学気相成長やスパッタリングといった薄膜
形成技術で作成可能であり、アルミナ基板などの各種基
板上に一体に集積化して作りこむことは容易である。し
たがって従来例に示したような、チップコンデンサを必
要としないので、実装工数が少なくまた小型高集積化が
可能であり、したがって製造コストも安くできるもので
ある。
整合と、空間的位相差補償をおこなっている。薄膜コン
デンサは、化学気相成長やスパッタリングといった薄膜
形成技術で作成可能であり、アルミナ基板などの各種基
板上に一体に集積化して作りこむことは容易である。し
たがって従来例に示したような、チップコンデンサを必
要としないので、実装工数が少なくまた小型高集積化が
可能であり、したがって製造コストも安くできるもので
ある。
発明の効果 以上、述べた如く、本発明は主線路にマイクロストリッ
プラインを用いるトランジスタのインピーダンス整合回
路において、トランジスタ側主線路がテーパー型になっ
ており、そのテーパー型部とアース間に、基板と異なる
誘電率の誘電体からなる薄膜コンデンサを有し、高周波
信号の進行方向に対する前記薄膜コンデンサの長さが、
前記テーパー型部の各部で異なっていることにより、前
記薄膜コンデンサ部をでた位置において高周波信号の位
相の違いが補償されるようにしたもので、これによりイ
ンピーダンスの低い高周波高出力トランジスタのインピ
ーダンス整合をとると同時に、トランジスタの空間的大
きさにより生ずる信号の位相差をなくすようにしたもの
であり、また実装工数が少なく、小型高集積化が可能で
あり、製造コストの安い高周波高出力トランジスタの整
合回路を提供するものである。
プラインを用いるトランジスタのインピーダンス整合回
路において、トランジスタ側主線路がテーパー型になっ
ており、そのテーパー型部とアース間に、基板と異なる
誘電率の誘電体からなる薄膜コンデンサを有し、高周波
信号の進行方向に対する前記薄膜コンデンサの長さが、
前記テーパー型部の各部で異なっていることにより、前
記薄膜コンデンサ部をでた位置において高周波信号の位
相の違いが補償されるようにしたもので、これによりイ
ンピーダンスの低い高周波高出力トランジスタのインピ
ーダンス整合をとると同時に、トランジスタの空間的大
きさにより生ずる信号の位相差をなくすようにしたもの
であり、また実装工数が少なく、小型高集積化が可能で
あり、製造コストの安い高周波高出力トランジスタの整
合回路を提供するものである。
第１図は本発明の一実施例を示す構造図、第２図は本発
明の第２の実施例の構造図、第３図、第４図は従来例の
構造図を示したものである。 101……トランジスタ、102……入力整合回路基板、103
……出力整合回路基板、104……入力側主線路、105……
出力側主線路、106、107……テーパー型部、108……入
力整合用薄膜コンデンサ、109……出力整合用薄膜コン
デンサ、110、111……アース端子、112……接続用ワイ
ヤー。
明の第２の実施例の構造図、第３図、第４図は従来例の
構造図を示したものである。 101……トランジスタ、102……入力整合回路基板、103
……出力整合回路基板、104……入力側主線路、105……
出力側主線路、106、107……テーパー型部、108……入
力整合用薄膜コンデンサ、109……出力整合用薄膜コン
デンサ、110、111……アース端子、112……接続用ワイ
ヤー。
Claims (3)
- 【請求項１】主線路にマイクロストリップラインを用い
るトランジスタのインピーダンス整合回路において、ト
ランジスタ側主線路がテーパ型になっており、そのテー
パー型部とアース間に、基板と誘電率の異なる誘電体か
らなる薄膜コンデンサを有し、高周波信号の進行方向に
対する前記薄膜コンデンサ部の長さが、前記テーパー型
部の各部で異なっていることにより、前記薄膜コンデン
サ部をでた位置において高周波信号の位相の違いが補償
されるようにしたことを特徴とする高周波トランジスタ
の整合回路。 - 【請求項２】薄膜コンデンサとして、基板より小さい誘
電率の誘電体を用い、高周波信号の進行方向に対する前
記薄膜コンデンサの長さが、前記テーパー型部の中心部
に近いほど短くなっていることを特徴とする請求項
（１）記載の高周波トランジスタの整合回路。 - 【請求項３】薄膜コンデンサとして、基板より大きい誘
電率の誘電体を用い、高周波信号の進行方向に対する前
記薄膜コンデンサの長さが、前記テーパー型部の中心部
に近いほど長くなっていることを特徴とする請求項
（１）記載の高周波トランジスタの整合回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203293A JPH0775295B2 (ja) | 1989-08-04 | 1989-08-04 | 高周波トランジスタの整合回路 |
| DE69022332T DE69022332T2 (de) | 1989-08-04 | 1990-07-31 | Anpassungsnetzwerk für Hochfrequenz-Transistor. |
| EP90308454A EP0411919B1 (en) | 1989-08-04 | 1990-07-31 | Matching circuit for high frequency transistor |
| US07/564,761 US5075645A (en) | 1989-08-04 | 1990-08-03 | Matching circuit for high frequency transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203293A JPH0775295B2 (ja) | 1989-08-04 | 1989-08-04 | 高周波トランジスタの整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366205A JPH0366205A (ja) | 1991-03-20 |
| JPH0775295B2 true JPH0775295B2 (ja) | 1995-08-09 |
Family
ID=16471641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203293A Expired - Lifetime JPH0775295B2 (ja) | 1989-08-04 | 1989-08-04 | 高周波トランジスタの整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775295B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267026A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高出力増幅器 |
| US12551993B2 (en) | 2019-12-19 | 2026-02-17 | Black & Decker Inc. | Power tool with compact motor assembly |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4699204B2 (ja) * | 2005-12-28 | 2011-06-08 | 新日本無線株式会社 | 高周波増幅回路 |
| JP2010135722A (ja) * | 2008-11-05 | 2010-06-17 | Toshiba Corp | 半導体装置 |
| JP6274358B1 (ja) * | 2016-12-29 | 2018-02-07 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-08-04 JP JP1203293A patent/JPH0775295B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267026A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高出力増幅器 |
| US12551993B2 (en) | 2019-12-19 | 2026-02-17 | Black & Decker Inc. | Power tool with compact motor assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0366205A (ja) | 1991-03-20 |
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