JPH0569311B2 - - Google Patents
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- JPH0569311B2 JPH0569311B2 JP14862385A JP14862385A JPH0569311B2 JP H0569311 B2 JPH0569311 B2 JP H0569311B2 JP 14862385 A JP14862385 A JP 14862385A JP 14862385 A JP14862385 A JP 14862385A JP H0569311 B2 JPH0569311 B2 JP H0569311B2
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- Japan
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- conductive layer
- monolithic integrated
- circuit
- integrated circuit
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモノリシツク集積回路に関し、特にマ
イクロ波用のモノリシツク集積回路に関する。
イクロ波用のモノリシツク集積回路に関する。
従来、この種のモノリシツク集積回路は、第５
図に示すように、２個のFET３１，３２と、
FET３１，３２それぞれの負荷抵抗３３，３４
と、FET３１の帰還抵抗３５と、２個の直流カ
ツト用のキヤパシタ３６，３７と、ピーキング用
のインダクタ３８とを備える。
図に示すように、２個のFET３１，３２と、
FET３１，３２それぞれの負荷抵抗３３，３４
と、FET３１の帰還抵抗３５と、２個の直流カ
ツト用のキヤパシタ３６，３７と、ピーキング用
のインダクタ３８とを備える。
従来のモノリシツク集積回路では、通常キヤパ
シタ３６，３７は酸化シリコン又は窒化シリコン
を絶縁体とした平行平板キヤパシタにより構成さ
れる。また、インダクタ３８は大きなインダクタ
ンスを得るための螺旋状に形成される。
シタ３６，３７は酸化シリコン又は窒化シリコン
を絶縁体とした平行平板キヤパシタにより構成さ
れる。また、インダクタ３８は大きなインダクタ
ンスを得るための螺旋状に形成される。
このようなモノリシツク集積回路を低周波まで
動作させるためには、キヤパシタ３６，３７の容
量値を大きくする必要があり、これらの形成に大
面積を要する。
動作させるためには、キヤパシタ３６，３７の容
量値を大きくする必要があり、これらの形成に大
面積を要する。
さらに、インダクタ３８の占める面積も大きく
なり、通常この種のモノリシツク集積回路のチツ
プ面積の大部分はキヤパシタとインダクタとで占
められる。
なり、通常この種のモノリシツク集積回路のチツ
プ面積の大部分はキヤパシタとインダクタとで占
められる。
上述した従来のモノリシツク集積回路は、チツ
プ面積が大きくなるので、高価になるという欠点
がある。
プ面積が大きくなるので、高価になるという欠点
がある。
本発明の目的は、低価格のモノリシツク集積回
路を提供することにある。
路を提供することにある。
本発明のモノリシツク集積回路装置は、基板上
に設ける螺旋状の第１の導電層と、前記第１の導
電層の上に設ける絶縁体層と、前記絶縁体層を介
して前記第１の導電層の上部に設ける螺旋状の第
２の導電層と、前記第１の導電層の両端に設ける
入力端子および出力端子と、前記第２の導電層の
両端に設ける入力端子および出力端子とを含むこ
とを特徴とする。
に設ける螺旋状の第１の導電層と、前記第１の導
電層の上に設ける絶縁体層と、前記絶縁体層を介
して前記第１の導電層の上部に設ける螺旋状の第
２の導電層と、前記第１の導電層の両端に設ける
入力端子および出力端子と、前記第２の導電層の
両端に設ける入力端子および出力端子とを含むこ
とを特徴とする。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の第１の一実施例を示す平面
図、第２図は第１図に示す実施例のＡ−A′線断
面図である。
図、第２図は第１図に示す実施例のＡ−A′線断
面図である。
第１図および第２図に示すように、サフアイア
等の誘電体またはGaAs等の半絶縁性化合物の基
板１３上に、螺旋状の第１の導電層１２を形成
し、次に酸化シリコン又は窒化シリコンの絶縁体
層１４を介して導電層１２上に第２の導電層１１
を形成する。
等の誘電体またはGaAs等の半絶縁性化合物の基
板１３上に、螺旋状の第１の導電層１２を形成
し、次に酸化シリコン又は窒化シリコンの絶縁体
層１４を介して導電層１２上に第２の導電層１１
を形成する。
導電層１２と導電層１１とは直流的に分離され
ていて、導電層１１の両端にはそれぞれ入力端子
１１INおよび出力端子１１OUTが設けられ、導電層
１２の両端にはそれぞれ入力端子１２INおよび出
力端子１２OUTが設けられる。
ていて、導電層１１の両端にはそれぞれ入力端子
１１INおよび出力端子１１OUTが設けられ、導電層
１２の両端にはそれぞれ入力端子１２INおよび出
力端子１２OUTが設けられる。
このように構成することにより、導電層１１と
導電層１２とで形成されるインダクタの導体の単
位長さ当りのインダクタンスが大きくとれること
は良く知られている。
導電層１２とで形成されるインダクタの導体の単
位長さ当りのインダクタンスが大きくとれること
は良く知られている。
なお、FET等の素子を形成する場合には、２
層以上の導電層が用いられるため、本発明の回路
素子を形成するために特別に工程を増加すること
なく、通常の工程内でこのインダクタを形成する
ことが可能である。
層以上の導電層が用いられるため、本発明の回路
素子を形成するために特別に工程を増加すること
なく、通常の工程内でこのインダクタを形成する
ことが可能である。
第３図は第１図に示す実施例の等価回路であ
る。
る。
第３図に示すように、導電層１１の単位長さ当
りのインダクタンス２１、導電層１２の単位長さ
当りのインダクタンス２２、および導電層１１と
導電層１２との層間の単位長さ当りのキヤパシタ
ンス２３により、直列のインダクタンスと直列の
キヤパシタンスとを有する複合回路が構成され
る。
りのインダクタンス２１、導電層１２の単位長さ
当りのインダクタンス２２、および導電層１１と
導電層１２との層間の単位長さ当りのキヤパシタ
ンス２３により、直列のインダクタンスと直列の
キヤパシタンスとを有する複合回路が構成され
る。
従つて、この複合回路の総合インダクタンスお
よび総合キヤパシタンスを所要の値に設定するこ
とにより、前述した従来の回路と同等の特性が得
られる。
よび総合キヤパシタンスを所要の値に設定するこ
とにより、前述した従来の回路と同等の特性が得
られる。
第４図は本発明の第２の一実施例を示す回路図
である。
である。
第４図において、３９は上記した複合回路を示
し、直流カツト用のキヤパシタを設ける必要がな
いので、チツプ面積を小さくできる。
し、直流カツト用のキヤパシタを設ける必要がな
いので、チツプ面積を小さくできる。
このキヤパシタとインダクタとの複合回路は、
本実施例の如く２段増幅器の段間回路に使用され
るばかりでなく、入力回路に用いて整合回路の１
部として用い、入力信号の直流カツトを兼ねるこ
とも可能である。
本実施例の如く２段増幅器の段間回路に使用され
るばかりでなく、入力回路に用いて整合回路の１
部として用い、入力信号の直流カツトを兼ねるこ
とも可能である。
以上説明したように本発明のモノリシツク集積
回路は、直列にキヤパシタを有するインダクタを
形成することにより、マイクロ波用のモノリシツ
ク集積回路のチツプ面積を小さくできるので、価
格を低減できるという効果がある。
回路は、直列にキヤパシタを有するインダクタを
形成することにより、マイクロ波用のモノリシツ
ク集積回路のチツプ面積を小さくできるので、価
格を低減できるという効果がある。
第１図は本発明の第１の一実施例を示す平面
図、第２図は第１図に示す実施例のＡ−A′線断
面図、第３図は第１図に示す実施例の等価回路
図、第４図は本発明の第２の一実施例を示す回路
図、第５図は従来のモノリシツク集積回路の一例
を示す回路図である。 １１，１２……導電層、１３……基板、１４…
…絶縁体層、２１，２２……インダクタンス、２
３……キヤパシタンス、３１，３２……FET、
３３，３４……負荷抵抗、３５……帰還抵抗、３
６，３７……キヤパシタ。
図、第２図は第１図に示す実施例のＡ−A′線断
面図、第３図は第１図に示す実施例の等価回路
図、第４図は本発明の第２の一実施例を示す回路
図、第５図は従来のモノリシツク集積回路の一例
を示す回路図である。 １１，１２……導電層、１３……基板、１４…
…絶縁体層、２１，２２……インダクタンス、２
３……キヤパシタンス、３１，３２……FET、
３３，３４……負荷抵抗、３５……帰還抵抗、３
６，３７……キヤパシタ。
Claims (1)
- １ 基板上に設ける螺旋状の第１の導電層と、前
記第１の導電層の上に設ける絶縁体層と、前記絶
縁体層を介して前記第１の導電層の上部に設ける
螺旋状の第２の導電層と、前記第１の導電層の両
端に設ける入力端子および出力端子と、前記第２
の導電層の両端に設ける入力端子および出力端子
とを含むことを特徴とするモノリシツク集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14862385A JPS629661A (ja) | 1985-07-05 | 1985-07-05 | モノリシック集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14862385A JPS629661A (ja) | 1985-07-05 | 1985-07-05 | モノリシック集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629661A JPS629661A (ja) | 1987-01-17 |
| JPH0569311B2 true JPH0569311B2 (ja) | 1993-09-30 |
Family
ID=15456924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14862385A Granted JPS629661A (ja) | 1985-07-05 | 1985-07-05 | モノリシック集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629661A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677407A (ja) * | 1992-04-06 | 1994-03-18 | Nippon Precision Circuits Kk | 半導体装置 |
| TW275152B (ja) * | 1993-11-01 | 1996-05-01 | Ikeda Takeshi |
-
1985
- 1985-07-05 JP JP14862385A patent/JPS629661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629661A (ja) | 1987-01-17 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |