JPH0725716Y2 - Ｆｆｔアナライザ - Google Patents
ＦｆｔアナライザInfo
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- JPH0725716Y2 JPH0725716Y2 JP17732087U JP17732087U JPH0725716Y2 JP H0725716 Y2 JPH0725716 Y2 JP H0725716Y2 JP 17732087 U JP17732087 U JP 17732087U JP 17732087 U JP17732087 U JP 17732087U JP H0725716 Y2 JPH0725716 Y2 JP H0725716Y2
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Description
【考案の詳細な説明】 《産業上の利用分野》 本考案は、FFTアナライザ等の信号入力部において２つ
のA/D変換器を動作させてサンプリング速度の向上を図
る場合のデータの補正に関するものである。
のA/D変換器を動作させてサンプリング速度の向上を図
る場合のデータの補正に関するものである。
《従来の技術》 第４図は本願出願人による先行技術の概要を示す構成ブ
ロック図である。これはデータ入力部において、２個の
A/D変換器を並列に動作させることによりFFTアナライザ
（FFT:Fast Fourier Transform）の速度の向上を図るも
ので、２は入力端子１を介して入力信号が印加されるア
ッテネータでアンチエイリアシング・フィルタを含むも
の、3,4はこのアッテネータ２をA/D変換する２つのA/D
変換器でサンプルホールド機能を含むもの、８はこのA/
D変換器3,4からデータが出力されるデータバス、５はこ
のデータバス８上のデータを記憶するメモリ、６はこの
メモリ５から読出されたデータにFFT演算等を行いその
出力がCRT表示される信号処理演算部（以下DSPと略称す
る）、７はA/D変換器3,4に逆相のクロックを印加するた
めのインバータ（NOT回路）である。端子１に入力され
た信号はアッテネータ２を通過後A/D変換器3,4で、逆相
のクロックにより互いに半周期ずれたA/D変換を行わ
れ、変換されたディジタル・データはデータバス８に交
互に出力される。この出力されたデータは波形メモリ５
に書込まれ、DSP6がメモリ５から読出したデータに演算
を実行し、その出力をCRT表示する。
ロック図である。これはデータ入力部において、２個の
A/D変換器を並列に動作させることによりFFTアナライザ
（FFT:Fast Fourier Transform）の速度の向上を図るも
ので、２は入力端子１を介して入力信号が印加されるア
ッテネータでアンチエイリアシング・フィルタを含むも
の、3,4はこのアッテネータ２をA/D変換する２つのA/D
変換器でサンプルホールド機能を含むもの、８はこのA/
D変換器3,4からデータが出力されるデータバス、５はこ
のデータバス８上のデータを記憶するメモリ、６はこの
メモリ５から読出されたデータにFFT演算等を行いその
出力がCRT表示される信号処理演算部（以下DSPと略称す
る）、７はA/D変換器3,4に逆相のクロックを印加するた
めのインバータ（NOT回路）である。端子１に入力され
た信号はアッテネータ２を通過後A/D変換器3,4で、逆相
のクロックにより互いに半周期ずれたA/D変換を行わ
れ、変換されたディジタル・データはデータバス８に交
互に出力される。この出力されたデータは波形メモリ５
に書込まれ、DSP6がメモリ５から読出したデータに演算
を実行し、その出力をCRT表示する。
《考案が解決しようとする問題点》 しかしながら、上記のような構成の装置では、アッテネ
ータ2,A/D変換器3,4にオフセット，ドリフト，特性の不
揃い等が存在し、このためメモリ５に取込んだデータに
は第５図に示すようなDCモードの誤差と、第６図に示す
ようなナイキストモードの誤差（サンプリング間隔の２
倍に対応するナイキスト周波数で生じる誤差）が生ず
る。ここでΔｔはA/D変換器3,4のサンプリング間隔であ
る。これらの誤差を除去せずにDSP6においてブロックフ
ローティング等のFFT演算を行うと、そのパワースペク
トラムは第７図に示すように、DC成分の誤差成分72およ
びナイキストモードの誤差成分73の振幅が大きいため
に、本来解析すべき信号71の成分のダイナミックレンジ
が低下するおそれがある。第７図において、fsはサンプ
リング周波数を示し、fs/2はナイキスト周波数を示す。
図で点線74はCRTに表示する領域を表している。DCモー
ドの誤差成分に関しては、FFTアナライザの性質から、A
/D変換後に取得データのみをもとに補正を行う方法は端
子１から入力される信号のDC成分も除去してしまうから
使用できず、キャリブレーション用のデータを使う等の
従来の１個のA/D変換器を用いるFFTアナライザにおける
補正法を適用する。しかしナイキストモード誤差の場合
は、この補正法を適用したとしても、オフセット，ドリ
フト,A/D変換器3,4の不揃い等が時々刻々ゆっくりと変
化するので、取込んだデータを本当に補正できるという
保証がない。
ータ2,A/D変換器3,4にオフセット，ドリフト，特性の不
揃い等が存在し、このためメモリ５に取込んだデータに
は第５図に示すようなDCモードの誤差と、第６図に示す
ようなナイキストモードの誤差（サンプリング間隔の２
倍に対応するナイキスト周波数で生じる誤差）が生ず
る。ここでΔｔはA/D変換器3,4のサンプリング間隔であ
る。これらの誤差を除去せずにDSP6においてブロックフ
ローティング等のFFT演算を行うと、そのパワースペク
トラムは第７図に示すように、DC成分の誤差成分72およ
びナイキストモードの誤差成分73の振幅が大きいため
に、本来解析すべき信号71の成分のダイナミックレンジ
が低下するおそれがある。第７図において、fsはサンプ
リング周波数を示し、fs/2はナイキスト周波数を示す。
図で点線74はCRTに表示する領域を表している。DCモー
ドの誤差成分に関しては、FFTアナライザの性質から、A
/D変換後に取得データのみをもとに補正を行う方法は端
子１から入力される信号のDC成分も除去してしまうから
使用できず、キャリブレーション用のデータを使う等の
従来の１個のA/D変換器を用いるFFTアナライザにおける
補正法を適用する。しかしナイキストモード誤差の場合
は、この補正法を適用したとしても、オフセット，ドリ
フト,A/D変換器3,4の不揃い等が時々刻々ゆっくりと変
化するので、取込んだデータを本当に補正できるという
保証がない。
本考案は上記のような問題点を解決するためになされた
もので、２個のA/D変換器を用いて２倍のサンプリング
レートの変換を行う入力部を持つFFTアナライザにおい
て、２個のA/D変換器の特性の不揃い等により発生する
ナイキストモード誤差の除去を取得データのみをもとに
実現することを目的とする。
もので、２個のA/D変換器を用いて２倍のサンプリング
レートの変換を行う入力部を持つFFTアナライザにおい
て、２個のA/D変換器の特性の不揃い等により発生する
ナイキストモード誤差の除去を取得データのみをもとに
実現することを目的とする。
《問題点を解決するための手段》 本考案は上記課題を解決する為に、入力信号を交互にサ
ンプリングしディジタル値に変換する第１および第２の A/D変換器と、 これら２つのA/D変換器の夫々の出力値を平均値演算す
る第１及び第２の平均値演算手段と、 第１の平均値演算手段の出力値から第２の平均値演算手
段の出力値を引算する引算手段と、 この引算手段から得られる出力値を1/2倍する乗算手段
と、 前記第１および第２のA/D変換器から得られるディジタ
ル値を交互に格納するメモリと、 前記第１のA/D変換器より得られたデータであれば前記
メモリの出力データから前記乗算手段の出力値を減算
し、第２のA/D変換器より得られたデータであれば前記
乗算手段から得られる出力値に前記メモリの出力データ
を加算する加減算手段と、 この加減算手段の出力を信号処理する信号処理演算部
と、 を備え、前記第１および第２のA/D変換器が交互に出力
するデータ系列に含まれるナイキストモードの誤算成分
を除去することを特徴とする。
ンプリングしディジタル値に変換する第１および第２の A/D変換器と、 これら２つのA/D変換器の夫々の出力値を平均値演算す
る第１及び第２の平均値演算手段と、 第１の平均値演算手段の出力値から第２の平均値演算手
段の出力値を引算する引算手段と、 この引算手段から得られる出力値を1/2倍する乗算手段
と、 前記第１および第２のA/D変換器から得られるディジタ
ル値を交互に格納するメモリと、 前記第１のA/D変換器より得られたデータであれば前記
メモリの出力データから前記乗算手段の出力値を減算
し、第２のA/D変換器より得られたデータであれば前記
乗算手段から得られる出力値に前記メモリの出力データ
を加算する加減算手段と、 この加減算手段の出力を信号処理する信号処理演算部
と、 を備え、前記第１および第２のA/D変換器が交互に出力
するデータ系列に含まれるナイキストモードの誤算成分
を除去することを特徴とする。
《実施例》 以下本考案を図面を用いて詳しく説明する。
第１図は本考案に係るFFTアナライザの一実施例を示す
構成ブロック図である。第４図と同じ部分は同一の記号
を付して説明を省略する。なお第４図のクロック関連回
路はここでは省略されている。11,12はA/D変換器3,4の
ディジタル出力をそれぞれ入力する平均値回路、13はこ
の平均値回路11,12の出力の差を演算する引算回路、14
はこの引算回路13の出力を入力する乗算回路、15はこの
乗算回路14の出力およびメモリ５の出力を入力しDSP回
路６に出力する加減算回路である。
構成ブロック図である。第４図と同じ部分は同一の記号
を付して説明を省略する。なお第４図のクロック関連回
路はここでは省略されている。11,12はA/D変換器3,4の
ディジタル出力をそれぞれ入力する平均値回路、13はこ
の平均値回路11,12の出力の差を演算する引算回路、14
はこの引算回路13の出力を入力する乗算回路、15はこの
乗算回路14の出力およびメモリ５の出力を入力しDSP回
路６に出力する加減算回路である。
上記のような構成の装置の動作を次に説明する。ナイキ
ストモード誤差は第７図に示す通り通例CRTに表示しな
い周波数fs/2において存在するので、端子１から入力す
る信号のナイキスト成分を同時に除去しても差支えな
い。したがって本考案では以下に示すように、データバ
ス８以降のディジタルデータについてナイキストモード
の誤差を除去する。端子１に入力された信号は第４図の
場合と同様にA/D変換された後メモリ５に格納される
が、格納データのうち偶数番目のデータは１→２→３→
８→５の径路を通り、奇数番目のデータは１→２→４→
８→５の径路を通ってA/D変換されるものとする。偶数
番目のデータに関してはA/D変換器３における変換と同
時に平均値回路11によってその平均値が計算され、全デ
ータについてA/D変換終了後、平均値出力が引算回路13
の一方の入力となる。また奇数番目のデータに関しては
A/D変換器４における交換と同時に平均値回路12によっ
てその平均値が計算され、全データについてA/D変換終
了後、平均値が引算回路13の他方の入力となる。引算回
路13では両平均値の差が演算され、その出力は乗算器14
で1/2倍される。DSP6によりFFT等の演算処理が開始する
と、DSP6がメモリ５からデータを取込む度に、そのデー
タが偶数番目のものであれば、加減算回路15がメモリ５
の読出しデータから乗算器14の出力データを減じたデー
タをDSP6に渡す。反対にそのデータが奇数番目のもので
あれば、加減算回路15がメモリ５の読出しデータに乗算
器14の出力データを加えたデータをDSP6に渡す。
ストモード誤差は第７図に示す通り通例CRTに表示しな
い周波数fs/2において存在するので、端子１から入力す
る信号のナイキスト成分を同時に除去しても差支えな
い。したがって本考案では以下に示すように、データバ
ス８以降のディジタルデータについてナイキストモード
の誤差を除去する。端子１に入力された信号は第４図の
場合と同様にA/D変換された後メモリ５に格納される
が、格納データのうち偶数番目のデータは１→２→３→
８→５の径路を通り、奇数番目のデータは１→２→４→
８→５の径路を通ってA/D変換されるものとする。偶数
番目のデータに関してはA/D変換器３における変換と同
時に平均値回路11によってその平均値が計算され、全デ
ータについてA/D変換終了後、平均値出力が引算回路13
の一方の入力となる。また奇数番目のデータに関しては
A/D変換器４における交換と同時に平均値回路12によっ
てその平均値が計算され、全データについてA/D変換終
了後、平均値が引算回路13の他方の入力となる。引算回
路13では両平均値の差が演算され、その出力は乗算器14
で1/2倍される。DSP6によりFFT等の演算処理が開始する
と、DSP6がメモリ５からデータを取込む度に、そのデー
タが偶数番目のものであれば、加減算回路15がメモリ５
の読出しデータから乗算器14の出力データを減じたデー
タをDSP6に渡す。反対にそのデータが奇数番目のもので
あれば、加減算回路15がメモリ５の読出しデータに乗算
器14の出力データを加えたデータをDSP6に渡す。
第２図は第１図における平均値回路11（12）の具体例を
示す構成ブロック図である。31はA/D変換器３（４）の
出力を一方の入力とする加算器、32はこの加算器31の出
力をラッチしその出力を前記加算器31の他方の入力とす
るラッチ回路、33は割算器を構成し前記ラッチ回路32の
出力を入力して引算回路13に出力するシフタである。FF
Tで取扱うデータ点数ＮはＮ＝2nで表されるので、シフ
タを用いて割算器を構成できる。A/D変換器３（４）の
出力が変化するごとにラッチ回路32は加算器31の出力デ
ータをラッチしてゆく。最終的には加算器31の内容はA/
D変換器３（４）からの各出力データが積算された値を
示す。この積算値はラッチ回路32を介してシフタ33に入
力しデータ点数Ｎで割られ平均値出力となる。なおデー
タ点数Ｎを固定とすれば、割算器はワイアード・ロジッ
ク（論理回路を固定配線したもの）でも構成できる。
示す構成ブロック図である。31はA/D変換器３（４）の
出力を一方の入力とする加算器、32はこの加算器31の出
力をラッチしその出力を前記加算器31の他方の入力とす
るラッチ回路、33は割算器を構成し前記ラッチ回路32の
出力を入力して引算回路13に出力するシフタである。FF
Tで取扱うデータ点数ＮはＮ＝2nで表されるので、シフ
タを用いて割算器を構成できる。A/D変換器３（４）の
出力が変化するごとにラッチ回路32は加算器31の出力デ
ータをラッチしてゆく。最終的には加算器31の内容はA/
D変換器３（４）からの各出力データが積算された値を
示す。この積算値はラッチ回路32を介してシフタ33に入
力しデータ点数Ｎで割られ平均値出力となる。なおデー
タ点数Ｎを固定とすれば、割算器はワイアード・ロジッ
ク（論理回路を固定配線したもの）でも構成できる。
第３図は第１図の加減算回路15の具体例を示す構成ブロ
ック図である。41は乗算器14の出力を入力する符号反転
回路、42はこの符号反転回路41の出力を入力するバッフ
ァ、43は乗算器14の出力を入力するバッファ、44はバッ
ファ42または43の出力をその一方の入力とし、メモリ５
の出力を他方の入力としDSP6に出力する加算器である。
メモリ５から偶数番目のデータを入力する場合にはバッ
ファ42がイネーブルとなり、乗算器14の出力データを符
号反転回路41により符号反転した後加算器44でメモリ５
からのデータと加算する。この結果、メモリ５の出力デ
ータから乗算器14の出力データを減じたデータがDSP6に
出力される。メモリ５から奇数番目のデータを入力する
場合にはバッファ43がイネーブルとなり、乗算器14の出
力データを加算器44でメモリ５からの前記データと加算
する。この結果、メモリ５の出力データと乗算器14の出
力データを加えたデータがDSP6に出力される。
ック図である。41は乗算器14の出力を入力する符号反転
回路、42はこの符号反転回路41の出力を入力するバッフ
ァ、43は乗算器14の出力を入力するバッファ、44はバッ
ファ42または43の出力をその一方の入力とし、メモリ５
の出力を他方の入力としDSP6に出力する加算器である。
メモリ５から偶数番目のデータを入力する場合にはバッ
ファ42がイネーブルとなり、乗算器14の出力データを符
号反転回路41により符号反転した後加算器44でメモリ５
からのデータと加算する。この結果、メモリ５の出力デ
ータから乗算器14の出力データを減じたデータがDSP6に
出力される。メモリ５から奇数番目のデータを入力する
場合にはバッファ43がイネーブルとなり、乗算器14の出
力データを加算器44でメモリ５からの前記データと加算
する。この結果、メモリ５の出力データと乗算器14の出
力データを加えたデータがDSP6に出力される。
次に上記装置の動作を数式を用いて説明する。DSP6の処
理するデータ点数をＮ点とし、端子１から入力する信号
をｘ（ｔ）とし、A/D変換器3,4の特性の不揃い等による
ナイキストモードの誤差をｍとし、A/D変換器３では＋
ｍ、A/D変換器４では−ｍの誤差を発生しているものと
する。
理するデータ点数をＮ点とし、端子１から入力する信号
をｘ（ｔ）とし、A/D変換器3,4の特性の不揃い等による
ナイキストモードの誤差をｍとし、A/D変換器３では＋
ｍ、A/D変換器４では−ｍの誤差を発生しているものと
する。
なお、このように＋m,−ｍの誤差が発生するものと仮定
したのはナイキストモードの誤差は、２つのA/D変換器
の直流のオフセット（の差）により発生するからであ
る。
したのはナイキストモードの誤差は、２つのA/D変換器
の直流のオフセット（の差）により発生するからであ
る。
このことを第８図を用いて説明する。A/D変換器3,4のDC
オフセットを各々のE1E2とする。この中心値に該当する
DCエラー（＝（E1＋E2）/2）を中心として、同値の誤差
（ここではｍ）が発生している。このDCオフセットのみ
誤差を表したものが第５図となり、ナイキストモードの
誤差（＋m,−ｍ）を表したものが第６図である。このよ
うな条件を用いて第１図の回路でメモリ５に格納される
データを表すと、 ｛ｘ（０）＋m,x（１）−m,x（２）＋m,x（３）−m,…,
x（Ｎ−１）−ｍ｝…（１） となる。従来の方式では、メモリ５のデータに対して直
接DSP6で処理するので、ナイキスト周波数（fs/2）に対
応するフーリエ変換Ｘ（N/2）は ただしe-j2 π nN/2はｎ＝2kのとき１、ｎ＝2k＋１のとき
−１である。（２）式の成分を除去するのが本願考案の
ねらいである。
オフセットを各々のE1E2とする。この中心値に該当する
DCエラー（＝（E1＋E2）/2）を中心として、同値の誤差
（ここではｍ）が発生している。このDCオフセットのみ
誤差を表したものが第５図となり、ナイキストモードの
誤差（＋m,−ｍ）を表したものが第６図である。このよ
うな条件を用いて第１図の回路でメモリ５に格納される
データを表すと、 ｛ｘ（０）＋m,x（１）−m,x（２）＋m,x（３）−m,…,
x（Ｎ−１）−ｍ｝…（１） となる。従来の方式では、メモリ５のデータに対して直
接DSP6で処理するので、ナイキスト周波数（fs/2）に対
応するフーリエ変換Ｘ（N/2）は ただしe-j2 π nN/2はｎ＝2kのとき１、ｎ＝2k＋１のとき
−１である。（２）式の成分を除去するのが本願考案の
ねらいである。
平均値回路11では偶数番目のデータの平均をとるから、
その出力データD11は 同様に平均値回路12の出力データD12は したがって乗算器14の出力データD13は となる。次に加減算回路15では（１）式で示されるメモ
リ５の出力データに（３）式で示される出力データD13
を減算，加算，減算，加算，…加算を行うから加減算回
路15からの出力データは となる。次にDSP6で信号処理を行うが、（４）式のデー
タのナイキスト周波数（fs/2）に対応するフーリエ変換
Ｘ（N/2）は となり、ナイキスト周波数（fs/2）に対応するフーリエ
変換Ｘ（N/2）が除去されたことになる。また（４）式
から明らかなように、上記装置ではナイキストモード以
外の補正は行っていないので、ナイキスト周波数以外の
周波数に対応するフーリエ変換 ｛Ｘ（０）,X（１），…,X（N/2−１）｝および｛Ｘ（N
/2＋１），…,X（Ｎ−１）｝にはまったく影響を与えな
い。
その出力データD11は 同様に平均値回路12の出力データD12は したがって乗算器14の出力データD13は となる。次に加減算回路15では（１）式で示されるメモ
リ５の出力データに（３）式で示される出力データD13
を減算，加算，減算，加算，…加算を行うから加減算回
路15からの出力データは となる。次にDSP6で信号処理を行うが、（４）式のデー
タのナイキスト周波数（fs/2）に対応するフーリエ変換
Ｘ（N/2）は となり、ナイキスト周波数（fs/2）に対応するフーリエ
変換Ｘ（N/2）が除去されたことになる。また（４）式
から明らかなように、上記装置ではナイキストモード以
外の補正は行っていないので、ナイキスト周波数以外の
周波数に対応するフーリエ変換 ｛Ｘ（０）,X（１），…,X（N/2−１）｝および｛Ｘ（N
/2＋１），…,X（Ｎ−１）｝にはまったく影響を与えな
い。
このような構成のFFTアナライザによれば、ナイキスト
モードの誤差を除去できるので、DSP6の信号処理におい
てダイナミックレンジを確保できる。
モードの誤差を除去できるので、DSP6の信号処理におい
てダイナミックレンジを確保できる。
またA/D変換器の不揃いに起因するナイキストモード誤
差のみでなく、全てのナイキストモード誤差を除去する
ことができ、ナイキストモード以外の周波数成分には全
く影響しない。
差のみでなく、全てのナイキストモード誤差を除去する
ことができ、ナイキストモード以外の周波数成分には全
く影響しない。
またディジタル演算による完全な後処理であるから誤差
の変動等にも対応でき、アナログ部で補正を加える方式
と比較してナイキストモードの除去が確実である。
の変動等にも対応でき、アナログ部で補正を加える方式
と比較してナイキストモードの除去が確実である。
なお第２図の平均値回路11（12）においてシフタ33で余
分にシフトして1/2倍としておけば、第１図において乗
算器14を省略することができる。
分にシフトして1/2倍としておけば、第１図において乗
算器14を省略することができる。
また上記実施例における平均値回路11,12,引算回路13,
乗算器14,加減算回路15等をソフトウェアで実現するこ
ともできる。
乗算器14,加減算回路15等をソフトウェアで実現するこ
ともできる。
《考案の効果》 以上述べたように本考案によれば、２個のA/D変換器を
用いて２倍のサンプリングレートの変換を行う入力部を
持つFFTアナライザにおいて、２個のA/D変換器の特性の
不揃い等により発生するナイキストモード誤差の除去を
簡単な構成で実現することができる。
用いて２倍のサンプリングレートの変換を行う入力部を
持つFFTアナライザにおいて、２個のA/D変換器の特性の
不揃い等により発生するナイキストモード誤差の除去を
簡単な構成で実現することができる。
【図面の簡単な説明】 第１図は本考案に係るFFTアナライザの一実施例を示す
構成ブロック図、第２図は第１図装置の平均値回路11
（12）の具体例を示す構成ブロック図、第３図は第１図
装置の加減算回路15の具体例を示す構成ブロック図、第
４図は従来のFFTアナライザを示す構成ブロック図、第
５図および第６図は第４図装置で生じる誤差モードを示
す説明図、第７図は信号処理演算部６のパワースペクト
ラム出力を示す説明図、第８図は、２個のA/D変換器に
よって発生する誤差を示す説明図である。 3,4…A/D変換器、11,12…平均値演算手段、13…引算手
段、15…加減算手段。
構成ブロック図、第２図は第１図装置の平均値回路11
（12）の具体例を示す構成ブロック図、第３図は第１図
装置の加減算回路15の具体例を示す構成ブロック図、第
４図は従来のFFTアナライザを示す構成ブロック図、第
５図および第６図は第４図装置で生じる誤差モードを示
す説明図、第７図は信号処理演算部６のパワースペクト
ラム出力を示す説明図、第８図は、２個のA/D変換器に
よって発生する誤差を示す説明図である。 3,4…A/D変換器、11,12…平均値演算手段、13…引算手
段、15…加減算手段。
Claims (1)
- 【請求項１】入力信号を交互にサンプリングしディジタ
ル値に変換する第１および第２のA/D変換器と、 これら２つのA/D変換器の夫々の出力値を平均値演算す
る第１及び第２の平均値演算手段と、 第１の平均値演算手段の出力値から第２の平均値演算手
段の出力値を引算する引算手段と、 この引算手段から得られる出力値を1/2倍する乗算手段
と、 前記第１および第２のA/D変換器から得られるディジタ
ル値を交互に格納するメモリと、 前記第１のA/D変換器より得られたデータであれば前記
メモリの出力データから前記乗算手段の出力値を減算
し、第２のA/D変換器より得られたデータであれば前記
乗算手段から得られる出力値に前記メモリの出力データ
を加算する加減算手段と、 この加減算手段の出力を信号処理する信号処理演算部
と、 を備え、前記第１および第２のA/D変換器が交互に出力
するデータ系列に含まれるナイキストモードの誤算成分
を除去することを特徴とするFFTアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17732087U JPH0725716Y2 (ja) | 1987-11-20 | 1987-11-20 | Ｆｆｔアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17732087U JPH0725716Y2 (ja) | 1987-11-20 | 1987-11-20 | Ｆｆｔアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0181580U JPH0181580U (ja) | 1989-05-31 |
| JPH0725716Y2 true JPH0725716Y2 (ja) | 1995-06-07 |
Family
ID=31468988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17732087U Expired - Lifetime JPH0725716Y2 (ja) | 1987-11-20 | 1987-11-20 | Ｆｆｔアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0725716Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6568608B2 (ja) * | 2018-02-02 | 2019-08-28 | アンリツ株式会社 | 信号測定装置及び信号測定方法 |
-
1987
- 1987-11-20 JP JP17732087U patent/JPH0725716Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0181580U (ja) | 1989-05-31 |
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