JPH07262002A - 論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、記憶回路おいて記憶情報が変化
しない場合には、その記憶回路に同期信号を与えず記憶
回路の動作を停止させて、消費電力の低減を達成し得る
論理回路を提供することを目的とする。 【構成】 この発明は、同期信号にしたがって情報を記
憶するレジスタ１と、同期信号をバッファするバッファ
回路２と、イネーブル信号に基づいて、内容が変化しな
い情報を記憶するレジスタ１にクロック信号の供給が停
止され、内容が変化する情報を記憶するレジスタ１にク
ロック信号が供給されるようにクロック信号の供給をマ
スク制御するラッチ回路３及びＡＮＤゲート４とから構
成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号に同期し
て命令やデータといった情報を入出力して記憶する組み
合わせ回路や順序回路等の論理回路に関し、低消費電力
化を図った論理回路に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサの設計では、
チップ全体の消費電力の中で同期をとるため同期信号
（クロック信号）に係わる消費電力が５０％以上にも及
ぶ場合がある。その中でも記憶回路の消費電力が多くの
割合を占めている。

【０００３】このような記憶回路としては、回路構成を
図１４に、シンボルを図１５に示すクロックドインバー
タ１６０及びインバータ１６１を使用して、図１６に示
すように構成されたフリップフロップ回路（以後Ｆ／Ｆ
と略す）が知られている。このＦ／Ｆは、クロック信号
（ＣＫ）とその反転信号（ＣＫＮ）に同期して動作し、
そのシンボルは例えば図１７に示すように表され、その
真理値は図１８に示すようになる。

【０００４】また、他の記憶回路としては、例えば図１
９に示すように構成されたラッチ回路が知られており、
このラッチ回路のシンボルは例えば図２０に示すように
表され、その真理値は図２１に示すようになる。

【０００５】このような記憶回路を使用した例えば３２
ビットのマイクロプロセッサにおいて、一時的にデータ
を記憶するためには、図１６に示すＦ／Ｆを図２２に示
すように３２ビット分縦続接続してなるレジスタや３２
ビット分の図１９に示すラッチ回路が必要となる。

【０００６】ラッチ回路はクロック信号がハイレベルの
期間中データ取り込み口を開けているため、その間にデ
ータが変化するとそれにともない出力も変化する。そし
て、クロック信号の立ち下がりでデータ取り込み口が閉
まりその瞬間のデータが、クロック信号がロウレベルの
期間中保持される。したがって、クロック信号がロウレ
ベルの間に変化した入力データは、クロック信号がハイ
レベルになるまで出力されないことになる。

【０００７】このようなラッチ回路を直列に接続すると
マスタースレーブ型のＤ型Ｆ／Ｆが構成される。このＦ
／Ｆはデータの取り込みを行うマスター回路とデータを
保持するスレーブ回路からなり、入力データの確定及び
出力データの変化がともにクロック信号のエッジに同期
して行われる。

【０００８】このようなＦ／Ｆを用いた例えば図２２に
示すレジスタにおいて、クロック信号はデータの値をＦ
／Ｆ２２０内に取り込んだり、取り込んだ値を出力する
タイミングを制御している。このようなクロック信号は
３２ビット分のＦ／Ｆ２２０を駆動するためインバータ
２２１でバッファリングを行っている。このインバータ
２２１は、データが有効でない場合でもクロック信号が
変化する毎に３２ビット分のＦ／Ｆ２２０を駆動しなけ
ればならない。さらに、これと同時にＦ／Ｆ２２０の内
部回路も動作して電力が消費される。

【０００９】そこで、図２３に示すように、必要に応じ
てクロック信号がＦ／Ｆに供給されないように構成され
たレジスタがある。

【００１０】図２３において、レジスタはデータが有効
である時、イネーブル（Ｅｎａｂｌｅ）信号を保持する
ラッチ回路２３０とＡＮＤ（論理和）ゲート２３１によ
ってクロック信号をマスクし、Ｆ／Ｆ２３２の駆動を制
御するようにしている。これにより、不必要なデータ取
り込みを行わないようにして、消費電力の削減を図って
いる。一方。このような方式では、データが有効でクロ
ック信号がマスクされない場合は、データがどのような
値でも必ずデータの更新が行われることになる。

【００１１】

【発明が解決しようとする課題】以上説明したように、
図２３に示す従来の消費電力削減型のレジスタにあって
は、クロック信号がマスクされず入力データが有効であ
れば必ずレジスタの記憶データが更新されていた。した
がって、３２ビットの入力データの内一部のデータしか
変化しない場合でも、３２ビット分全てのＦ／Ｆならび
にクロック信号をバッファするインバータ２３３が駆動
されていた。すなわち、変化しないデータを取り込むＦ
／Ｆであっても駆動されていた。

【００１２】このため、従来構成にあっては、記憶内容
が変化せず実質的に動作が不要なＦ／Ｆにおいても電力
が消費され、回路全体として消費電力の増大を招いてい
た。

【００１３】そこで、本発明は、上記に鑑みてなされた
ものであり、その目的とするところは、記憶回路おいて
記憶情報が変化しない場合には、内容が変化しない情報
を記憶する記憶回路に同期信号を与えず記憶回路の動作
を停止させ、消費電力の低減を達成し得る論理回路を提
供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、同期信号にしたがって情報
を入出力して記憶する記憶回路と、同期信号をバッファ
して記憶回路に与えるバッファ回路と、記憶回路に与え
られて記憶される情報の内、直前に与えられた情報に対
して内容が変化するか否かを示す変化信号を受けて、こ
の変化信号に基づいて内容が変化しない情報を記憶する
記憶回路に同期信号の供給が停止され、内容が変化する
情報を記憶する記憶回路に同期信号が供給されるように
同期信号の供給を制御する制御回路とから構成される。

【００１５】請求項２記載の発明は、同期信号にしたが
って情報を記憶する複数の記憶領域からなる記憶回路
と、それぞれの記憶領域に対応して設けられ、同期信号
をバッファして記憶領域に与えるバッファ回路と、それ
ぞれの記憶領域に与えられて記憶される情報の内、直前
に与えられた情報に対して内容が変化するか否かを示す
変化信号を受けて、この変化信号に基づいて内容が変化
しない情報を記憶する記憶領域に同期信号の供給が停止
され、内容が変化する情報を記憶する記憶領域に同期信
号が供給されるように同期信号の供給を制御する制御回
路とからなる。

【００１６】請求項３記載の発明は、請求項１又は２記
載の論理回路において、前記記憶回路は、縦続接続され
て情報が記憶回路を順次転送されてなり、前記制御回路
は、与えられる変化信号を保持し、保持した変化信号を
情報が転送される際に転送先の記憶回路に与えて構成さ
れる。

【００１７】請求項４記載の発明は、請求項３記載の論
理回路において、前記複数の記憶回路の初段の記憶回路
に記憶されたアドレスと外部から与えられる固定値とを
演算してアドレスを更新し、桁上げ信号を変化信号とし
て初段の記憶回路に与える演算器と、演算器により更新
されたアドレス又は外部から与えられる分岐アドレスを
選択して、初段の記憶回路に与える選択回路とを備えて
プログラムカウンタを構成してなる。

【００１８】請求項５記載の発明は、請求項４記載の論
理回路において、前記演算器は加算器又は減算器からな
り、加算器又は減算器から出力される桁上げ信号を補正
する補正回路と、前記選択回路によって選択された分岐
アドレスと初段の記憶回路から出力されるアドレスとを
比較する比較回路と、比較回路の比較結果において、両
者が一致した場合には補正回路から出力される補正され
た桁上げ信号を初段の記憶回路に与えない論理ゲートと
から構成される。

【００１９】請求項６記載の発明は、請求項１又は２記
載の論理回路において、前記初段の記憶回路に入力され
る情報と初段の記憶回路にそれまで記憶されて出力され
る情報を比較して、比較結果を第２の変化信号として初
段の記憶回路に与える比較回路と、それぞれの記憶回路
に対応して第１の変化信号を保持し、保持した第１の変
化信号に応じて前記制御回路に同期信号を供給制御する
保持制御回路とを備え、前記記憶回路は、縦続接続され
て情報が記憶回路を順次転送されてなり、前記制御回路
は、保持制御回路から与えられる同期信号にしたがって
第２の変化信号を保持し、保持した第２の変化信号を情
報が転送される際に転送先の回路に与え、保持した第２
の変化信号に応じて記憶回路に同期信号を供給制御して
シフトレジスタを構成してなる。

【００２０】請求項７記載の発明は、請求項１，２，
３，４，５又は６記載の論理回路において、前記記憶回
路は、並列接続されたフリップフロップ回路から構成さ
れる。請求項８記載の発明は、請求項１，２又は３記載
の論理回路において、前記変化信号は、並列接続された
複数の加算器における上位加算器に出力される桁上げ信
号、又は前記記憶回路に与えられる前後の情報の比較結
果からなる。

【００２１】請求項９記載の発明は、請求項１，２，
３，４，５，６，７又は８記載の論理回路において、前
記制御回路は、同期信号に同期して変化信号をラッチす
る第１のラッチ回路と、同期信号に同期して第１のラッ
チ回路から出力された変化信号をラッチして、ラッチし
た変化信号を記憶情報の転送先に出力する第２のラッチ
回路と、第１のラッチ回路に保持された変化信号と同期
信号を受けて、同期信号の記憶回路への供給を制御する
ゲート回路とを有して構成される。

【００２２】

【作用】上記構成において、この発明は、記憶回路おい
て記憶情報が変化しない場合には、その記憶回路に同期
信号を与えず記憶回路の動作を停止させるようにしてい
る。

【００２３】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２４】図１は請求項１又は２記載の発明の一実施
例に係わる論理回路の構成を示す図である。

【００２５】この実施例は、論理回路が例えば加算器
（３２ビット＋３ビットの加算器）やインクリメンタを
用いたプログラムカウンタの出力結果を保持するレジス
タとして考えた場合に、上位ビットの値は上位であれば
あるほど変化する確率が低くなるというデータの特徴に
着目して、レジスタを構成する上位ビットと下位ビット
のＦ／Ｆを分割して制御し、上位ビットのＦ／Ｆは必要
なとき以外は、Ｆ／Ｆの記憶データを更新しないように
している。

【００２６】そこで、図１に示す実施例の論理回路は、
同期信号にしたがって情報を入出力して記憶する記憶回
路、又は同期信号にしたがって情報を記憶する複数の記
憶領域からなる記憶回路となるレジスタ１Ｕ，１Ｌと、
同期信号をバッファして記憶回路に与えるバッファ回
路、又はそれぞれの記憶領域に対応して設けられ、同期
信号をバッファして記憶領域に与えるバッファ回路とな
るクロックバッファ２Ｕ，２Ｌと、記憶回路に与えられ
て記憶される情報の内、直前に与えられた情報に対して
内容が変化するか否かを示す変化信号を受けて、この変
化信号に基づいて内容が変化しない情報を記憶する記憶
回路に同期信号の供給が停止され、内容が変化する情報
を記憶する記憶回路に同期信号が供給されるように同期
信号の供給を制御する制御回路、又はそれぞれの記憶領
域に与えられて記憶される情報の内、直前に与えられた
情報に対して内容が変化するか否かを示す変化信号を受
けて、この変化信号に基づいて内容が変化しない情報を
記憶する記憶領域に同期信号の供給が停止され、内容が
変化する情報を記憶する記憶領域に同期信号が供給され
るように同期信号の供給を制御する制御回路となるラッ
チ回路３，５及びＡＮＤゲート４とを有して構成されて
いる。

【００２７】具体的には、図２２に示す３２ビットのレ
ジスタを上位側２４ビット（入力Ａ０〜Ａ２３，出力Ｚ
０〜Ｚ２３）のレジスタ１Ｕと下位側８ビット（入力Ａ
２４〜Ａ３１，出力Ｚ２４〜Ｚ３１）のレジスタ１Ｌに
分割して３２ビットのレジスタ１を構成し、下位側のレ
ジスタ１Ｌには、インバータからなるバッファ回路２Ｌ
を介して同期信号（クロック信号，ＣＬＯＣＫ）が供給
され、上位側のレジスタ１Ｕには、クロック信号をマス
ク制御するイネーブル信号（Ｅｎａｂｌｅ）を保持する
ラッチ回路３の出力とＡＮＤゲート４により論理積がと
られたクロック信号がバッファ回路２Ｕを介して供給さ
れて構成されている。

【００２８】ラッチ回路３は、クロック信号に同期して
イネーブル信号をラッチして、ラッチしたイネーブル信
号をＡＮＤゲート４の一方の入力に与えている。

【００２９】ＡＮＤゲート４は、ラッチ回路３にラッチ
されたイネーブル信号とクロック信号を受けて、クロッ
ク信号の上位側のレジスタ１Ｕへの供給を制御してい
る。

【００３０】ラッチ回路５は、クロック信号に同期して
ラッチ回路４の出力をラッチし、ラッチしたイネーブル
信号を出力信号ＣＬＸとして、図１に示すレジスタ１を
縦続接続してシフトレジスタを構成した場合に後段のレ
ジスタに与える。

【００３１】このような構成において、上位側のレジス
タ１Ｕに与えられる入力データＡ０〜Ａ２３が全て変化
しない場合には、データが変化するか否かを示す変化信
号となるイネーブル信号をロウレベルとし、この信号が
ラッチ回路４にラッチされてＡＮＤゲート４に与えられ
る。これにより、クロック信号がＡＮＤゲート４に与え
らてもＡＮＤゲート４からはクロック信号は出力されず
マスクされる。したがって、クロック信号は上位側のレ
ジスタ１Ｕには供給されず、上位側のレジスタ１Ｕを構
成するＦ／Ｆは動作せず記憶データは更新されない。さ
らに、クロック信号を上位側のレジスタ１Ｕにバッファ
するバッファ回路２Ｕも動作しないことになる。

【００３２】この結果、上位側構成における消費電力は
なくなり、回路全体としての消費電力を従来に比べて大
幅に低減することができる。さらに、消費電力が低減さ
れることにより、発熱を抑制することも可能となる。

【００３３】図２は請求項１又は２記載の発明の他の実
施例に係わる論理回路の構成を示す図である。

【００３４】図２に示す実施例の特徴とするところは、
図１に示すレジスタ１に対して、上位側のレジスタ１Ｕ
とは独立して下位側のレジスタ１Ｌにおいてもクロック
信号をマスク制御するようにしたことにある。すなわ
ち、下位側のクロック信号をマスク制御するイネーブル
信号ＥＡがロウレベルにある時には、この信号がラッチ
回路２１にラッチされてＡＮＤゲート２２に与えれ、ク
ロック信号（ＣＫＸ）の下位側レジスタ１Ｌへの供給が
停止される。

【００３５】なお、上位側のクロック信号をマスク制御
するイネーブル信号ＥＢがロウレベルにある時には、ク
ロック信号（ＣＫＺ）の上位側レジスタ１Ｕへの供給が
停止される。

【００３６】このような実施例においても、上述した実
施例と同様な効果を得ることができる。

【００３７】なお、上記実施例では、レジスタ１を上位
２４ビットと下位８ビットとに分割しているが、レジス
タ１に与えられるデータの変化の特性ならびにアーキテ
クチャの特性や設計方針に応じて、レジスタの分割数や
分割位置は適切に設定される。

【００３８】図１又は図２に示すレジスタ１に供給され
るイネーブル信号としては、例えば、図３，図４，図５
に示すような加算器やインクリメンタなどの桁上がり信
号（キャリー，ＣＬ）が使用される。

【００３９】図３は（３２ビット＋８ビット）の加算器
の例である。下位８ビットから出力される桁上がり信号
ＣＬはイネーブル信号ＥＢとして供給される。桁上がり
が生じない場合には、イネーブル信号ＥＢはロウレベル
となり、上位ビットのデータ更新は行われない。

【００４０】図４は（３２ビット＋３ビット）の加算器
の例であり、レジスタを分割した位置の桁上がり信号Ｃ
Ｌが使用される。

【００４１】図５に示すインクリメンタも同様に８ビッ
ト目の桁上がり信号ＣＬが使用される。

【００４２】図６は請求項３又は４記載の発明の一実施
例に係わる論理回路の構成を示す図である。

【００４３】図６に示す実施例の論理回路は、パイプラ
イン処理を行ったときのプログラムカウンタの値を保持
するレジスタをモデル化したものである。

【００４４】パイプライン処理を行うアーキテクチャで
は、パイプラインの各ステージでプログラムカウンタの
値を保持しなければならないため、命令フェッチアドレ
ス（以後ＩＦＰと略す）を格納するＩＦＰレジスタ６１
の他に、デコードステージ・プログラムカウンタ（以後
ＤＰＣと略す）の値を格納するためのＤＰＣレジスタ６
２と、実行ステージ・プログラムカウンタ（以後ＥＰＣ
と略す）の値を格納するためのＥＰＣレジスタ６３が必
要となる。

【００４５】ここで、説明を簡単にするために、上記３
つのレジスタのみを使用した実施例について説明する。

【００４６】図７は上記各ステージにおけるレジスタの
内容を示したタイミングチャートである。

【００４７】なお、図７において、説明を簡単にするた
め、命令長は４バイト固定で、分岐動作を示す表示は行
っていない。

【００４８】プログラムカウンタ（ＰＣ）の値は、ステ
ージが進むごとに、ＩＦＰ６１→ＤＰＣ６２→ＥＰＣ６
３という順序で移動する。この時のＩＦＰ６１、ＤＰＣ
６２、ＥＰＣ６３の内容は前後のクロックで４バイトし
か変わらない。したがって、分岐動作が起こらない限
り、各ステージのＰＣの上位ビットは非常に変化が少な
いことがわかる。

【００４９】加算器などからの桁上がり（ＣＬ）信号を
ＩＦＰ６１に伝えて、上位ビットのＦ／Ｆを制御する。
すなわち、桁上がりが生じなければ上位ビットのデータ
更新は行わないようにする。ＩＦＰ６１のデータはＤＰ
Ｃ６２に移された時、ＩＦＰ６１でＣＬ信号を保持して
おいて、その信号をＤＰＣ６２に伝えれば、ＤＰＣ６２
の上位ビットのＦ／Ｆを制御することができる。同様
に、ＥＰＣ６３のＦ／ＦはＤＰＣ６２で保持されている
信号を用いて制御が行われる。

【００５０】図６に示すモデル化された論理回路の具体
的な回路構成を図８に示す。

【００５１】図８において、論理回路は、与えられる変
化信号を保持し、保持した変化信号を情報が転送される
際に転送先の記憶回路に与える制御回路となるラッチ回
路及び論理ゲートを含み、縦続接続されて情報が記憶回
路を順次転送される記憶回路となるレジスタ６１，６
２，６３と、複数の記憶回路の初段の記憶回路に記憶さ
れたアドレスと外部から与えられる固定値とを演算して
アドレスを更新し、桁上げ信号を変化信号として初段の
記憶回路に与える演算器となる加算器８１と、演算器に
より更新されたアドレス又は外部から与えられる分岐ア
ドレスを選択して、初段の記憶回路に与える選択回路と
なるセレクタ８３とを有してプログラムカウンタを構成
してなる。

【００５２】このプログラムカウンタは、ＩＦＰレジス
タ６１、ＤＰＣレジスタ６２、ＥＰＣレジスタ６３は、
図２示す回路で構成されている。加算器８１は図３，図
４，図５に示すような加算器で構成されている。これら
の加算器のＣＬ信号が論理和ゲート８２を介してＩＦＰ
レジスタ６１のイネーブル信号ＥＢとして入力される。

【００５３】また、分岐動作を行うために、加算器８１
の出力又は分岐アドレスを選択するセレクタ８３が設け
られている。分岐動作が行われる時（セレクタ信号がハ
イレベルで分岐アドレスが選択されて出力される）は、
強制的に上位ビットが制御されるようにＯＲゲート８２
が設けられている。ＩＦＰレジスタ６１、ＤＰＣレジス
タ６２，ＥＰＣレジスタ６３に与えられるそれぞれのイ
ネーブル信号はパイプライン制御用信号でロウレベルに
なると、各レジスタとＣＬ信号を保持するラッチ回路の
動作が停止できるようになっている。

【００５４】ＰＣのカウントアップはＩＦＰレジスタ６
１→加算器８１→セレクタ８３→ＩＦＰレジスタ６１の
順序でで行われる。各ステージのＰＣの転送は、ＩＦＰ
レジスタ６１のアドレス更新、ＩＦＰレジスタ６１→Ｄ
ＰＣレジスタ６２、ＤＰＣレジスタ６２→ＥＰＣレジス
タ６３が同時に行われる。

【００５５】ＩＦＰレジスタ６１の上位ビットのＦ／Ｆ
を制御する信号は、加算器８１からのＣＬ信号を用いて
行われる。ＩＦＰレジスタ６１の内部ではＣＬ信号を保
持して、ＩＦＰレジスタ６１からＤＰＣレジスタ６２に
ＰＣを転送する時、ラッチされたイネーブル信号（ＣＬ
Ｘ信号）はＤＰＣレジスタ６２のイネーブル信号ＥＢと
して入力される。同様にＤＰＣレジスタ６２から出力さ
れるＣＬＸ信号はＥＰＣレジスタ６３のイネーブル信号
ＥＢとして入力され、Ｆ／Ｆの上位ビット制御信号とし
て伝えられる。

【００５６】図９は図８に示すレジスタのタイミングチ
ャートを示す図である。

【００５７】図９において、入力データＡとＢの加算が
行われ、桁上がり信号（ＣＬ）が発生し、ＩＦＰレジス
タ６１のイネーブル信号ＥＢとして入力され、上位ビッ
トを制御するクロック信号（ＣＫＺ信号）が生成され
る。セレクタ信号あるいは桁上がり信号が発生しない限
り、ＣＫＺ信号はハイレベルとはならない。これによ
り、上位ビット用のＦ／Ｆ分の電力は消費されないこと
になる。

【００５８】図１０は請求項５記載の発明の一実施例に
係わる論理回路の構成を示す図である。

【００５９】図１０に示す実施例の特徴とするところ
は、図８に示す実施例に比べて、減算回路１０１に対応
させ、さらに比較器１０２を設けて厳密に上位ビットの
Ｆ／Ｆを制御させるようにしたことにある。

【００６０】図１０において、論理回路は、複数の記憶
回路の初段の記憶回路に記憶されたアドレスと外部から
与えられる固定値とを演算してアドレスを更新し、桁上
げ信号を変化信号として初段の記憶回路に与える演算器
となる加減算器１０１と、演算器から出力される桁上げ
信号を補正する補正回路となるキャリー補正回路１０３
と、選択回路によって選択された分岐アドレスと初段の
記憶回路から出力されるアドレスとを比較する比較回路
となる比較器１０２と、比較回路の比較結果において、
両者が一致した場合には補正回路から出力される補正さ
れた桁上げ信号の初段の記憶回路への供給を抑制する論
理ゲートとなる論理ゲート群１０４とを有してプログラ
ムカウンタを構成してなる。

【００６１】上記構成において、減算動作では桁上がり
信号の補正が必要であるため、補正回路１０３を追加す
ることにより加算と同様にして実現できる。

【００６２】また、ＩＦＰレジスタ６１の出力の上位側
とセレクタ８３の出力とを比較することにより、セレク
タ８３により選択された分岐アドレスとＩＦＰレジスタ
６１の出力が一致している場合には、比較結果がイネー
ブル信号ＥＢとしてＩＦＰレジスタ６１に与えられて、
それぞれのレジスタにおける上位ビットのＦ／Ｆのデー
タは更新されない。

【００６３】このように、ＰＣを保持しなければならな
いステージが多ければ多いほど、このように比較器１０
２を設けてその比較結果をイネーブル信号として用いる
と、より厳密に制御を行うことが可能となり、消費電力
をより一層抑制することができる。

【００６４】図１１は請求項６記載の発明の一実施例に
係わる論理回路の構成を示す図である。

【００６５】図１１に示す実施例の特徴とするところ
は、この発明の論理回路の一実施例となるレジスタを用
いてシフトレジスタを構成したことにある。

【００６６】図１１おいて、論理回路は、初段の記憶回
路となるレジスタ１１１に入力される情報と初段の記憶
回路にそれまで記憶されて出力される情報を比較して、
比較結果を第２の変化信号となるイネーブル信号ＥＢと
して初段の記憶回路に与える比較回路となる比較器１１
２と、それぞれの記憶回路に対応して第１の変化信号と
なるイネーブル信号ＥＡを保持し、保持した第１の変化
信号に応じてレジスタの制御回路となるラッチ回路に同
期信号（ＥＣＫ）を供給制御する保持制御回路となるラ
ッチ回路１１３を備え、記憶回路は縦続接続されて情報
が記憶回路を順次転送されてなり、制御回路は保持制御
回路から与えられる同期信号にしたがって第２の変化信
号を保持し、保持した第２の変化信号を情報が転送され
る際に転送先の記憶回路に与え、保持した第２の変化信
号に応じて記憶回路に同期信号を供給制御するシフトレ
ジスタを構成してなる。

【００６７】具体的には、図１１に示す論理回路は、図
１２に示す構成のレジスタ１１１と図１３に示すイネー
ブル信号のラッチ回路１１３を用いて４分割された６４
ビットのシフトレジスタを構成してなり、図１０に示す
比較器１０２と同様な機能を有する比較器１１２を備
え、１６ビットの各部分のシフトレジスタに入力するデ
ータと初段のレジスタの出力とを比較して、内容が同じ
であればクロック信号をマスクしてＦ／Ｆの動作を停止
させ、消費電力を低減するようにしている。

【００６８】なお、この発明は、上記実施例に限ること
はなく、変化信号となるイネーブル信号は、演算器の桁
上がり信号や比較器により比較されるレジスタに記憶さ
れる前後のデータの他に、レジスタに入出力される特定
の値を検出する回路の出力であってもよく、記憶回路に
記憶される前後の情報が変化するか否かを示す信号であ
ればどのような信号であっても良い。

【００６９】また、この発明の論理回路はレジスタの他
に同期信号に基づいて記憶情報が更新されるようなラッ
チ回路やＲＡＭ（ランダムアクセスメモリ）であっても
同様な効果を得ることが可能となる。

【００７０】

【発明の効果】以上説明したように、この発明によれ
ば、記憶回路おいて記憶情報が変化しない場合には、そ
の記憶回路に同期信号を与えず記憶回路の動作を停止さ
せるようにしているので、論理回路全体としての消費電
力を従来に比べて大幅に低減することが可能となり、さ
らに消費電力に伴う発熱を抑えることができる。

【図面の簡単な説明】

【図１】請求項１又は２記載の発明の一実施例に係わる
論理回路の構成を示す図である。

【図２】請求項１又は２記載の発明の他の実施例に係わ
る論理回路の構成を示す図である。

【図３】イネーブル信号を出力する加算器の構成を示す
図である。

【図４】イネーブル信号を出力する加算器の他の構成を
示す図である。

【図５】イネーブル信号を出力するインクリメンタの構
成を示す図である。

【図６】請求項３又は４記載の発明の一実施例に係わる
論理回路の構成を示す図である。

【図７】図６に示す回路のタイミングチャートである。

【図８】図６に示す回路の具体的な一実施例の構成を示
す図である。

【図９】図８に示す回路のタイミングチャートである。

【図１０】請求項５記載の発明の一実施例に係わる論理
回路の構成を示す図である。

【図１１】請求項６記載の発明の一実施例に係わる論理
回路の構成を示す図である。

【図１２】図１１に示す回路の一部構成を示す図であ
る。

【図１３】図１１に示す回路の一部構成を示す図であ
る。

【図１４】クロックドインバータの一回路構成を示す図
である。

【図１５】クロックドインバータのシンボルを示す図で
ある。

【図１６】フリップフロップ回路の一回路構成を示す図
である。

【図１７】フリップフロップ回路のシンボルを示す図で
ある。

【図１８】図１６に示すフリップフロップ回路の真理値
を示す図である。

【図１９】ラッチ回路の一回路構成を示す図である。

【図２０】ラッチ回路のシンボルを示す図である。

【図２１】図１９に示すラッチ回路の真理値を示す図で
ある。

【図２２】従来のレジスタの一構成を示す図である。

【図２３】従来のレジスタの他の構成を示す図である。

【符号の説明】

１，６１，６２，６３ レジスタ ２ バッファ回路 ３，５，２１ ラッチ回路 ４，２２，８２ 論理ゲート ８１，１０１ 加算器 ８３ セレクタ １０２，１１１ 比較器 １０３ 補正回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 同期信号にしたがって情報を入出力して
   記憶する記憶回路と、 同期信号をバッファして記憶回路に与えるバッファ回路
   と、 記憶回路に与えられて記憶される情報の内、直前に与え
   られた情報に対して内容が変化するか否かを示す変化信
   号を受けて、この変化信号に基づいて内容が変化しない
   情報を記憶する記憶回路に同期信号の供給が停止され、
   内容が変化する情報を記憶する記憶回路に同期信号が供
   給されるように同期信号の供給を制御する制御回路とを
   有することを特徴とする論理回路。
2. 【請求項２】 同期信号にしたがって情報を記憶する複
   数の記憶領域からなる記憶回路と、 それぞれの記憶領域に対応して設けられ、同期信号をバ
   ッファして記憶領域に与えるバッファ回路と、 それぞれの記憶領域に与えられて記憶される情報の内、
   直前に与えられた情報に対して内容が変化するか否かを
   示す変化信号を受けて、この変化信号に基づいて内容が
   変化しない情報を記憶する記憶領域に同期信号の供給が
   停止され、内容が変化する情報を記憶する記憶領域に同
   期信号が供給されるように同期信号の供給を制御する制
   御回路とを有することを特徴とする論理回路。
3. 【請求項３】 前記記憶回路は、縦続接続されて情報が
   記憶回路を順次転送されてなり、 前記制御回路は、与えられる変化信号を保持し、保持し
   た変化信号を情報が転送される際に転送先の記憶回路に
   与えてなることを特徴とする請求項記載１又は２記載の
   論理回路。
4. 【請求項４】 前記複数の記憶回路の初段の記憶回路に
   記憶されたアドレスと外部から与えられる固定値とを演
   算してアドレスを更新し、桁上げ信号を変化信号として
   初段の記憶回路に与える演算器と、 演算器により更新されたアドレス又は外部から与えられ
   る分岐アドレスを選択して、初段の記憶回路に与える選
   択回路とを備え、プログラムカウンタを構成してなるこ
   とを特徴とする請求項３記載の論理回路。
5. 【請求項５】 前記演算器は、加算器又は減算器からな
   り、 加算器又は減算器から出力される桁上げ信号を補正する
   補正回路と、 前記選択回路によって選択された分岐アドレスと初段の
   記憶回路から出力されるアドレスとを比較する比較回路
   と、 比較回路の比較結果において、両者が一致した場合には
   補正回路から出力される補正された桁上げ信号を初段の
   記憶回路に与えない論理ゲートとを有することを特徴と
   する請求項４記載の論理回路。
6. 【請求項６】 前記初段の記憶回路に入力される情報と
   初段の記憶回路にそれまで記憶されて出力される情報を
   比較して、比較結果を第２の変化信号として初段の記憶
   回路に与える比較回路と、 それぞれの記憶回路に対応して第１の変化信号を保持
   し、保持した第１の変化信号に応じて前記制御回路に同
   期信号を供給制御する保持制御回路とを備え、 前記記憶回路は、縦続接続されて情報が記憶回路を順次
   転送されてなり、 前記制御回路は、保持制御回路から与えられる同期信号
   にしたがって第２の変化信号を保持し、保持した第２の
   変化信号を情報が転送される際に転送先の回路に与え、
   保持した第２の変化信号に応じて記憶回路に同期信号を
   供給制御してなり、シフトレジスタを構成してなること
   を特徴とする請求項１又は２記載の論理回路。
7. 【請求項７】 前記記憶回路は、並列接続されたフリッ
   プフロップ回路からなることを特徴とする請求項１，
   ２，３，４，５又は６記載の論理回路。
8. 【請求項８】 前記変化信号は、並列接続された複数の
   加算器における上位加算器に出力される桁上げ信号、又
   は前記記憶回路に与えられる前後の情報の比較結果から
   なることを特徴とする請求項１，２又は３記載の論理回
   路。
9. 【請求項９】 前記制御回路は、同期信号に同期して変
   化信号をラッチする第１のラッチ回路と、 同期信号に同期して第１のラッチ回路から出力された変
   化信号をラッチして、ラッチした変化信号を記憶情報の
   転送先に出力する第２のラッチ回路と、 第１のラッチ回路に保持された変化信号と同期信号を受
   けて、同期信号の記憶回路への供給を制御するゲート回
   路とを有してなることを特徴とする請求項１，２，３，
   ４，５，６，７又は８記載の論理回路。