JPH07263536A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07263536A JPH07263536A JP4946794A JP4946794A JPH07263536A JP H07263536 A JPH07263536 A JP H07263536A JP 4946794 A JP4946794 A JP 4946794A JP 4946794 A JP4946794 A JP 4946794A JP H07263536 A JPH07263536 A JP H07263536A
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- semiconductor device
- metal silicide
- oxide film
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- silicide layer
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Abstract
(57)【要約】
【目的】 メタル・ソース・ドレイン技術（サリサイ
ド）を使用する半導体装置に関し、各素子のメタルシリ
サイド層の短絡を防止し得る半導体装置を提供すること
を目的とする。 【構成】 シリコン基板１の表面側に形成された拡散層
５、６に挟まれたフィールド絶縁膜２の表面上に、メタ
ルシリサイド層のショートを防止する絶縁突起物８を形
成する。これにより、フィールド絶縁膜２表面に張り出
されるメタルシリサイド層９が絶縁突起物でブロックさ
れ、各素子間においてメタルシリサイド層９同士の短絡
を防止することができる。
ド）を使用する半導体装置に関し、各素子のメタルシリ
サイド層の短絡を防止し得る半導体装置を提供すること
を目的とする。 【構成】 シリコン基板１の表面側に形成された拡散層
５、６に挟まれたフィールド絶縁膜２の表面上に、メタ
ルシリサイド層のショートを防止する絶縁突起物８を形
成する。これにより、フィールド絶縁膜２表面に張り出
されるメタルシリサイド層９が絶縁突起物でブロックさ
れ、各素子間においてメタルシリサイド層９同士の短絡
を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、メタル・ソース・ドレ
イン技術（サリサイド）を使用する半導体装置に関す
る。
イン技術（サリサイド）を使用する半導体装置に関す
る。
【０００２】
【従来の技術】素子の微細化に伴い、ソース／ドレイン
領域のシート抵抗が増大し、相互コンダクタンスの劣化
などを引き起こすことが問題となってきている。この対
策として、ＬＳＩの拡散層表面を選択的、自己整合的に
シリサイド化するサリサイド（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ ｓｉｌｉｃｉｄｅ）技術を用いることが従来より行
われている。
領域のシート抵抗が増大し、相互コンダクタンスの劣化
などを引き起こすことが問題となってきている。この対
策として、ＬＳＩの拡散層表面を選択的、自己整合的に
シリサイド化するサリサイド（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ ｓｉｌｉｃｉｄｅ）技術を用いることが従来より行
われている。
【０００３】図７は、この種の半導体装置の構成を示す
断面図である。図７に示すように、この半導体装置にお
けるＰ型シリコン基板１１１主面側の素子分離領域に
は、フィールド酸化膜１１２が形成され、さらに、基板
１１１の素子形成領域には、ゲート酸化膜１１３を介し
てゲート電極１１４と、ソース用及びドレイン用のＮ+
拡散層１１５、１１６とが形成されている。
断面図である。図７に示すように、この半導体装置にお
けるＰ型シリコン基板１１１主面側の素子分離領域に
は、フィールド酸化膜１１２が形成され、さらに、基板
１１１の素子形成領域には、ゲート酸化膜１１３を介し
てゲート電極１１４と、ソース用及びドレイン用のＮ+
拡散層１１５、１１６とが形成されている。
【０００４】ゲート電極１１４は、ＳｉＯ2 膜（シリコ
ン酸化膜）１１７で被覆され、また、Ｎ+ 拡散層１１
５、１１６の各々の表面から近接するフィールド酸化膜
１１２の一部表面部分に亘って、ＴｉＳｉ2 から成るメ
タルシリサイド層１１８がそれぞれ形成されている。次
に、図７の半導体装置の製造方法を図８及び図９を用い
て説明する。
ン酸化膜）１１７で被覆され、また、Ｎ+ 拡散層１１
５、１１６の各々の表面から近接するフィールド酸化膜
１１２の一部表面部分に亘って、ＴｉＳｉ2 から成るメ
タルシリサイド層１１８がそれぞれ形成されている。次
に、図７の半導体装置の製造方法を図８及び図９を用い
て説明する。
【０００５】まず、図８（ａ）に示すように、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法により、Ｐ型シリコン基板１の素子分離領域
にフィールド酸化膜２を形成する。さらに、露出したシ
リコン基板１１１の表面にゲート酸化膜１１３を形成し
た後、ゲート酸化膜１１３の上にゲート電極１１４を形
成する。その後、ゲート酸化膜１１３を選択的にエッチ
ングしてソース及びドレイン領域用の窓を開口し、その
窓を通してＰ型シリコン基板１１１の表面側の中にＮ+
拡散を行い、Ｎ+ 拡散層（ソース／ドレイン）１１５、
１１６を形成する。
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法により、Ｐ型シリコン基板１の素子分離領域
にフィールド酸化膜２を形成する。さらに、露出したシ
リコン基板１１１の表面にゲート酸化膜１１３を形成し
た後、ゲート酸化膜１１３の上にゲート電極１１４を形
成する。その後、ゲート酸化膜１１３を選択的にエッチ
ングしてソース及びドレイン領域用の窓を開口し、その
窓を通してＰ型シリコン基板１１１の表面側の中にＮ+
拡散を行い、Ｎ+ 拡散層（ソース／ドレイン）１１５、
１１６を形成する。
【０００６】次いで、全面に絶縁膜１１７ａを形成した
後、リソグラフィ技術により酸化膜１１７ａのエッチン
グを行い、ゲート電極１１４を酸化膜１１７で被覆した
形状にする（図９（ｄ））。続いて、全面にメタル層１
１８ａを積層した後、アニールを行う（図９（ｅ））。
その結果、Ｎ+ 拡散層１１５、１１６中のＳｉ（シリコ
ン）とメタル層１１８９ａ中の金属成分とが反応してメ
タル層１１８ａがシリサイド化される。その後、図９
（ｆ）に示すように未反応メタル（チタンメタル層１１
８ａの内のシリサイド化されていない部分）を選択的し
て除去すれば、Ｎ+ 拡散層１１５、１１６表面上にメタ
ルシリサイド層１１８が形成される。
後、リソグラフィ技術により酸化膜１１７ａのエッチン
グを行い、ゲート電極１１４を酸化膜１１７で被覆した
形状にする（図９（ｄ））。続いて、全面にメタル層１
１８ａを積層した後、アニールを行う（図９（ｅ））。
その結果、Ｎ+ 拡散層１１５、１１６中のＳｉ（シリコ
ン）とメタル層１１８９ａ中の金属成分とが反応してメ
タル層１１８ａがシリサイド化される。その後、図９
（ｆ）に示すように未反応メタル（チタンメタル層１１
８ａの内のシリサイド化されていない部分）を選択的し
て除去すれば、Ｎ+ 拡散層１１５、１１６表面上にメタ
ルシリサイド層１１８が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、各素子のメタルシリサイド層１１
８がフィールド酸化膜１１２の一部表面部分に張り出し
て形成されるため、素子間の微細化が進みフィールド酸
化膜１１２も縮小されると、各素子のメタルシリサイド
層１１８が短絡するという問題があった。
来の半導体装置では、各素子のメタルシリサイド層１１
８がフィールド酸化膜１１２の一部表面部分に張り出し
て形成されるため、素子間の微細化が進みフィールド酸
化膜１１２も縮小されると、各素子のメタルシリサイド
層１１８が短絡するという問題があった。
【０００８】本発明の目的は、各素子のメタルシリサイ
ド層の短絡を防止し得る半導体装置を提供することにあ
る。
ド層の短絡を防止し得る半導体装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的は、シリコン基
板の素子分離領域に形成されたフィールド絶縁膜を挟
み、前記シリコン基板の表面側に形成された第１及び第
２の拡散層と、前記第１及び第２の拡散層の表面をシリ
サイド化して形成されたメタルシリサイド層とを有する
半導体装置において、前記第１と第２の拡散層とに挟ま
れた前記フィールド絶縁膜の表面上に、メタルシリサイ
ド層のショートを防止する絶縁突起物が形成されている
ことを特徴とする半導体装置により達成される。
板の素子分離領域に形成されたフィールド絶縁膜を挟
み、前記シリコン基板の表面側に形成された第１及び第
２の拡散層と、前記第１及び第２の拡散層の表面をシリ
サイド化して形成されたメタルシリサイド層とを有する
半導体装置において、前記第１と第２の拡散層とに挟ま
れた前記フィールド絶縁膜の表面上に、メタルシリサイ
ド層のショートを防止する絶縁突起物が形成されている
ことを特徴とする半導体装置により達成される。
【００１０】上述した半導体装置において、前記絶縁突
起物は、ＳｉＯ2 層で構成することが望ましい。上述し
た半導体装置において、前記絶縁突起物は、前記第１及
び第２の拡散層上に近設されるゲート電極の構成材料と
同一の材料を使用して構成することが望ましい。
起物は、ＳｉＯ2 層で構成することが望ましい。上述し
た半導体装置において、前記絶縁突起物は、前記第１及
び第２の拡散層上に近設されるゲート電極の構成材料と
同一の材料を使用して構成することが望ましい。
【００１１】
【作用】本発明による半導体装置によれば、第１と第２
の拡散層とに挟まれた前記フィールド絶縁膜の表面上
に、メタルシリサイド層のショートを防止する絶縁突起
物を形成したので、フィールド絶縁膜表面に張り出され
るメタルシリサイド層が絶縁突起物でブロックされ、各
素子間においてメタルシリサイド層同士の短絡を防止す
ることができる。
の拡散層とに挟まれた前記フィールド絶縁膜の表面上
に、メタルシリサイド層のショートを防止する絶縁突起
物を形成したので、フィールド絶縁膜表面に張り出され
るメタルシリサイド層が絶縁突起物でブロックされ、各
素子間においてメタルシリサイド層同士の短絡を防止す
ることができる。
【００１２】
【実施例】本発明の一実施例による半導体装置を図１を
用いて説明する。図１に示すように本実施例の半導体装
置（０．５μｍプロセス）は、Ｐ型シリコン基板１を有
し、このＰ型シリコン基板１の主面側の素子分離領域に
はフィールド酸化膜２が形成されている。さらに、基板
１の素子形成領域には、ゲート酸化膜３を介してポリシ
リコンから成るゲート電極４と、ソース用のＮ+ 拡散層
５及びドレイン用のＮ+ 拡散層６とが形成されている。
用いて説明する。図１に示すように本実施例の半導体装
置（０．５μｍプロセス）は、Ｐ型シリコン基板１を有
し、このＰ型シリコン基板１の主面側の素子分離領域に
はフィールド酸化膜２が形成されている。さらに、基板
１の素子形成領域には、ゲート酸化膜３を介してポリシ
リコンから成るゲート電極４と、ソース用のＮ+ 拡散層
５及びドレイン用のＮ+ 拡散層６とが形成されている。
【００１３】ゲート電極４は、ＳｉＯ2 膜（シリコン酸
化膜）７で被覆され、また、Ｎ+ 拡散層５、６の各々の
表面から近接するフィールド酸化膜２の一部表面部分に
亘って、ＴｉＳｉ2 から成るメタルシリサイド層９（膜
厚：１００ｎｍ程度）がそれぞれ形成されている。そし
て、このような構成と同一の素子（ＮチャネルＭＯＳ型
トランジスタ）が、フィールド酸化膜２を挟んだ素子形
成領域に形成され、そのフィールド酸化膜２の表面上に
は、両素子からのメタルシリサイド層９の張り出しによ
るショートを防止するための、ＳｉＯ2 層から成る絶縁
突起物（第１の突起物）８が１００〜２００ｎｍの膜厚
で形成されている。
化膜）７で被覆され、また、Ｎ+ 拡散層５、６の各々の
表面から近接するフィールド酸化膜２の一部表面部分に
亘って、ＴｉＳｉ2 から成るメタルシリサイド層９（膜
厚：１００ｎｍ程度）がそれぞれ形成されている。そし
て、このような構成と同一の素子（ＮチャネルＭＯＳ型
トランジスタ）が、フィールド酸化膜２を挟んだ素子形
成領域に形成され、そのフィールド酸化膜２の表面上に
は、両素子からのメタルシリサイド層９の張り出しによ
るショートを防止するための、ＳｉＯ2 層から成る絶縁
突起物（第１の突起物）８が１００〜２００ｎｍの膜厚
で形成されている。
【００１４】次に、図１の半導体装置の製造方法を図２
及び図３を用いて説明する。まず、図２（ａ）に示すよ
うに、ＬＯＣＯＳ法により、Ｐ型シリコン基板１の素子
分離領域にフィールド酸化膜２を形成する。すなわち、
Ｐ型シリコン基板１の表面上にＳｉＯ2 膜とＳｉ3 Ｎ4
膜とを順次成膜した後、このＳｉ3 Ｎ4 膜によって選択
酸化用のパターンを形成し、このパターンをマスクとし
てシリコン基板１をフィールド酸化し、シリコン基板１
の主面側にフィールド酸化膜２を形成する。
及び図３を用いて説明する。まず、図２（ａ）に示すよ
うに、ＬＯＣＯＳ法により、Ｐ型シリコン基板１の素子
分離領域にフィールド酸化膜２を形成する。すなわち、
Ｐ型シリコン基板１の表面上にＳｉＯ2 膜とＳｉ3 Ｎ4
膜とを順次成膜した後、このＳｉ3 Ｎ4 膜によって選択
酸化用のパターンを形成し、このパターンをマスクとし
てシリコン基板１をフィールド酸化し、シリコン基板１
の主面側にフィールド酸化膜２を形成する。
【００１５】さらに、露出したシリコン基板１の表面に
ゲート酸化膜３を形成し、さらに全面にポリシリコン層
を形成して、このポリシリコン層の表面にリソグラフィ
技術を用いてゲート電極用のパターンを形成する。そし
て、このパターンをマスクとしてポリシリコン層をエッ
チングし、ゲート電極４を形成する。その後、ゲート酸
化膜３を選択的にエッチングしてソース及びドレイン領
域用の窓を開口し、その窓を通してＰ型シリコン基板１
の表面側の中にＮ+ 拡散を行ってＮ+ Ｎ拡散層（ソース
／ドレイン）５、６を形成する。この時、Ｎ+ 拡散層
５、６の表面上には薄い酸化膜３ａが形成される（図２
（ｂ））。
ゲート酸化膜３を形成し、さらに全面にポリシリコン層
を形成して、このポリシリコン層の表面にリソグラフィ
技術を用いてゲート電極用のパターンを形成する。そし
て、このパターンをマスクとしてポリシリコン層をエッ
チングし、ゲート電極４を形成する。その後、ゲート酸
化膜３を選択的にエッチングしてソース及びドレイン領
域用の窓を開口し、その窓を通してＰ型シリコン基板１
の表面側の中にＮ+ 拡散を行ってＮ+ Ｎ拡散層（ソース
／ドレイン）５、６を形成する。この時、Ｎ+ 拡散層
５、６の表面上には薄い酸化膜３ａが形成される（図２
（ｂ））。
【００１６】次いで、ＣＶＤにより全面に酸化膜７（膜
厚：１００〜２００ｎｍ程度）を形成した後、さらにホ
トレジストを塗布し、露光・現像してレジストパターン
を形成する（図２（ｃ））。このレジストパターンは、
酸化膜７の表面に絶縁突起物８形成用レジスト７ａが選
択的に残り、またゲート電極４上の酸化膜７表面上にも
レジストが残る（図示省略）ようなパターン形状となっ
ている。
厚：１００〜２００ｎｍ程度）を形成した後、さらにホ
トレジストを塗布し、露光・現像してレジストパターン
を形成する（図２（ｃ））。このレジストパターンは、
酸化膜７の表面に絶縁突起物８形成用レジスト７ａが選
択的に残り、またゲート電極４上の酸化膜７表面上にも
レジストが残る（図示省略）ようなパターン形状となっ
ている。
【００１７】そして、前記レジストパターンをマスクと
して酸化膜７のエッチングを行い、フィールド酸化膜２
表面上に絶縁突起物８（膜厚：１００〜２００ｎｍ程
度）を形成すると共に、ゲート電極４を酸化膜７で被覆
した形状にする（図３（ｄ））。続いて、全面にＴｉ
（チタン）を真空蒸着してチタンメタル層９ａを積層し
た後、アニールを行う（図３（ｅ））。
して酸化膜７のエッチングを行い、フィールド酸化膜２
表面上に絶縁突起物８（膜厚：１００〜２００ｎｍ程
度）を形成すると共に、ゲート電極４を酸化膜７で被覆
した形状にする（図３（ｄ））。続いて、全面にＴｉ
（チタン）を真空蒸着してチタンメタル層９ａを積層し
た後、アニールを行う（図３（ｅ））。
【００１８】その結果、Ｎ+ 拡散層５、６中のＳｉ（シ
リコン）とチタンメタル層９ａ中のＴｉとが反応してチ
タンメタル層９ａが自己整合的（マスク不要）にシリサ
イド化される。その後、図３（ｆ）に示すように未反応
メタル（チタンメタル層９ａのシリサイド化されていな
い部分）を選択的に除去すれば、Ｎ+ 拡散層５、６表面
上にメタルシリサイド層（ＴｉＳｉ2 ）９が形成され、
図１に示す構成の半導体装置が得られる。
リコン）とチタンメタル層９ａ中のＴｉとが反応してチ
タンメタル層９ａが自己整合的（マスク不要）にシリサ
イド化される。その後、図３（ｆ）に示すように未反応
メタル（チタンメタル層９ａのシリサイド化されていな
い部分）を選択的に除去すれば、Ｎ+ 拡散層５、６表面
上にメタルシリサイド層（ＴｉＳｉ2 ）９が形成され、
図１に示す構成の半導体装置が得られる。
【００１９】この時、メタルシリサイド層９は、前述し
たフィールド酸化膜２表面上の一部分にまで張り出すよ
うに形成されるが、本実施例によれば、Ｎ+ 拡散層５、
６に挟まれたフィールド絶縁膜２の表面上にＳｉＯ2 か
ら成る絶縁突起物８を形成したので、たとえ、微細化に
よって素子間隔が短縮（フィールド酸化膜２の縮小）さ
れた場合であっても、張り出されたメタルシリサイド層
９が絶縁突起物８でブロックされる。これにより、隣接
する素子間の短絡を防止することができる。
たフィールド酸化膜２表面上の一部分にまで張り出すよ
うに形成されるが、本実施例によれば、Ｎ+ 拡散層５、
６に挟まれたフィールド絶縁膜２の表面上にＳｉＯ2 か
ら成る絶縁突起物８を形成したので、たとえ、微細化に
よって素子間隔が短縮（フィールド酸化膜２の縮小）さ
れた場合であっても、張り出されたメタルシリサイド層
９が絶縁突起物８でブロックされる。これにより、隣接
する素子間の短絡を防止することができる。
【００２０】次に、本発明の他の実施例による半導体装
置を図４を用いて説明する。なお図１と共通の要素には
同一の符号が付されている。本実施例は、フィールド酸
化膜２表面上に形成する絶縁突起物として、ゲート電極
４の電極材料と同一のポリシリコンを使用して構成した
ものである。すなわち、フィールド酸化膜２表面上に形
成されたポリシリコン層４Ａと、そのポリシリコン層４
Ａを被覆する絶縁膜７Ａとで絶縁突起物８Ａ（第２の突
起物）が構成されている。
置を図４を用いて説明する。なお図１と共通の要素には
同一の符号が付されている。本実施例は、フィールド酸
化膜２表面上に形成する絶縁突起物として、ゲート電極
４の電極材料と同一のポリシリコンを使用して構成した
ものである。すなわち、フィールド酸化膜２表面上に形
成されたポリシリコン層４Ａと、そのポリシリコン層４
Ａを被覆する絶縁膜７Ａとで絶縁突起物８Ａ（第２の突
起物）が構成されている。
【００２１】本実施例の半導体装置の製造方法を図５及
び図６を用いて説明する。まず、上記実施例と同様に、
ＬＯＣＯＳ法によりＰ型シリコン基板１の素子分離領域
にフィールド酸化膜２を形成した後（図５（ａ））、ゲ
ート酸化膜３を形成し、さらに全面にポリシンコン層を
形成する。そして、このポリシンコン層の表面に、リソ
グラフィ技術を用いて絶縁突起物８Ａのポリシリコン層
４Ａとゲート電極４とを形成するためのパターンを形成
する。次いで、このパターンをマスクとしてポリシンコ
ン層をエッチングし、ポリシリコン層４Ａ及びゲート電
極４を形成する（図５（ｂ））。
び図６を用いて説明する。まず、上記実施例と同様に、
ＬＯＣＯＳ法によりＰ型シリコン基板１の素子分離領域
にフィールド酸化膜２を形成した後（図５（ａ））、ゲ
ート酸化膜３を形成し、さらに全面にポリシンコン層を
形成する。そして、このポリシンコン層の表面に、リソ
グラフィ技術を用いて絶縁突起物８Ａのポリシリコン層
４Ａとゲート電極４とを形成するためのパターンを形成
する。次いで、このパターンをマスクとしてポリシンコ
ン層をエッチングし、ポリシリコン層４Ａ及びゲート電
極４を形成する（図５（ｂ））。
【００２２】その後、上記実施例と同様に、ゲート酸化
膜５を選択的にエッチングしてＰ型シリコン基板１の表
面側の中にＮ+ 拡散を行ってＮ+ 拡散層５、６を形成
し、次いで、全面に酸化膜７を形成した後、さらにホト
レジストを塗布し、露光・現像してレジストパターンを
形成する（図５（ｃ））。さらに、前記レジストパター
ンをマスクとして酸化膜７のエッチングを行い、フィー
ルド酸化膜２表面上のポリシリコン層４Ａを酸化膜７で
被覆した形状にして絶縁突起物８Ａ（膜厚：１００〜２
００ｎｍ程度）を形成すると共に、ゲート電極４を酸化
膜７で被覆した形状にする（図６（ｄ））。
膜５を選択的にエッチングしてＰ型シリコン基板１の表
面側の中にＮ+ 拡散を行ってＮ+ 拡散層５、６を形成
し、次いで、全面に酸化膜７を形成した後、さらにホト
レジストを塗布し、露光・現像してレジストパターンを
形成する（図５（ｃ））。さらに、前記レジストパター
ンをマスクとして酸化膜７のエッチングを行い、フィー
ルド酸化膜２表面上のポリシリコン層４Ａを酸化膜７で
被覆した形状にして絶縁突起物８Ａ（膜厚：１００〜２
００ｎｍ程度）を形成すると共に、ゲート電極４を酸化
膜７で被覆した形状にする（図６（ｄ））。
【００２３】その後、上記実施例と同様にして全面にＴ
ｉ（チタン）を真空蒸着してチタンメタル層９ａを積層
した後（図６（ｅ））、アニールを行い、未反応メタル
を選択的に除去してメタルシリサイド層９を形成すれば
（図６（ｆ））、図４に示す構成の半導体装置が得られ
る。本発明の上記実施例に限らず種々の変形が可能であ
る。
ｉ（チタン）を真空蒸着してチタンメタル層９ａを積層
した後（図６（ｅ））、アニールを行い、未反応メタル
を選択的に除去してメタルシリサイド層９を形成すれば
（図６（ｆ））、図４に示す構成の半導体装置が得られ
る。本発明の上記実施例に限らず種々の変形が可能であ
る。
【００２４】例えば、上記実施例ではＮチャネルＭＯＳ
型トランジスタの例で説明したが、ＰチャネルＭＯＳ型
トランジスタであってよい。また、上記実施例では、反
応温度の有利な点を考慮してＴｉＳｉ2 のメタルシリサ
イド層を形成したが、例えばＰｔ（白金）やＣｏ（コバ
ルト）を使用して、ＰｔＳｉやＣｏＳｉ2 のメタルシリ
サイド層を形成するようにしてもよい。
型トランジスタの例で説明したが、ＰチャネルＭＯＳ型
トランジスタであってよい。また、上記実施例では、反
応温度の有利な点を考慮してＴｉＳｉ2 のメタルシリサ
イド層を形成したが、例えばＰｔ（白金）やＣｏ（コバ
ルト）を使用して、ＰｔＳｉやＣｏＳｉ2 のメタルシリ
サイド層を形成するようにしてもよい。
【００２５】
【発明の効果】以上の通り、本発明による半導体装置に
よれば、第１と第２の拡散層とに挟まれたフィールド絶
縁膜の表面上に、メタルシリサイド層のショートを防止
する絶縁突起物を形成したので、フィールド絶縁膜表面
に張り出されるメタルシリサイド層が絶縁突起物でブロ
ックされ、各素子間においてメタルシリサイド層同士の
短絡を防止することができる。
よれば、第１と第２の拡散層とに挟まれたフィールド絶
縁膜の表面上に、メタルシリサイド層のショートを防止
する絶縁突起物を形成したので、フィールド絶縁膜表面
に張り出されるメタルシリサイド層が絶縁突起物でブロ
ックされ、各素子間においてメタルシリサイド層同士の
短絡を防止することができる。
【図１】本発明の一実施例による半導体装置を示す断面
図である。
図である。
【図２】図１の半導体装置の製造方法を示す工程図（そ
の１）である。
の１）である。
【図３】図１の半導体装置の製造方法を示す工程図（そ
の２）である。
の２）である。
【図４】本発明の他の実施例による半導体装置を示す断
面図である。
面図である。
【図５】図４の半導体装置の製造方法を示す工程図（そ
の１）である。
の１）である。
【図６】図４の半導体装置の製造方法を示す工程図（そ
の２）である。
の２）である。
【図７】従来の半導体装置の構成を示す断面図である。
【図８】図７の半導体装置の製造方法を示す工程図（そ
の１）である。
の１）である。
【図９】図７の半導体装置の製造方法を示す工程図（そ
の２）である。
の２）である。
１…Ｐ型シリコン基板 ２…フィールド酸化膜 ３…ゲート酸化膜 ４…ゲート電極 ４Ａ…ポリシリコン層 ５、６…Ｎ+ 拡散層 ７…絶縁膜 ７ａ…レジスト ８…第１の突起物 ８Ａ…第２の突起物 ９…メタルシリサイド層 ９ａ…チタンメタル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (3)
- 【請求項１】 シリコン基板の素子分離領域に形成され
たフィールド絶縁膜を挟み、前記シリコン基板の表面側
に形成された第１及び第２の拡散層と、前記第１及び第
２の拡散層の表面をシリサイド化して形成されたメタル
シリサイド層とを有する半導体装置において、 前記第１と第２の拡散層とに挟まれた前記フィールド絶
縁膜の表面上に、メタルシリサイド層のショートを防止
する絶縁突起物が形成されていることを特徴とする半導
体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記絶縁突起物は、ＳｉＯ2 層で構成されていることを
特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記絶縁突起物は、前記第１及び第２の拡散層上に近設
されるゲート電極の構成材料と同一の材料を使用して構
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946794A JPH07263536A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946794A JPH07263536A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263536A true JPH07263536A (ja) | 1995-10-13 |
Family
ID=12831952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4946794A Withdrawn JPH07263536A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7622739B2 (en) | 2007-04-05 | 2009-11-24 | Samsung Mobile Display Co., Ltd. | Thin film transistor for flat panel display and method of fabricating the same |
| JP2018019003A (ja) * | 2016-07-29 | 2018-02-01 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
-
1994
- 1994-03-18 JP JP4946794A patent/JPH07263536A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7622739B2 (en) | 2007-04-05 | 2009-11-24 | Samsung Mobile Display Co., Ltd. | Thin film transistor for flat panel display and method of fabricating the same |
| JP2018019003A (ja) * | 2016-07-29 | 2018-02-01 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |