JPH10125799A - Ｃｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｃｍｏｓｆｅｔ及びその製造方法Info
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- JPH10125799A JPH10125799A JP9210608A JP21060897A JPH10125799A JP H10125799 A JPH10125799 A JP H10125799A JP 9210608 A JP9210608 A JP 9210608A JP 21060897 A JP21060897 A JP 21060897A JP H10125799 A JPH10125799 A JP H10125799A
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲート電極の上層とソース／ドレイン領域の上
層とにシリサイドを形成する工程を一度で行うことがで
き、感光膜を用いたマスキング工程を単純化させること
ができるＣＭＯＳＦＥＴ及びその製造方法を提供する。 【解決手段】ｐ型ウエル領域に形成させたゲート電極の
構造を２層のｎ型ポリシリコンとし、ｎ型ウエル領域に
形成させたゲート電極はｐ型ポリシリコン層、拡散防止
膜、ｎ型ポリシリコン層が積層された構造としたことを
特徴とするものである。そして、それぞれのゲート電極
とそれぞれのウエルの不純物領域の表面にシリサイド膜
を形成させる。
層とにシリサイドを形成する工程を一度で行うことがで
き、感光膜を用いたマスキング工程を単純化させること
ができるＣＭＯＳＦＥＴ及びその製造方法を提供する。 【解決手段】ｐ型ウエル領域に形成させたゲート電極の
構造を２層のｎ型ポリシリコンとし、ｎ型ウエル領域に
形成させたゲート電極はｐ型ポリシリコン層、拡散防止
膜、ｎ型ポリシリコン層が積層された構造としたことを
特徴とするものである。そして、それぞれのゲート電極
とそれぞれのウエルの不純物領域の表面にシリサイド膜
を形成させる。
Description
【０００１】
【発明が属する技術分野】本発明は、ＣＭＯＳＦＥＴに
係り、特にＣＭＯＳＦＥＴの製造工程の単純化及びデュ
アルゲートラインの信頼度向上に適したＣＭＯＳＦＥＴ
及びその製造方法に関するものである。
係り、特にＣＭＯＳＦＥＴの製造工程の単純化及びデュ
アルゲートラインの信頼度向上に適したＣＭＯＳＦＥＴ
及びその製造方法に関するものである。
【０００２】半導体集積回路は、回路の動作の高性能化
を図りつつ、集積度を高め集積回路を構成するＭＯＳＦ
ＥＴのサイズを小さくするための努力が続けられてい
る。その結果、半導体集積回路の技術がミクロン以下に
スケールダウンされている。それに伴い、ゲートライン
の幅が狭くなった。このゲートラインの微細化により、
配線抵抗の増加と、ゲートライン間の間隙の縮小による
ゲートライン間の寄生キャパシタンスの増加とによって
回路の信号伝達の速度が大幅に低下した。回路の信号伝
達の速度に影響を及ぼす遅延時間は、ゲートラインの抵
抗のＲとゲートライン間の寄生キャパシタンスのＣとの
積であるＲＣで表されるので、回路の信号伝達の速度を
向上させるためにはゲート電極の抵抗Ｒを低くする必要
がある。ゲート電極の線抵抗を低くする一方法として、
ゲート電極をポリシリコンだけで形成する構造から、ポ
リシリコン上にシリサイドを蒸着するポリサイド構造を
利用するようになった。
を図りつつ、集積度を高め集積回路を構成するＭＯＳＦ
ＥＴのサイズを小さくするための努力が続けられてい
る。その結果、半導体集積回路の技術がミクロン以下に
スケールダウンされている。それに伴い、ゲートライン
の幅が狭くなった。このゲートラインの微細化により、
配線抵抗の増加と、ゲートライン間の間隙の縮小による
ゲートライン間の寄生キャパシタンスの増加とによって
回路の信号伝達の速度が大幅に低下した。回路の信号伝
達の速度に影響を及ぼす遅延時間は、ゲートラインの抵
抗のＲとゲートライン間の寄生キャパシタンスのＣとの
積であるＲＣで表されるので、回路の信号伝達の速度を
向上させるためにはゲート電極の抵抗Ｒを低くする必要
がある。ゲート電極の線抵抗を低くする一方法として、
ゲート電極をポリシリコンだけで形成する構造から、ポ
リシリコン上にシリサイドを蒸着するポリサイド構造を
利用するようになった。
【０００３】一方、集積化が進むと、単一素子のサイズ
が小さくなる。これによりＭＯＳＦＥＴの特性中の短チ
ャネル効果によるホットキャリヤの問題が生じる。それ
を解決するために、ＬＤＤ構造を採用した。しかし、Ｐ
ＭＯＳの場合には、ゲート電極にＮＭＯＳと同じｎ型不
純物がドーピングされているため、ソースとドレインと
の間の電流移動がチャネルの表面で行われず、基板内の
バルクで行われる。そのため、ＰＭＯＳＦＥＴにおいて
は、ソースとドレインとの間の低いパンチスルーブレー
クダウン電圧の問題を解決するために、ゲート電極にｐ
型不純物イオンをドーピングして使用するようになっ
た。これをデュアルゲートＣＭＯＳＦＥＴという。
が小さくなる。これによりＭＯＳＦＥＴの特性中の短チ
ャネル効果によるホットキャリヤの問題が生じる。それ
を解決するために、ＬＤＤ構造を採用した。しかし、Ｐ
ＭＯＳの場合には、ゲート電極にＮＭＯＳと同じｎ型不
純物がドーピングされているため、ソースとドレインと
の間の電流移動がチャネルの表面で行われず、基板内の
バルクで行われる。そのため、ＰＭＯＳＦＥＴにおいて
は、ソースとドレインとの間の低いパンチスルーブレー
クダウン電圧の問題を解決するために、ゲート電極にｐ
型不純物イオンをドーピングして使用するようになっ
た。これをデュアルゲートＣＭＯＳＦＥＴという。
【０００４】このようなデュアルゲートＣＭＯＳＦＥＴ
も集積度増加に従う信号伝達の速度の低下の問題を解決
するために、同様にポリサイドを用いたゲート構造が必
要である。ポリサイドゲートは、ポリシリコンの上層に
シリサイドを形成した構造である。その製造工程中には
高温に曝される。その高温時にポリシリコンにドーピン
グされた不純物がポリシリコンの上層に形成されたシリ
サイドへ拡散し、この後、シリサイドに含まれた不純物
が拡散される。このとき、シリサイドはポリシリコンよ
り容易に拡散されるので、ｎ型ゲートとｐ型ゲートとの
それぞれの境界で各ドーパントが相互移動して、ＭＯＳ
ＦＥＴのしきい電圧が均一でなくなり、大きく変化する
という問題点が発生する。上記の問題点を解決するため
に、シリサイドとポリシリコンとの境界に拡散防止膜を
形成する技術が出現した。その拡散防止膜としては一般
にＴｉＮが使用される。その結果、ゲート電極の構造は
シリサイド／ＴｉＮ／ポリシリコン層の３層構造のポリ
サイドに形成する。
も集積度増加に従う信号伝達の速度の低下の問題を解決
するために、同様にポリサイドを用いたゲート構造が必
要である。ポリサイドゲートは、ポリシリコンの上層に
シリサイドを形成した構造である。その製造工程中には
高温に曝される。その高温時にポリシリコンにドーピン
グされた不純物がポリシリコンの上層に形成されたシリ
サイドへ拡散し、この後、シリサイドに含まれた不純物
が拡散される。このとき、シリサイドはポリシリコンよ
り容易に拡散されるので、ｎ型ゲートとｐ型ゲートとの
それぞれの境界で各ドーパントが相互移動して、ＭＯＳ
ＦＥＴのしきい電圧が均一でなくなり、大きく変化する
という問題点が発生する。上記の問題点を解決するため
に、シリサイドとポリシリコンとの境界に拡散防止膜を
形成する技術が出現した。その拡散防止膜としては一般
にＴｉＮが使用される。その結果、ゲート電極の構造は
シリサイド／ＴｉＮ／ポリシリコン層の３層構造のポリ
サイドに形成する。
【０００５】以下、従来のデュアルゲートを用いたＣＭ
ＯＳＦＥＴの製造方法を添付図面に基づき説明する。図
１〜図５は従来のＣＭＯＳＦＥＴの製造工程を示す断面
図である。まず、図１ａに示すように、ｎ型半導体基板
１上に通常の工程でｐ型ウェル２、ｎ型ウェル３及びフ
ィールド酸化膜４を形成する。図１ｂに示すように、前
記半導体基板１の全面にゲート酸化膜５及びドープされ
ないポリシリコン層６を形成する。
ＯＳＦＥＴの製造方法を添付図面に基づき説明する。図
１〜図５は従来のＣＭＯＳＦＥＴの製造工程を示す断面
図である。まず、図１ａに示すように、ｎ型半導体基板
１上に通常の工程でｐ型ウェル２、ｎ型ウェル３及びフ
ィールド酸化膜４を形成する。図１ｂに示すように、前
記半導体基板１の全面にゲート酸化膜５及びドープされ
ないポリシリコン層６を形成する。
【０００６】ポリシリコン層６の全面に感光膜ＰＲ１を
塗布した後、露光及び現像工程で感光膜ＰＲ１を、図１
ｃに示すように、ｐ型ウェル２の領域の上のポリシリコ
ン層６だけが露出されるようにパターニングする。その
パターニングされた感光膜ＰＲ１をマスクに用いてイオ
ンを注入し、ｐ型ウェル２領域の上層のドープされてい
ないポリシリコン層６をｎ型のポリシリコン層６ａにす
る。そのイオンとしてはリンイオンを利用する。
塗布した後、露光及び現像工程で感光膜ＰＲ１を、図１
ｃに示すように、ｐ型ウェル２の領域の上のポリシリコ
ン層６だけが露出されるようにパターニングする。その
パターニングされた感光膜ＰＲ１をマスクに用いてイオ
ンを注入し、ｐ型ウェル２領域の上層のドープされてい
ないポリシリコン層６をｎ型のポリシリコン層６ａにす
る。そのイオンとしてはリンイオンを利用する。
【０００７】感光膜ＰＲ１を除去した後、ｎ型ポリシリ
コン層６ａを含むポリシリコン層６の全面に感光膜ＰＲ
２を塗布し、図２ｄに示すように、露光及び現像工程で
ｎ型ウェル３の領域の上のポリシリコン層６が露出され
るようにその感光膜ＰＲ２をパターニングする。そのパ
ターニングされた感光膜ＰＲ２をマスクに用いてイオン
を注入し、ｎ型ウェル３領域の上のポリシリコン層６を
ｐ型ポリシリコン層６ｂにする。このときのイオンはボ
ロンである。感光膜ＰＲ２を除去して、ｎ型及びｐ型ポ
リシリコン層６ａ、６ｂの全面に、図２ｅに示すよう
に、拡散防止膜のＴｉＮ層７及び第１シリサイドのＷＳ
ｉ2 層８を順次に形成する。
コン層６ａを含むポリシリコン層６の全面に感光膜ＰＲ
２を塗布し、図２ｄに示すように、露光及び現像工程で
ｎ型ウェル３の領域の上のポリシリコン層６が露出され
るようにその感光膜ＰＲ２をパターニングする。そのパ
ターニングされた感光膜ＰＲ２をマスクに用いてイオン
を注入し、ｎ型ウェル３領域の上のポリシリコン層６を
ｐ型ポリシリコン層６ｂにする。このときのイオンはボ
ロンである。感光膜ＰＲ２を除去して、ｎ型及びｐ型ポ
リシリコン層６ａ、６ｂの全面に、図２ｅに示すよう
に、拡散防止膜のＴｉＮ層７及び第１シリサイドのＷＳ
ｉ2 層８を順次に形成する。
【０００８】前記ＷＳｉ2 層８上に感光膜ＰＲ３を塗布
した後、露光及び現像工程で、図２ｆに示すように、ｐ
型ウェル２及びｎ型ウェル３の上層にゲート電極形成領
域を定めてその領域にのみ残すように感光膜ＰＲ３をパ
ターニングする。図３ｇに示すように、パターニングさ
れた感光膜ＰＲ３をマスクに用いたエッチング工程でＷ
Ｓｉ2 層８とＴｉＮ層７を除去するとともに、さらにそ
れぞれのｎ、ｐ型ポリシリコン層６ａ、６ｂをも選択的
に除去する。要するに、ｐ型ウェル２の上層にはｎ型ポ
リシリコン層６ａ、ＴｉＮ層７、及びＷＳｉ2 層８から
なる第１ゲート電極９を形成し、ｎ型ウェル３の上層に
はｐ型ポリシリコン層６ｂ、ＴｉＮ層７、及びＷＳｉ2
層８からなる第２ゲート電極１０を形成する。
した後、露光及び現像工程で、図２ｆに示すように、ｐ
型ウェル２及びｎ型ウェル３の上層にゲート電極形成領
域を定めてその領域にのみ残すように感光膜ＰＲ３をパ
ターニングする。図３ｇに示すように、パターニングさ
れた感光膜ＰＲ３をマスクに用いたエッチング工程でＷ
Ｓｉ2 層８とＴｉＮ層７を除去するとともに、さらにそ
れぞれのｎ、ｐ型ポリシリコン層６ａ、６ｂをも選択的
に除去する。要するに、ｐ型ウェル２の上層にはｎ型ポ
リシリコン層６ａ、ＴｉＮ層７、及びＷＳｉ2 層８から
なる第１ゲート電極９を形成し、ｎ型ウェル３の上層に
はｐ型ポリシリコン層６ｂ、ＴｉＮ層７、及びＷＳｉ2
層８からなる第２ゲート電極１０を形成する。
【０００９】感光膜ＰＲ３を除去した後、前記第１及び
第２ゲート電極９、１０を含む前記半導体基板１の全面
に感光膜ＰＲ４を塗布し、図３ｈに示すように、露光及
び現像工程でｎ型ウェル３領域が選択的にマスキングさ
れるように感光膜ＰＲ４をパターニングする。その後、
ｐ型ウェル２領域の上層に形成された第１ゲート電極９
をマスクとして、第１ゲート電極９の両側のｐ型ウェル
２にリン（Ｐ）イオンを注入する。感光膜ＰＲ４を除去
して、第１及び第２ゲート電極９、１０を含む半導体基
板１の全面に感光膜ＰＲ５を塗布した後、図３ｉに示す
ように、露光及び現像工程でｐ型ウェル２領域が選択的
にマスキングされるように感光膜ＰＲ５をパターニング
する。その後、ｎ型ウェル３領域の上層に形成された第
２ゲート電極１０をマスクに用いて第２ゲート電極１０
の両側のｎ型ウェル３にボロンイオンを注入する。
第２ゲート電極９、１０を含む前記半導体基板１の全面
に感光膜ＰＲ４を塗布し、図３ｈに示すように、露光及
び現像工程でｎ型ウェル３領域が選択的にマスキングさ
れるように感光膜ＰＲ４をパターニングする。その後、
ｐ型ウェル２領域の上層に形成された第１ゲート電極９
をマスクとして、第１ゲート電極９の両側のｐ型ウェル
２にリン（Ｐ）イオンを注入する。感光膜ＰＲ４を除去
して、第１及び第２ゲート電極９、１０を含む半導体基
板１の全面に感光膜ＰＲ５を塗布した後、図３ｉに示す
ように、露光及び現像工程でｐ型ウェル２領域が選択的
にマスキングされるように感光膜ＰＲ５をパターニング
する。その後、ｎ型ウェル３領域の上層に形成された第
２ゲート電極１０をマスクに用いて第２ゲート電極１０
の両側のｎ型ウェル３にボロンイオンを注入する。
【００１０】ボロンイオン注入後感光膜ＰＲ５を除去す
る。その後、ｐ型ウェル２及びｎ型ウェル３に注入され
た不純物イオンを活性化させて、第１ゲート電極９の両
側のｐ型ウェル２にはｎ型低濃度不純物拡散領域１１
を、第２ゲート電極１０の両側のｎ型ウェル３にはｐ型
低濃度不純物拡散領域１２を形成する。すなわち、各ウ
ェル２、３のゲート電極９、１０の両側にＬＤＤ領域を
形成する。その後、図４ｊに示すように、第１及び第２
ゲート電極９、１０を含む基板の全面に酸化膜を形成し
た後、エッチバックして第１及び第２ゲート電極９、１
０の側面に側壁スペーサ１３を形成する。第１及び第２
ゲート電極９、１０を含む半導体基板１の全面に感光膜
ＰＲ６を塗布した後、図４ｋに示すように、露光及び現
像工程で前記ｎ型ウェル３領域が選択的にマスキングさ
れるように前記感光膜ＰＲ６をパターニングする。その
後、露出されたｐ型ウェル２領域に第１ゲート電極９及
び側壁スペーサ１３をマスクにヒ素（Ａｓ）イオンを注
入する。
る。その後、ｐ型ウェル２及びｎ型ウェル３に注入され
た不純物イオンを活性化させて、第１ゲート電極９の両
側のｐ型ウェル２にはｎ型低濃度不純物拡散領域１１
を、第２ゲート電極１０の両側のｎ型ウェル３にはｐ型
低濃度不純物拡散領域１２を形成する。すなわち、各ウ
ェル２、３のゲート電極９、１０の両側にＬＤＤ領域を
形成する。その後、図４ｊに示すように、第１及び第２
ゲート電極９、１０を含む基板の全面に酸化膜を形成し
た後、エッチバックして第１及び第２ゲート電極９、１
０の側面に側壁スペーサ１３を形成する。第１及び第２
ゲート電極９、１０を含む半導体基板１の全面に感光膜
ＰＲ６を塗布した後、図４ｋに示すように、露光及び現
像工程で前記ｎ型ウェル３領域が選択的にマスキングさ
れるように前記感光膜ＰＲ６をパターニングする。その
後、露出されたｐ型ウェル２領域に第１ゲート電極９及
び側壁スペーサ１３をマスクにヒ素（Ａｓ）イオンを注
入する。
【００１１】感光膜ＰＲ６を除去した後、第１及び第２
ゲート電極９、１０を含む半導体基板１の全面に感光膜
ＰＲ７を塗布した後、図４ｌに示すように、露光及び現
像工程で前記ｐ型ウェル２領域が選択的にマスキングさ
れるように感光膜ＰＲ７をパターニングする。その結果
露出されたｎ型ウェル３領域に第２ゲート電極１０及び
側壁スペーサ１３をマスクにＢＦ2 イオンを注入する。
感光膜ＰＲ７を除去した後、ｐ及びｎ型ウェル２、３に
注入されたヒ素（Ａｓ）イオン及びＢＦ2 イオンを活性
化させ、ｐ型ウェル２の第１ゲート電極９及び側壁スペ
ーサ１３の両側にはｎ型高濃度不純物拡散領域１４を形
成し、ｎ型ウェル３の第２ゲート電極１０及び側壁スペ
ーサ１３の両側にはｐ型高濃度不純物拡散領域１５を形
成する。すなわち、高濃度のソース／ドレイン領域を形
成する。その後、図５ｍに示すように、第１及び第２ゲ
ート電極９、１０及び側壁スペーサ１３を含む基板の全
面にサリサイド工程を行うためにＴｉ層１６を形成す
る。
ゲート電極９、１０を含む半導体基板１の全面に感光膜
ＰＲ７を塗布した後、図４ｌに示すように、露光及び現
像工程で前記ｐ型ウェル２領域が選択的にマスキングさ
れるように感光膜ＰＲ７をパターニングする。その結果
露出されたｎ型ウェル３領域に第２ゲート電極１０及び
側壁スペーサ１３をマスクにＢＦ2 イオンを注入する。
感光膜ＰＲ７を除去した後、ｐ及びｎ型ウェル２、３に
注入されたヒ素（Ａｓ）イオン及びＢＦ2 イオンを活性
化させ、ｐ型ウェル２の第１ゲート電極９及び側壁スペ
ーサ１３の両側にはｎ型高濃度不純物拡散領域１４を形
成し、ｎ型ウェル３の第２ゲート電極１０及び側壁スペ
ーサ１３の両側にはｐ型高濃度不純物拡散領域１５を形
成する。すなわち、高濃度のソース／ドレイン領域を形
成する。その後、図５ｍに示すように、第１及び第２ゲ
ート電極９、１０及び側壁スペーサ１３を含む基板の全
面にサリサイド工程を行うためにＴｉ層１６を形成す
る。
【００１２】図５ｎに示すように、前記半導体基板１を
熱処理して高濃度不純物拡散領域１４、１５とＴｉ層１
６との境界部分に第２シリサイドのＴｉＳｉ2 層１７を
形成する。最後に、反応しなかったＴｉ層１６は除去す
る。
熱処理して高濃度不純物拡散領域１４、１５とＴｉ層１
６との境界部分に第２シリサイドのＴｉＳｉ2 層１７を
形成する。最後に、反応しなかったＴｉ層１６は除去す
る。
【００１３】
【発明が解決しようとする課題】従来のデュアルゲート
を用いたＣＭＯＳＦＥＴの製造方法においては、以下の
問題点があった。第１に、ｐ型及びｎ型のデュアルゲー
ト電極を形成する工程が、ゲート電極に使用するそれぞ
れのポリシリコン層にイオンを注入する必要があるた
め、それにともない感光膜を用いたマスキング工程が増
加し、工程が複雑となって、生産性が低下する。第２
に、ゲート電極の抵抗を低くするためにポリシリコン層
に不純物イオンを注入したが、単にイオンを注入しただ
けではポリシリコン層に対する不純物拡散濃度の不均一
のためゲート電極の抵抗が増加することがある。そのた
め、トランジスタの動作特性が不良となり、高集積素子
としての信頼度が低下する。第３に、ゲート電極及びソ
ース／ドレイン領域に対するシリサイド層の形成工程
が、ゲート電極の上に対する第１シリサイドのＷＳｉ2
層の形成とソース／ドレイン領域の上に対する第２シリ
サイドのＴｉＳｉ2 層の形成と、その工程が２度にわた
って行われるため、生産性が低下すた。
を用いたＣＭＯＳＦＥＴの製造方法においては、以下の
問題点があった。第１に、ｐ型及びｎ型のデュアルゲー
ト電極を形成する工程が、ゲート電極に使用するそれぞ
れのポリシリコン層にイオンを注入する必要があるた
め、それにともない感光膜を用いたマスキング工程が増
加し、工程が複雑となって、生産性が低下する。第２
に、ゲート電極の抵抗を低くするためにポリシリコン層
に不純物イオンを注入したが、単にイオンを注入しただ
けではポリシリコン層に対する不純物拡散濃度の不均一
のためゲート電極の抵抗が増加することがある。そのた
め、トランジスタの動作特性が不良となり、高集積素子
としての信頼度が低下する。第３に、ゲート電極及びソ
ース／ドレイン領域に対するシリサイド層の形成工程
が、ゲート電極の上に対する第１シリサイドのＷＳｉ2
層の形成とソース／ドレイン領域の上に対する第２シリ
サイドのＴｉＳｉ2 層の形成と、その工程が２度にわた
って行われるため、生産性が低下すた。
【００１４】本発明は、上記のデュアルゲートを有する
従来のＣＭＯＳＦＥＴの製造方法の問題点を解決するた
めになされたもので、ゲート電極の上層とソース／ドレ
イン領域の上層とにシリサイドを形成する工程を一度で
行うことができ、感光膜を用いたマスキング工程を単純
化させることができるＣＭＯＳＦＥＴ及びその製造方法
を提供することを目的とする。また、ＰＭＯＳＦＥＴの
ゲート電極を形成する際に、均一な濃度を有するように
形成して、信頼性あるＰＭＯＳＦＥＴを提供することを
も目的とする。
従来のＣＭＯＳＦＥＴの製造方法の問題点を解決するた
めになされたもので、ゲート電極の上層とソース／ドレ
イン領域の上層とにシリサイドを形成する工程を一度で
行うことができ、感光膜を用いたマスキング工程を単純
化させることができるＣＭＯＳＦＥＴ及びその製造方法
を提供することを目的とする。また、ＰＭＯＳＦＥＴの
ゲート電極を形成する際に、均一な濃度を有するように
形成して、信頼性あるＰＭＯＳＦＥＴを提供することを
も目的とする。
【００１５】
【課題を解決するための手段】本発明のＣＭＯＳＦＥＴ
は、ｐ型ウエル領域に形成させたゲート電極の構造を２
層のｎ型ポリシリコンとし、ｎ型ウエル領域に形成させ
たゲート電極はｐ型ポリシリコン層、拡散防止膜、ｎ型
ポリシリコン層が積層された構造としたことを特徴とす
るものである。そして、それぞれのゲート電極とそれぞ
れのウエルの不純物領域の表面にシリサイド膜を形成さ
せる。
は、ｐ型ウエル領域に形成させたゲート電極の構造を２
層のｎ型ポリシリコンとし、ｎ型ウエル領域に形成させ
たゲート電極はｐ型ポリシリコン層、拡散防止膜、ｎ型
ポリシリコン層が積層された構造としたことを特徴とす
るものである。そして、それぞれのゲート電極とそれぞ
れのウエルの不純物領域の表面にシリサイド膜を形成さ
せる。
【００１６】上記の本発明のＣＭＯＳＦＥＴの製造方法
は以下の通である。まず、半導体基板に選択的に第１導
電型ウェル及び第２導電型ウェルを形成して、それらの
境界部に隔離絶縁膜を形成する。第２導電型ウェルの上
部の所定領域に第１導電型電極からなる第１ゲート電極
を形成する一方、第１導電型ウェルの上部の所定領域に
は第２導電型電極、拡散防止膜、及び第１導電型電極を
順次に形成して第２ゲート電極を形成する。第１及び第
２ゲート電極の側面に側壁スペーサを形成するととも
に、第１及び第２ゲート電極とそれぞれの側壁スペーサ
の両側の第１及び第２導電型ウェルにそれぞれ第２導電
型不純物領域と第１導電型不純物領域を形成する。最後
に、第１及び第２ゲート電極の表面と、第１及び第２導
電型不純物領域が形成されたそれぞれのウエルの表面に
シリサイド膜を形成する。
は以下の通である。まず、半導体基板に選択的に第１導
電型ウェル及び第２導電型ウェルを形成して、それらの
境界部に隔離絶縁膜を形成する。第２導電型ウェルの上
部の所定領域に第１導電型電極からなる第１ゲート電極
を形成する一方、第１導電型ウェルの上部の所定領域に
は第２導電型電極、拡散防止膜、及び第１導電型電極を
順次に形成して第２ゲート電極を形成する。第１及び第
２ゲート電極の側面に側壁スペーサを形成するととも
に、第１及び第２ゲート電極とそれぞれの側壁スペーサ
の両側の第１及び第２導電型ウェルにそれぞれ第２導電
型不純物領域と第１導電型不純物領域を形成する。最後
に、第１及び第２ゲート電極の表面と、第１及び第２導
電型不純物領域が形成されたそれぞれのウエルの表面に
シリサイド膜を形成する。
【００１７】
【発明の実施の形態】以下、本実施形態実施形態のデュ
アルゲート構造のＣＭＯＳＦＥＴ及びその製造方法を添
付図面に基づき説明する。図６は本実施形態のＣＭＯＳ
ＦＥＴの構造断面図である。本実施形態のＣＭＯＳＦＥ
Ｔは、ｎ型半導体基板２０上に選択的にｐ型ウェル２１
とｎ型ウェル２２が形成され、ｐ型及びｎ型ウェル２
１、２２の境界の上の部分に隔離絶縁膜２３が形成され
る。ｐ型ウェル２１の上部の所定領域にはｎ型の第１及
び第２ポリシリコン層２５ａ、２７により構成される第
１ゲート電極２８が形成される一方、ｎ型ウェル２２に
はｐ型ドープポリシリコン層２５、拡散防止膜２６、ｎ
型第２ポリシリコン層２７が順次に積層されて構成され
た第２ゲート電極２９が形成されている。第１及び第２
ゲート電極２８、２９の側面には側壁スペーサ３２が形
成される。ｐ型ウェル２１の第１ゲート電極２８の両側
にはｎ型低濃度不純物領域３０と高濃度不純物領域３３
とからなるＬＤＤ構造が形成されている。一方、ｎ型ウ
ェル２２の第２ゲート電極２９の両側の部分にｐ型低濃
度不純物領域３１と高濃度不純物領域３４とからなるＬ
ＤＤ構造が形成されている。本実施形態は、第１及び第
２ゲート電極２８、２９の表面とｎ型及びｐ型高濃度不
純物領域３３、３４が形成された半導体基板２０の表面
にシリサイド膜３６が形成される。半導体基板は本実施
形態においてはｎ型としたが、もちろんｐ型であっても
差支えない。
アルゲート構造のＣＭＯＳＦＥＴ及びその製造方法を添
付図面に基づき説明する。図６は本実施形態のＣＭＯＳ
ＦＥＴの構造断面図である。本実施形態のＣＭＯＳＦＥ
Ｔは、ｎ型半導体基板２０上に選択的にｐ型ウェル２１
とｎ型ウェル２２が形成され、ｐ型及びｎ型ウェル２
１、２２の境界の上の部分に隔離絶縁膜２３が形成され
る。ｐ型ウェル２１の上部の所定領域にはｎ型の第１及
び第２ポリシリコン層２５ａ、２７により構成される第
１ゲート電極２８が形成される一方、ｎ型ウェル２２に
はｐ型ドープポリシリコン層２５、拡散防止膜２６、ｎ
型第２ポリシリコン層２７が順次に積層されて構成され
た第２ゲート電極２９が形成されている。第１及び第２
ゲート電極２８、２９の側面には側壁スペーサ３２が形
成される。ｐ型ウェル２１の第１ゲート電極２８の両側
にはｎ型低濃度不純物領域３０と高濃度不純物領域３３
とからなるＬＤＤ構造が形成されている。一方、ｎ型ウ
ェル２２の第２ゲート電極２９の両側の部分にｐ型低濃
度不純物領域３１と高濃度不純物領域３４とからなるＬ
ＤＤ構造が形成されている。本実施形態は、第１及び第
２ゲート電極２８、２９の表面とｎ型及びｐ型高濃度不
純物領域３３、３４が形成された半導体基板２０の表面
にシリサイド膜３６が形成される。半導体基板は本実施
形態においてはｎ型としたが、もちろんｐ型であっても
差支えない。
【００１８】図７〜図１０は本実施形態のＣＭＯＳＦＥ
Ｔの製造工程断面図である。まず、図７ａに示すよう
に、ｎ型半導体基板２０上に通常の工程でｐ型ウェル２
１及びｎ型ウェル２２を形成した後、ｐ型ウェル２１及
びｎ型ウェル２２の境界部に隔離絶縁膜２３を形成す
る。半導体基板２０はｐ型の半導体基板２０を使用して
もよい。また、隔離絶縁膜２３は酸化膜又は窒化膜を使
用して形成する。図７ｂに示すように、隔離絶縁膜２３
を含む半導体基板２０の全面にゲート酸化膜２４、ドー
プポリシリコン層２５、及び拡散防止膜２６を形成す
る。このドープポリシリコン層２５は、ｐ型不純物イオ
ンのボロンイオンがドープされたポリシリコン層を５０
０〜１０００Åの厚さに形成する。拡散防止膜２６とし
てはＴｉＮをスパッタリング法を使用して１００〜５０
０Åの厚さに形成する。
Ｔの製造工程断面図である。まず、図７ａに示すよう
に、ｎ型半導体基板２０上に通常の工程でｐ型ウェル２
１及びｎ型ウェル２２を形成した後、ｐ型ウェル２１及
びｎ型ウェル２２の境界部に隔離絶縁膜２３を形成す
る。半導体基板２０はｐ型の半導体基板２０を使用して
もよい。また、隔離絶縁膜２３は酸化膜又は窒化膜を使
用して形成する。図７ｂに示すように、隔離絶縁膜２３
を含む半導体基板２０の全面にゲート酸化膜２４、ドー
プポリシリコン層２５、及び拡散防止膜２６を形成す
る。このドープポリシリコン層２５は、ｐ型不純物イオ
ンのボロンイオンがドープされたポリシリコン層を５０
０〜１０００Åの厚さに形成する。拡散防止膜２６とし
てはＴｉＮをスパッタリング法を使用して１００〜５０
０Åの厚さに形成する。
【００１９】拡散防止膜２６の全面に感光膜ＰＲ１０を
塗布した後、図７ｃに示すように、露光及び現像工程で
ｐ型ウェル２１領域の上層の拡散防止膜２６を選択的に
露出させる。その露出された拡散防止膜２６を選択的に
除去する。拡散防止膜２６の除去によって露出されたｐ
型ウェル２１領域の部分のドープポリシリコン層２５に
リンイオンかヒ素イオンのいずれかを注入してｎ型第１
ポリシリコン層２５ａを形成する。そのイオンの注入濃
度は５×１０14〜５×１０15／ｃｍ2 であり、注入エネ
ルギーは２０〜５０ＫｅＶである。しかし、このリン又
はヒ素イオンの注入工程を省略しても差し支えない。
塗布した後、図７ｃに示すように、露光及び現像工程で
ｐ型ウェル２１領域の上層の拡散防止膜２６を選択的に
露出させる。その露出された拡散防止膜２６を選択的に
除去する。拡散防止膜２６の除去によって露出されたｐ
型ウェル２１領域の部分のドープポリシリコン層２５に
リンイオンかヒ素イオンのいずれかを注入してｎ型第１
ポリシリコン層２５ａを形成する。そのイオンの注入濃
度は５×１０14〜５×１０15／ｃｍ2 であり、注入エネ
ルギーは２０〜５０ＫｅＶである。しかし、このリン又
はヒ素イオンの注入工程を省略しても差し支えない。
【００２０】ｎ型第１ポリシリコン層２５ａを形成後感
光膜ＰＲ１０を除去する。その後、ｎ型第１ポリシリコ
ン層２５ａ及び拡散防止膜２６の全面にｎ型第２ポリシ
リコン層２７を形成した後、図８ｄに示すように、ｎ型
第２ポリシリコン層２７の上に感光膜ＰＲ１１を塗布
し、露光及び現像工程でｐ型及びｎ型ウェル２１、２２
の上側のゲート電極を形成する部分にだけ残るように感
光膜ＰＲ１１をパターニングする。図３ｅに示すよう
に、パターニングされた感光膜ＰＲ１１をマスクに用い
てエッチングして、ｐ型ウェル２１領域ではｎ型第２ポ
リシリコン層２７及びｎ型第１ポリシリコン層２５ａを
選択的に除去して第１ゲート電極２８を形成し、ｎ型ウ
ェル２２の上層ではｎ型第２ポリシリコン層２７、拡散
防止膜２６、及びｐ型ドープポリシリコン層２５を選択
的に除去して第２ゲート電極２９を形成する。その後、
感光膜ＰＲ１１を除去する。
光膜ＰＲ１０を除去する。その後、ｎ型第１ポリシリコ
ン層２５ａ及び拡散防止膜２６の全面にｎ型第２ポリシ
リコン層２７を形成した後、図８ｄに示すように、ｎ型
第２ポリシリコン層２７の上に感光膜ＰＲ１１を塗布
し、露光及び現像工程でｐ型及びｎ型ウェル２１、２２
の上側のゲート電極を形成する部分にだけ残るように感
光膜ＰＲ１１をパターニングする。図３ｅに示すよう
に、パターニングされた感光膜ＰＲ１１をマスクに用い
てエッチングして、ｐ型ウェル２１領域ではｎ型第２ポ
リシリコン層２７及びｎ型第１ポリシリコン層２５ａを
選択的に除去して第１ゲート電極２８を形成し、ｎ型ウ
ェル２２の上層ではｎ型第２ポリシリコン層２７、拡散
防止膜２６、及びｐ型ドープポリシリコン層２５を選択
的に除去して第２ゲート電極２９を形成する。その後、
感光膜ＰＲ１１を除去する。
【００２１】第１及び第２ゲート電極２８、２９を含む
基板の全面に感光膜ＰＲ１２を塗布した後、図８ｆに示
すように、選択的にパターニングしてｎ型ウェル２２領
域だけをマスキングする。その後、第１ゲート電極２８
をマスクに用いてｐ型ウェル２１の第１ゲート電極２８
の両側にリン（Ｐ）イオンを注入して、感光膜ＰＲ１２
を除去する。再び、半導体基板２０の全面に感光膜ＰＲ
１３を塗布した後、露光及び現像工程でｐ型ウェル２１
領域がマスキングされるように感光膜ＰＲ１３をパター
ニングし、図９ｇに示すように、第２ゲート電極２９を
マスクとしてｎ型ウェル２２の第２ゲート電極２９の両
側にボロン（Ｂ）イオンを注入して、感光膜ＰＲ１３を
除去する。
基板の全面に感光膜ＰＲ１２を塗布した後、図８ｆに示
すように、選択的にパターニングしてｎ型ウェル２２領
域だけをマスキングする。その後、第１ゲート電極２８
をマスクに用いてｐ型ウェル２１の第１ゲート電極２８
の両側にリン（Ｐ）イオンを注入して、感光膜ＰＲ１２
を除去する。再び、半導体基板２０の全面に感光膜ＰＲ
１３を塗布した後、露光及び現像工程でｐ型ウェル２１
領域がマスキングされるように感光膜ＰＲ１３をパター
ニングし、図９ｇに示すように、第２ゲート電極２９を
マスクとしてｎ型ウェル２２の第２ゲート電極２９の両
側にボロン（Ｂ）イオンを注入して、感光膜ＰＲ１３を
除去する。
【００２２】図９ｈに示すように、前記工程でそれぞれ
の領域に注入されたボロン（Ｂ）イオン及びリン（Ｐ）
イオンを活性化させ、ｐ型ウェル２１の第１ゲート電極
２８の両側の部分にはｎ型低濃度不純物領域３０、ｎ型
ウェル２２の第２ゲート電極２９の両側の部分にはｐ型
低濃度不純物領域３１を形成する。すなわち、ｐ型ウェ
ル２１及びｎ型ウェル２２それぞれにＬＤＤ構造の不純
物領域を形成する。その後、双方のゲート電極の側面に
酸化膜か窒化膜のいずれかで側壁スペーサ３２を形成す
る。
の領域に注入されたボロン（Ｂ）イオン及びリン（Ｐ）
イオンを活性化させ、ｐ型ウェル２１の第１ゲート電極
２８の両側の部分にはｎ型低濃度不純物領域３０、ｎ型
ウェル２２の第２ゲート電極２９の両側の部分にはｐ型
低濃度不純物領域３１を形成する。すなわち、ｐ型ウェ
ル２１及びｎ型ウェル２２それぞれにＬＤＤ構造の不純
物領域を形成する。その後、双方のゲート電極の側面に
酸化膜か窒化膜のいずれかで側壁スペーサ３２を形成す
る。
【００２３】第１及び第２ゲート電極２８、２９を含む
半導体基板２０の全面に感光膜ＰＲ１４を塗布した後、
露光及び現像工程でｎ型ウェル２２領域をマスキングす
るように、図９ｉに示すように、感光膜ＰＲ１４をパタ
ーニングする。その露出されたｐ型ウェル２１に第１ゲ
ート電極２８及び側壁スペーサ３２をマスクとしてヒ素
（Ａｓ）イオンを注入する。感光膜ＰＲ１４を除去し
て、新たに第１及び第２ゲート電極２８、２９を含む半
導体基板２０の全面に感光膜ＰＲ１５を塗布した後、図
１０ｊに示すように、露光及び現像工程でｐ型ウェル２
１領域をマスキングするように感光膜ＰＲ１５をパター
ニングする。それにより露出されたｎ型ウェル２２に第
２ゲート電極２９及び側壁スペーサ３２をマスクにして
ＢＦ2 イオンを注入する。イオン注入後感光膜ＰＲ１５
を除去する。
半導体基板２０の全面に感光膜ＰＲ１４を塗布した後、
露光及び現像工程でｎ型ウェル２２領域をマスキングす
るように、図９ｉに示すように、感光膜ＰＲ１４をパタ
ーニングする。その露出されたｐ型ウェル２１に第１ゲ
ート電極２８及び側壁スペーサ３２をマスクとしてヒ素
（Ａｓ）イオンを注入する。感光膜ＰＲ１４を除去し
て、新たに第１及び第２ゲート電極２８、２９を含む半
導体基板２０の全面に感光膜ＰＲ１５を塗布した後、図
１０ｊに示すように、露光及び現像工程でｐ型ウェル２
１領域をマスキングするように感光膜ＰＲ１５をパター
ニングする。それにより露出されたｎ型ウェル２２に第
２ゲート電極２９及び側壁スペーサ３２をマスクにして
ＢＦ2 イオンを注入する。イオン注入後感光膜ＰＲ１５
を除去する。
【００２４】図１０ｋに示すように、ｐ型ウェル２１及
びｎ型ウェル２２それぞれに注入されたヒ素（Ａｓ）イ
オン及びＢＦ2 イオンを活性化させて、ｐ型ウェル２１
の第１ゲート電極２８の側壁スペーサ３２の両側にはｎ
型高濃度不純物領域３３を形成し、ｎ型ウェル２２の第
２ゲート電極２９の側壁スペーサ３２の両側にはｐ型高
濃度不純物領域３４を形成する。すなわち、ソース／ド
レイン領域として使う不純物領域を形成する。その後、
第１、第２ゲート電極２８、２９及び側壁スペーサ３２
を含む基板の全面に高融点金属３５を形成する。この高
融点金属３５としては、チタンＴｉ、コバルトＣｏのよ
うなシリサイド膜を形成可能な物質を使用してスパッタ
リング法で形成する。
びｎ型ウェル２２それぞれに注入されたヒ素（Ａｓ）イ
オン及びＢＦ2 イオンを活性化させて、ｐ型ウェル２１
の第１ゲート電極２８の側壁スペーサ３２の両側にはｎ
型高濃度不純物領域３３を形成し、ｎ型ウェル２２の第
２ゲート電極２９の側壁スペーサ３２の両側にはｐ型高
濃度不純物領域３４を形成する。すなわち、ソース／ド
レイン領域として使う不純物領域を形成する。その後、
第１、第２ゲート電極２８、２９及び側壁スペーサ３２
を含む基板の全面に高融点金属３５を形成する。この高
融点金属３５としては、チタンＴｉ、コバルトＣｏのよ
うなシリサイド膜を形成可能な物質を使用してスパッタ
リング法で形成する。
【００２５】半導体基板２０の全面を熱処理して、高濃
度不純物領域３３、３４が形成されたｐ型及びｎ型ウェ
ル２１、２２の表面、及び第１、第２ゲート電極２８、
２９の表面と、その高融点金属３５とを反応させて、図
１０ｌに示すように、その境界にＣｏＳｉ2又はＴｉＳ
ｉ2のようなシリサイド膜３６を形成する。その後、反
応しなかった高融点金属３５を除去する。このシリサイ
ド膜３６を形成する条件は、まず、ＲＴＰ(Rapid Therm
al Processing)方式で７００℃、Ｎ2 雰囲気で１０秒間
熱処理したのち、再度ＲＴＰ方式で９００℃、Ｎ2 雰囲
気で２０秒間熱処理して形成する。最後に、ＨＣｌとＨ
2Ｏ2とが混合された水溶液に浸けて反応しない高融点金
属３５を除去する除去する。
度不純物領域３３、３４が形成されたｐ型及びｎ型ウェ
ル２１、２２の表面、及び第１、第２ゲート電極２８、
２９の表面と、その高融点金属３５とを反応させて、図
１０ｌに示すように、その境界にＣｏＳｉ2又はＴｉＳ
ｉ2のようなシリサイド膜３６を形成する。その後、反
応しなかった高融点金属３５を除去する。このシリサイ
ド膜３６を形成する条件は、まず、ＲＴＰ(Rapid Therm
al Processing)方式で７００℃、Ｎ2 雰囲気で１０秒間
熱処理したのち、再度ＲＴＰ方式で９００℃、Ｎ2 雰囲
気で２０秒間熱処理して形成する。最後に、ＨＣｌとＨ
2Ｏ2とが混合された水溶液に浸けて反応しない高融点金
属３５を除去する除去する。
【００２６】
【発明の効果】本発明のデュアルゲートのＣＭＯＳＦＥ
Ｔは、イオン注入法より不純物拡散濃度が均一であるド
ープポリシリコン層をデュアルゲート電極の材料として
使用しているので、トランジスタとしての動作特性に対
する信頼度を高め、かつ、ゲート電極の配線抵抗を低く
することができる。したがって、高速動作に有利な半導
体素子を提供することができる。また、本発明方法は、
ｐ型及びｎ型にデュアルゲート電極を形成するとき、各
ポリシリコン層にドープポリシリコン層を使用するの
で、イオン注入後にエッチング工程を行う従来の方法に
比べて、フォトリソグラフィ工程、イオン注入工程等が
低減される。したがって、生産性を向上させることがで
きる。さらに、本発明方法は、ゲート電極及びソース／
ドレイン領域に対するシリサイド膜の形成工程が一度で
行われるため、工程が単純化され、半導体素子の生産性
をより向上させることができる。
Ｔは、イオン注入法より不純物拡散濃度が均一であるド
ープポリシリコン層をデュアルゲート電極の材料として
使用しているので、トランジスタとしての動作特性に対
する信頼度を高め、かつ、ゲート電極の配線抵抗を低く
することができる。したがって、高速動作に有利な半導
体素子を提供することができる。また、本発明方法は、
ｐ型及びｎ型にデュアルゲート電極を形成するとき、各
ポリシリコン層にドープポリシリコン層を使用するの
で、イオン注入後にエッチング工程を行う従来の方法に
比べて、フォトリソグラフィ工程、イオン注入工程等が
低減される。したがって、生産性を向上させることがで
きる。さらに、本発明方法は、ゲート電極及びソース／
ドレイン領域に対するシリサイド膜の形成工程が一度で
行われるため、工程が単純化され、半導体素子の生産性
をより向上させることができる。
【図１】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図２】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図３】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図４】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図５】 従来のＣＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図６】 本発明実施形態のＣＭＯＳＦＥＴの構造断面
図。
図。
【図７】 本発明実施形態のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図８】 本発明実施形態のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図９】 本発明実施形態のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図１０】 本発明実施形態のＣＭＯＳＦＥＴの製造工
程を示す断面図。
程を示す断面図。
２０ 半導体基板 ２１ ｐ型ウェル ２２ ｎ型ウェル ２３ 隔離絶縁膜 ２４ ゲート酸化膜 ２５ ドープポリ
シリコン層 ２５ａ ｎ型第１ポリシリコン層 ２６ 拡散防止膜 ２７ ｎ型第２ポリシリコン層 ２８ 第１ゲート
電極 ２９ 第２ゲート電極 ３０ ｎ型低濃度
不純物領域 ３１ ｐ型低濃度不純物領域 ３２ 側壁スペー
サ ３３ ｎ型高濃度不純物領域 ３４ ｐ型高濃度
不純物領域 ３５ 高融点金属 ３６ シリサイド
膜
シリコン層 ２５ａ ｎ型第１ポリシリコン層 ２６ 拡散防止膜 ２７ ｎ型第２ポリシリコン層 ２８ 第１ゲート
電極 ２９ 第２ゲート電極 ３０ ｎ型低濃度
不純物領域 ３１ ｐ型低濃度不純物領域 ３２ 側壁スペー
サ ３３ ｎ型高濃度不純物領域 ３４ ｐ型高濃度
不純物領域 ３５ 高融点金属 ３６ シリサイド
膜
Claims (6)
- 【請求項１】 第１及び第２導電型ウェルが形成された
半導体基板と、 前記第１及び第２導電型ウェルの境界部に形成された隔
離絶縁膜と、 前記第２導電型ウェルの所定領域に第１導電型電極で形
成された第１ゲート電極と、 前記第１導電型ウェルの所定領域に第２導電型電極、拡
散防止膜、及び第１導電型電極が順次に積層されて構成
される第２ゲート電極と、 前記第１及び第２ゲート電極の側面に形成された側壁ス
ペーサと、 前記第１導電型ウェルに形成された第２導電型不純物領
域と、 前記第２導電型ウェルに形成された第１導電型不純物領
域と、 前記第１及び第２ゲート電極の表面、及びそれぞれのウ
エルに形成された第１及び第２導電型不純物領域の表面
に形成されたシリサイド膜と、を備えることを特徴とす
るＣＭＯＳＦＥＴ。 - 【請求項２】 半導体基板に選択的に第１導電型ウェル
及び第２導電型ウェルを形成する段階と、 前記第１及び第２導電型ウェルの境界部に隔離絶縁膜を
形成する段階と、 前記第２導電型ウェルの所定領域に第１導電型電極から
なる第１ゲート電極を形成し、第１導電型ウェルの所定
領域に第２導電型電極、拡散防止膜、及び第１導電型電
極を順次に積層した第２ゲート電極を形成する段階と、 前記第１及び第２ゲート電極の側面に側壁スペーサを形
成する段階と、 それぞれのウェルの前記第１及び第２ゲート電極の両側
と前記側壁スペーサの両側とにそれぞれ第２導電型不純
物領域と第１導電型不純物領域を形成する段階と、 前記第１及び第２ゲート電極の表面と前記第１及び第２
導電型不純物領域が形成されたそれぞれのウェルの表面
にシリサイド膜を形成する段階と、を備えることを特徴
とするＣＭＯＳＦＥＴの製造方法。 - 【請求項３】 前記第１ゲート電極と第２ゲート電極
は、 第１及び第２導電型ウェルが形成された半導体基板の全
面にゲート酸化膜、第２導電型ドープポリシリコン層、
及び拡散防止膜を形成する段階と、 前記第２導電型ウェル領域の上層に形成された拡散防止
膜を選択的に除去する段階と、 前記拡散防止膜が除去されて露出された第２導電型ドー
プポリシリコン層に第１導電型不純物イオンを注入して
第１導電型第１ポリシリコン層を形成する段階と、 前記第１導電型第１ポリシリコン層と拡散防止膜の全面
に第１導電型第２ポリシリコン層を形成する段階と、 前記第２導電型ウェルの上部の所定領域の第１導電型第
１ポリシリコン層及び第１導電型第２ポリシリコン層を
選択的に除去して第１ゲート電極を形成し、前記第１導
電型ウェルの上部の所定領域の第２導電型ドープポリシ
リコン層、拡散防止膜、第１導電型ポリシリコン層を選
択的に除去して第２ゲート電極を形成する段階と、を有
することを特徴とする請求項２に記載のＣＭＯＳＦＥＴ
の製造方法。 - 【請求項４】 前記拡散防止膜はスパッタリング法を使
用して形成することを特徴とする請求項３に記載のＣＭ
ＯＳＦＥＴの製造方法。 - 【請求項５】 前記拡散防止膜が除去されて露出された
第２導電型ドープポリシリコン層に対しての第１導電型
不純物イオンの注入工程を省略して、第１導電型第１ポ
リシリコン層と拡散防止膜の全面に第１導電型第２ポリ
シリコン層を形成することを特徴とする請求項３に記載
のＣＭＯＳＦＥＴの製造方法。 - 【請求項６】 前記シリサイド膜は、 前記第１、第２ゲート電極及び側壁スペーサを含む半導
体基板の全面に高融点金属を形成する段階と、 前記高融点金属を含む前記半導体基板の全面を熱処理し
て、前記高融点金属と前記第１、第２ゲート電極の境
界、及び前記高融点金属と前記第１、第２導電型ウェル
の境界にシリサイド膜を形成する段階と、 前記シリサイド膜に反応しなかった高融点金属を除去す
る段階と、を備えることを特徴とする請求項２に記載の
ＣＭＯＳＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR46739/1996 | 1996-10-18 | ||
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