JPH07272499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07272499A JPH07272499A JP6061526A JP6152694A JPH07272499A JP H07272499 A JPH07272499 A JP H07272499A JP 6061526 A JP6061526 A JP 6061526A JP 6152694 A JP6152694 A JP 6152694A JP H07272499 A JPH07272499 A JP H07272499A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 フレームバッファメモリにおいて、その救済
率を可能な限り低下させることなく、レイアウト面積を
より小さくする。 【構成】 冗長ユニットＲにおける冗長センスアンプ５
１，５２の数を冗長ユニットＮ１〜Ｎｍにおけるセンス
アンプ１１〜１４の数の半分にし、各冗長センスアンプ
５１，５２と冗長データレジスタ６０との間に２つの冗
長トランスファーゲート６１〜６４を接続する。これに
より、センスアンプ１１または１２が不良のとき、冗長
センスアンプ５２がそれの代わりに機能し、センスアン
プ１３または１４が不良のとき、冗長センスアンプ５１
がそれの代わりに機能するように構成した。
率を可能な限り低下させることなく、レイアウト面積を
より小さくする。 【構成】 冗長ユニットＲにおける冗長センスアンプ５
１，５２の数を冗長ユニットＮ１〜Ｎｍにおけるセンス
アンプ１１〜１４の数の半分にし、各冗長センスアンプ
５１，５２と冗長データレジスタ６０との間に２つの冗
長トランスファーゲート６１〜６４を接続する。これに
より、センスアンプ１１または１２が不良のとき、冗長
センスアンプ５２がそれの代わりに機能し、センスアン
プ１３または１４が不良のとき、冗長センスアンプ５１
がそれの代わりに機能するように構成した。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、フレームバッファメモリにおける
シリアルアクセスメモリ部の冗長に関する。
し、さらに詳しくは、フレームバッファメモリにおける
シリアルアクセスメモリ部の冗長に関する。
【０００２】
【従来の技術】図２は、従来のフレームバッファメモリ
におけるシリアルアクセスメモリ部の構成を示すブロッ
ク図である。
におけるシリアルアクセスメモリ部の構成を示すブロッ
ク図である。
【０００３】図２を参照して、このフレームバッファメ
モリは、複数のデータをストアするためのメモリセルア
レイ（図示せず）と、４×ｍ個のセンスアンプ１１〜１
４と、４×ｍ個のトランスファーゲート３１〜３４と、
ｍ個のデータレジスタ２０と、ｍ個のトランスファーゲ
ート対４０ａ，４０ｂとを備える。
モリは、複数のデータをストアするためのメモリセルア
レイ（図示せず）と、４×ｍ個のセンスアンプ１１〜１
４と、４×ｍ個のトランスファーゲート３１〜３４と、
ｍ個のデータレジスタ２０と、ｍ個のトランスファーゲ
ート対４０ａ，４０ｂとを備える。
【０００４】ここで、４つのセンスアンプ１１ないし１
４と、４つのトランスファーゲート３１ないし３４と、
１つのデータレジスタ２０と、１つのトランスファーゲ
ート対４０ａ，４０ｂとは、１つの通常ユニットＮ１〜
Ｎｍを構成する。
４と、４つのトランスファーゲート３１ないし３４と、
１つのデータレジスタ２０と、１つのトランスファーゲ
ート対４０ａ，４０ｂとは、１つの通常ユニットＮ１〜
Ｎｍを構成する。
【０００５】各センスアンプ１１〜１４は、メモリセル
アレイから読出されたデータＤ１〜Ｄ４を増幅しかつ保
持する。各トランスファーゲート３１〜３４は、対応す
る１つの制御信号ＣＳ１〜ＣＳ４に応答して、対応する
１つのセンスアンプ１１〜１４とデータレジスタ２０と
の間でデータを転送する。これらのデータは、データ転
送線３８を介して転送される。
アレイから読出されたデータＤ１〜Ｄ４を増幅しかつ保
持する。各トランスファーゲート３１〜３４は、対応す
る１つの制御信号ＣＳ１〜ＣＳ４に応答して、対応する
１つのセンスアンプ１１〜１４とデータレジスタ２０と
の間でデータを転送する。これらのデータは、データ転
送線３８を介して転送される。
【０００６】データレジスタ２０は、データを一時的に
保持することができる。トランスファーゲート対４０
ａ，４０ｂは、選択信号ＳＥ１〜ＳＥｍに応答して、デ
ータレジスタ２０とデータバス４２ａ，４２ｂとの間で
データを転送する。
保持することができる。トランスファーゲート対４０
ａ，４０ｂは、選択信号ＳＥ１〜ＳＥｍに応答して、デ
ータレジスタ２０とデータバス４２ａ，４２ｂとの間で
データを転送する。
【０００７】このフレームバッファメモリはさらに、通
常ユニットＮ１〜Ｎｍと同様に構成された１つの冗長ユ
ニットＲｐを備える。冗長ユニットＲｐは、４つの冗長
センスアンプ５１ないし５４と、４つの冗長トランスフ
ァーゲート６１ないし６４と、１つの冗長データレジス
タ６０と、１つの冗長トランスファーゲート対７０ａ，
７０ｂとを備える。
常ユニットＮ１〜Ｎｍと同様に構成された１つの冗長ユ
ニットＲｐを備える。冗長ユニットＲｐは、４つの冗長
センスアンプ５１ないし５４と、４つの冗長トランスフ
ァーゲート６１ないし６４と、１つの冗長データレジス
タ６０と、１つの冗長トランスファーゲート対７０ａ，
７０ｂとを備える。
【０００８】各センスアンプ５１〜５４は、メモリセル
アレイの冗長部分から読出されたデータＤＲ１〜ＤＲ４
を増幅しかつ保持する。各トランスファーゲート６１〜
６４は、上記４つの制御信号ＣＳ１ないしＣＳ４のうち
対応する１つに応答して、対応する１つのセンスアンプ
５１〜５４と冗長データレジスタ６０との間でデータを
転送する。これらのデータは、冗長データ転送線６８を
介して転送される。
アレイの冗長部分から読出されたデータＤＲ１〜ＤＲ４
を増幅しかつ保持する。各トランスファーゲート６１〜
６４は、上記４つの制御信号ＣＳ１ないしＣＳ４のうち
対応する１つに応答して、対応する１つのセンスアンプ
５１〜５４と冗長データレジスタ６０との間でデータを
転送する。これらのデータは、冗長データ転送線６８を
介して転送される。
【０００９】冗長データレジスタ６０は、一時的にデー
タを保持することができる。冗長トランスファーゲート
対７０ａ，７０ｂは、冗長選択信号ＳＥＲに応答して、
冗長データレジスタ６０と冗長データバス７２ａ，７２
ｂとの間でデータを転送する。
タを保持することができる。冗長トランスファーゲート
対７０ａ，７０ｂは、冗長選択信号ＳＥＲに応答して、
冗長データレジスタ６０と冗長データバス７２ａ，７２
ｂとの間でデータを転送する。
【００１０】このフレームバッファメモリはさらに、シ
リアルセレクタ８０を備える。シリアルセレクタ８０
は、通常の場合、すなわち通常ユニットＮ１〜Ｎｍにお
けるすべてのデータレジスタ２０が正しいデータが読出
される場合、冗長ユニットＮ１〜Ｎｍにおけるデータレ
ジスタ２０を順次選択し、その選択されたデータレジス
タ２０からデータバス４２ａ，４２ｂへデータを読出す
か、あるいはデータバス４２ａ，４２ｂからデータレジ
スタ２０へデータを書込む。
リアルセレクタ８０を備える。シリアルセレクタ８０
は、通常の場合、すなわち通常ユニットＮ１〜Ｎｍにお
けるすべてのデータレジスタ２０が正しいデータが読出
される場合、冗長ユニットＮ１〜Ｎｍにおけるデータレ
ジスタ２０を順次選択し、その選択されたデータレジス
タ２０からデータバス４２ａ，４２ｂへデータを読出す
か、あるいはデータバス４２ａ，４２ｂからデータレジ
スタ２０へデータを書込む。
【００１１】一方、通常でない場合、すなわち通常ユニ
ットＮ１〜Ｎｍにおけるデータレジスタ２０から正しい
データが読出されない場合、シリアルセレクタ８０はそ
のデータレジスタ２０の代わりに冗長データレジスタ６
０を選択し、その冗長データレジスタ６０から冗長デー
タバス７２ａ，７２ｂへデータを読出すか、あるいは冗
長データバス７２ａ，７２ｂから冗長データレジスタ６
０へデータを書込む。
ットＮ１〜Ｎｍにおけるデータレジスタ２０から正しい
データが読出されない場合、シリアルセレクタ８０はそ
のデータレジスタ２０の代わりに冗長データレジスタ６
０を選択し、その冗長データレジスタ６０から冗長デー
タバス７２ａ，７２ｂへデータを読出すか、あるいは冗
長データバス７２ａ，７２ｂから冗長データレジスタ６
０へデータを書込む。
【００１２】次に、このシリアルアクセスメモリ部の動
作について説明する。通常の場合においては、メモリセ
ルアレイから読出された４×ｍ個のデータＤ１〜Ｄ４
は、センスアンプ１１〜１４によって増幅されかつ保持
される。
作について説明する。通常の場合においては、メモリセ
ルアレイから読出された４×ｍ個のデータＤ１〜Ｄ４
は、センスアンプ１１〜１４によって増幅されかつ保持
される。
【００１３】次いで、４つの制御信号ＣＳ１ないしＣＳ
４のうち１つの制御信号がＨレベルに立上ると、それに
対応するｍ個のトランスファーゲート３１〜３４が導通
状態となる。これにより、各通常ユニットＮ１〜Ｎｍに
おいては、対応する１つのセンスアンプ１１〜１４とデ
ータレジスタ２０とが接続され、そのセンスアンプ１１
〜１４からデータレジスタ２０へデータ転送線３８を介
してデータが転送される。
４のうち１つの制御信号がＨレベルに立上ると、それに
対応するｍ個のトランスファーゲート３１〜３４が導通
状態となる。これにより、各通常ユニットＮ１〜Ｎｍに
おいては、対応する１つのセンスアンプ１１〜１４とデ
ータレジスタ２０とが接続され、そのセンスアンプ１１
〜１４からデータレジスタ２０へデータ転送線３８を介
してデータが転送される。
【００１４】各通常ユニットＮ１〜Ｎｍにおいては、４
つのセンスアンプ１１ないし１４はそれぞれ４つのトラ
ンスファーゲート３１ないし３４を介して１つのデータ
レジスタ２０に接続されているため、これらセンスアン
プ１１ないし１４におけるデータは、４つの制御信号Ｃ
Ｓ１ないしＣＳ４に応答して選択的に１つのデータレジ
スタ２０へ転送される。
つのセンスアンプ１１ないし１４はそれぞれ４つのトラ
ンスファーゲート３１ないし３４を介して１つのデータ
レジスタ２０に接続されているため、これらセンスアン
プ１１ないし１４におけるデータは、４つの制御信号Ｃ
Ｓ１ないしＣＳ４に応答して選択的に１つのデータレジ
スタ２０へ転送される。
【００１５】データがデータレジスタ２０へ転送された
後、シリアルセレクタ８０からの選択信号ＳＥ１〜ＳＥ
ｍが順次Ｈレベルに立上る。選択信号ＳＥ１〜ＳＥｍが
Ｈレベルに立上ると、対応するトランスファーゲート対
４０ａ，４０ｂが導通状態となり、データレジスタ２０
からトランスファーゲート対４０ａ，４０ｂを介してデ
ータバス４２ａ，４２ｂへデータが転送され、さらに外
部に出力される。
後、シリアルセレクタ８０からの選択信号ＳＥ１〜ＳＥ
ｍが順次Ｈレベルに立上る。選択信号ＳＥ１〜ＳＥｍが
Ｈレベルに立上ると、対応するトランスファーゲート対
４０ａ，４０ｂが導通状態となり、データレジスタ２０
からトランスファーゲート対４０ａ，４０ｂを介してデ
ータバス４２ａ，４２ｂへデータが転送され、さらに外
部に出力される。
【００１６】次に、通常ユニットＮ１ないしＮｍにおけ
るある１つのデータレジスタ２０から読出されたデータ
が正しくない場合について説明する。
るある１つのデータレジスタ２０から読出されたデータ
が正しくない場合について説明する。
【００１７】たとえば、通常ユニットＮ１におけるセン
スアンプ１３およびトランスファーゲート３３を介して
メモリセルからデータレジスタ２０へ転送されるデータ
が正しくない場合、そのメモリセルの代わりに、冗長ユ
ニットＲｐにおけるセンスアンプ５３に対応するメモリ
セルに予め正しいデータがストアされる。
スアンプ１３およびトランスファーゲート３３を介して
メモリセルからデータレジスタ２０へ転送されるデータ
が正しくない場合、そのメモリセルの代わりに、冗長ユ
ニットＲｐにおけるセンスアンプ５３に対応するメモリ
セルに予め正しいデータがストアされる。
【００１８】上記通常の場合と同様に、メモリセルアレ
イからのデータは４×ｍ個のセンスアンプ１１〜１４と
４つの冗長センスアンプ５１〜５４とによって増幅され
かつ保持される。
イからのデータは４×ｍ個のセンスアンプ１１〜１４と
４つの冗長センスアンプ５１〜５４とによって増幅され
かつ保持される。
【００１９】次いで、４つの制御信号ＣＳ１ないしＣＳ
４のうちいずれか１つの制御信号がＨレベルに立上る
と、それに対応するｍ個のトランスファーゲート３１〜
３４と１つの冗長トランスファーゲート６１〜６４とが
導通状態となる。たとえば、制御信号ＣＳ３がＨレベル
に立上ると、ｍ個のトランスファーゲート３３と１つの
冗長トランスファーゲート６３とが導通状態となる。こ
れにより、各通常ユニットＮ１〜Ｎｍにおいては、セン
スアンプ１３からトランスファーゲート３３を介してデ
ータレジスタ２０へデータが転送され、冗長ユニットＲ
ｐにおいては、冗長センスアンプ５３から冗長トランス
ファーゲート６３を介して冗長データレジスタ６０へデ
ータが転送される。
４のうちいずれか１つの制御信号がＨレベルに立上る
と、それに対応するｍ個のトランスファーゲート３１〜
３４と１つの冗長トランスファーゲート６１〜６４とが
導通状態となる。たとえば、制御信号ＣＳ３がＨレベル
に立上ると、ｍ個のトランスファーゲート３３と１つの
冗長トランスファーゲート６３とが導通状態となる。こ
れにより、各通常ユニットＮ１〜Ｎｍにおいては、セン
スアンプ１３からトランスファーゲート３３を介してデ
ータレジスタ２０へデータが転送され、冗長ユニットＲ
ｐにおいては、冗長センスアンプ５３から冗長トランス
ファーゲート６３を介して冗長データレジスタ６０へデ
ータが転送される。
【００２０】ここで、通常ユニットＮ１におけるデータ
レジスタ２０に転送されたデータは正しくないが、その
代わりに冗長データレジスタ６０へ正しいデータが転送
されている。
レジスタ２０に転送されたデータは正しくないが、その
代わりに冗長データレジスタ６０へ正しいデータが転送
されている。
【００２１】次いで、シリアルセレクタ８０からの選択
信号ＳＥ１〜ＳＥｍが順次Ｈレベルに立上るが、ここで
は選択信号ＳＥ１の代わりに冗長選択信号ＳＥＲがＨレ
ベルに立上る。すなわち、冗長選択信号ＳＥＲがＨレベ
ルに立上った後、選択信号ＳＥ２（図示せず）〜ＳＥｍ
が順次Ｈレベルに立上る。
信号ＳＥ１〜ＳＥｍが順次Ｈレベルに立上るが、ここで
は選択信号ＳＥ１の代わりに冗長選択信号ＳＥＲがＨレ
ベルに立上る。すなわち、冗長選択信号ＳＥＲがＨレベ
ルに立上った後、選択信号ＳＥ２（図示せず）〜ＳＥｍ
が順次Ｈレベルに立上る。
【００２２】冗長選択信号ＳＥＲがＨレベルに立上る
と、冗長データレジスタ６０におけるデータは冗長トラ
ンスファーゲート対７０ａ，７０ｂを介して冗長データ
バス７２ａ，７２ｂへ転送され、さらに外部に出力され
る。次いで、選択信号ＳＥ２〜ＳＥｍが順次Ｈレベルに
なると、対応するデータレジスタ２０におけるデータが
トランスファーゲート対４０ａ，４０ｂを介してデータ
バス４２ａ，４２ｂへ転送され、さらに外部に出力され
る。
と、冗長データレジスタ６０におけるデータは冗長トラ
ンスファーゲート対７０ａ，７０ｂを介して冗長データ
バス７２ａ，７２ｂへ転送され、さらに外部に出力され
る。次いで、選択信号ＳＥ２〜ＳＥｍが順次Ｈレベルに
なると、対応するデータレジスタ２０におけるデータが
トランスファーゲート対４０ａ，４０ｂを介してデータ
バス４２ａ，４２ｂへ転送され、さらに外部に出力され
る。
【００２３】上記のように冗長ユニットＲｐを備えたシ
リアルアクセスメモリ部によれば、たとえ通常ユニット
Ｎ１〜Ｎｍから読出されるデータが正しくない場合にお
いても、所定のメモリセルに正しいデータをストアして
おけば、冗長ユニットＲｐからその正しいデータが読出
される。
リアルアクセスメモリ部によれば、たとえ通常ユニット
Ｎ１〜Ｎｍから読出されるデータが正しくない場合にお
いても、所定のメモリセルに正しいデータをストアして
おけば、冗長ユニットＲｐからその正しいデータが読出
される。
【００２４】
【発明が解決しようとする課題】上記のように従来のシ
リアルアクセスメモリ部においては、通常ユニットＮ１
〜Ｎｍと同一構成の冗長ユニットＲｐが配置されてい
る。これは、４つの制御信号ＣＳ１ないしＣＳ４のうち
いずれの制御信号がＨレベルになったときに、通常ユニ
ットＮ１〜Ｎｍから誤ったデータが読出されるかを予測
することは不可能だからである。
リアルアクセスメモリ部においては、通常ユニットＮ１
〜Ｎｍと同一構成の冗長ユニットＲｐが配置されてい
る。これは、４つの制御信号ＣＳ１ないしＣＳ４のうち
いずれの制御信号がＨレベルになったときに、通常ユニ
ットＮ１〜Ｎｍから誤ったデータが読出されるかを予測
することは不可能だからである。
【００２５】しかしながら、たとえば４つの制御信号Ｃ
Ｓ１ないしＣＳ４のうち１つの制御信号がＨレベルにな
ったときだけ、通常ユニットＮ１〜Ｎｍから誤ったデー
タが読出される場合は、４つの冗長センスアンプ５１な
いし５４のうち３つの冗長センスアンプが無駄になる。
また、４つの制御信号ＣＳ１ないしＣＳ４のうち２つの
制御信号がそれぞれＨレベルになったとき、通常ユニッ
トＮ１〜Ｎｍから誤ったデータが読出される場合は、４
つの冗長センスアンプ５１ないし５４のうち２つの冗長
センスアンプが無駄になる。
Ｓ１ないしＣＳ４のうち１つの制御信号がＨレベルにな
ったときだけ、通常ユニットＮ１〜Ｎｍから誤ったデー
タが読出される場合は、４つの冗長センスアンプ５１な
いし５４のうち３つの冗長センスアンプが無駄になる。
また、４つの制御信号ＣＳ１ないしＣＳ４のうち２つの
制御信号がそれぞれＨレベルになったとき、通常ユニッ
トＮ１〜Ｎｍから誤ったデータが読出される場合は、４
つの冗長センスアンプ５１ないし５４のうち２つの冗長
センスアンプが無駄になる。
【００２６】この発明は上記のような問題点を解消する
ためになされたもので、その一の目的は、レイアウト面
積が縮小された半導体記憶装置を提供することである。
ためになされたもので、その一の目的は、レイアウト面
積が縮小された半導体記憶装置を提供することである。
【００２７】この発明の他の目的は、冗長センスアンプ
の数が削減された半導体記憶装置を提供することであ
る。
の数が削減された半導体記憶装置を提供することであ
る。
【００２８】この発明のさらに他の目的は、シリアルア
クセスメモリ部から一部誤ったデータが読出される場合
においても良品として使用することができる半導体記憶
装置を提供することである。
クセスメモリ部から一部誤ったデータが読出される場合
においても良品として使用することができる半導体記憶
装置を提供することである。
【００２９】この発明のさらに他の目的は、シリアルア
クセスメモリ部における冗長ユニットの増加が可能な限
り抑えられた半導体記憶装置を提供することである。
クセスメモリ部における冗長ユニットの増加が可能な限
り抑えられた半導体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】この発明に係る請求項１
に記載の半導体記憶装置は、１つのデータを増幅する複
数のセンスアンプ手段と、各々は上記複数のセンスアン
プ手段のうち所定数のセンスアンプ手段に対応する複数
のレジスタ手段と、各々は上記所定数のセンスアンプ手
段と上記複数のレジスタ手段のうち対応する１つのレジ
スタ手段との間でデータを選択的に転送する複数の転送
手段と、上記複数のレジスタ手段を順次選択しその選択
されたレジスタ手段と外部との間でデータを転送するシ
リアルセレクタ手段と、上記複数のデータのうち対応す
る１つのデータを増幅する少なくとも１つの冗長センス
アンプ手段と、上記冗長センスアンプ手段に対応する少
なくとも１つの冗長レジスタ手段と、上記複数の転送手
段の各々が上記所定数のセンスアンプ手段のうちいずれ
か１つのセンスアンプ手段と上記対応する１つのレジス
タ手段との間でデータを転送するときと、上記複数の転
送手段の各々が上記所定数のセンスアンプ手段のうちい
ずれか他の１つのセンスアンプ手段と上記対応する１つ
のレジスタ手段との間でデータを転送するときとに、上
記冗長センスアンプ手段と上記冗長レジスタ手段との間
でデータを転送する少なくとも１つの冗長転送手段と、
上記シリアルセレクタ手段によって転送されるデータが
誤っているとき、その誤っているデータの代わりに上記
冗長レジスタ手段と外部との間でデータを転送する冗長
シリアルセレクタ手段とを備える。
に記載の半導体記憶装置は、１つのデータを増幅する複
数のセンスアンプ手段と、各々は上記複数のセンスアン
プ手段のうち所定数のセンスアンプ手段に対応する複数
のレジスタ手段と、各々は上記所定数のセンスアンプ手
段と上記複数のレジスタ手段のうち対応する１つのレジ
スタ手段との間でデータを選択的に転送する複数の転送
手段と、上記複数のレジスタ手段を順次選択しその選択
されたレジスタ手段と外部との間でデータを転送するシ
リアルセレクタ手段と、上記複数のデータのうち対応す
る１つのデータを増幅する少なくとも１つの冗長センス
アンプ手段と、上記冗長センスアンプ手段に対応する少
なくとも１つの冗長レジスタ手段と、上記複数の転送手
段の各々が上記所定数のセンスアンプ手段のうちいずれ
か１つのセンスアンプ手段と上記対応する１つのレジス
タ手段との間でデータを転送するときと、上記複数の転
送手段の各々が上記所定数のセンスアンプ手段のうちい
ずれか他の１つのセンスアンプ手段と上記対応する１つ
のレジスタ手段との間でデータを転送するときとに、上
記冗長センスアンプ手段と上記冗長レジスタ手段との間
でデータを転送する少なくとも１つの冗長転送手段と、
上記シリアルセレクタ手段によって転送されるデータが
誤っているとき、その誤っているデータの代わりに上記
冗長レジスタ手段と外部との間でデータを転送する冗長
シリアルセレクタ手段とを備える。
【００３１】この発明に係る請求項２に記載の半導体記
憶装置は、請求項１に記載の半導体記憶装置であって、
上記複数の転送手段の各々は、上記所定数のセンスアン
プ手段に対応しかつ各々は複数の制御信号のうち対応す
る１つの制御信号に応答して上記所定数のセンスアンプ
手段のうち対応する１つのセンスアンプ手段と上記対応
する１つのレジスタ手段とを接続する複数のスイッチン
グ素子を含み、上記冗長転送手段は、上記複数の制御信
号のうち少なくとも２つの制御信号に応答して上記冗長
センスアンプ手段を上記冗長レジスタ手段とを接続する
少なくとも１つの冗長スイッチング素子を含む。
憶装置は、請求項１に記載の半導体記憶装置であって、
上記複数の転送手段の各々は、上記所定数のセンスアン
プ手段に対応しかつ各々は複数の制御信号のうち対応す
る１つの制御信号に応答して上記所定数のセンスアンプ
手段のうち対応する１つのセンスアンプ手段と上記対応
する１つのレジスタ手段とを接続する複数のスイッチン
グ素子を含み、上記冗長転送手段は、上記複数の制御信
号のうち少なくとも２つの制御信号に応答して上記冗長
センスアンプ手段を上記冗長レジスタ手段とを接続する
少なくとも１つの冗長スイッチング素子を含む。
【００３２】この発明に係る請求項３に記載の半導体記
憶装置は、複数の通常ユニットと、シリアルセレクタ手
段と、少なくとも１個の冗長ユニットと、冗長シリアル
セレクタ手段とを備える。上記複数の通常ユニットの各
々は、１つのデータを増幅する偶数個のセンスアンプ手
段と、上記偶数個のセンスアンプ手段に対応する１個の
レジスタ手段と、上記偶数個のセンスアンプ手段に対応
しかつ各々は偶数個の制御信号のうち対応する１個の制
御信号に応答して上記偶数個のセンスアンプ手段のうち
対応する１個のセンスアンプ手段と上記レジスタ手段と
を接続する偶数個のスイッチング素子とを含む。シリア
ルセレクタ手段は、上記複数の通常ユニットにおけるレ
ジスタ手段を順次選択しその選択されたレジスタ手段と
外部との間でデータを転送する。上記冗長ユニットは、
各々は上記偶数個のセンスアンプ手段のうち２つのセン
スアンプ手段に対応しかつ１つのデータを増幅する複数
個の冗長センスアンプ手段と、上記複数個の冗長センス
アンプ手段に対応する１個の冗長レジスタ手段と、上記
複数個の冗長センスアンプ手段に対応しかつ各々は上記
複数個の制御信号のうち対応する２つの制御信号に応答
して上記複数個の冗長センスアンプ手段のうち対応する
１個のセンスアンプ手段と上記冗長レジスタ手段とを接
続する複数個の冗長スイッチング手段とを含む。上記冗
長シリアルセレクタ手段は、上記シリアルセレクタ手段
によって転送されたデータが誤っているとき、その誤っ
ているデータの代わりに上記冗長レジスタ手段と外部と
の間でデータを転送する。
憶装置は、複数の通常ユニットと、シリアルセレクタ手
段と、少なくとも１個の冗長ユニットと、冗長シリアル
セレクタ手段とを備える。上記複数の通常ユニットの各
々は、１つのデータを増幅する偶数個のセンスアンプ手
段と、上記偶数個のセンスアンプ手段に対応する１個の
レジスタ手段と、上記偶数個のセンスアンプ手段に対応
しかつ各々は偶数個の制御信号のうち対応する１個の制
御信号に応答して上記偶数個のセンスアンプ手段のうち
対応する１個のセンスアンプ手段と上記レジスタ手段と
を接続する偶数個のスイッチング素子とを含む。シリア
ルセレクタ手段は、上記複数の通常ユニットにおけるレ
ジスタ手段を順次選択しその選択されたレジスタ手段と
外部との間でデータを転送する。上記冗長ユニットは、
各々は上記偶数個のセンスアンプ手段のうち２つのセン
スアンプ手段に対応しかつ１つのデータを増幅する複数
個の冗長センスアンプ手段と、上記複数個の冗長センス
アンプ手段に対応する１個の冗長レジスタ手段と、上記
複数個の冗長センスアンプ手段に対応しかつ各々は上記
複数個の制御信号のうち対応する２つの制御信号に応答
して上記複数個の冗長センスアンプ手段のうち対応する
１個のセンスアンプ手段と上記冗長レジスタ手段とを接
続する複数個の冗長スイッチング手段とを含む。上記冗
長シリアルセレクタ手段は、上記シリアルセレクタ手段
によって転送されたデータが誤っているとき、その誤っ
ているデータの代わりに上記冗長レジスタ手段と外部と
の間でデータを転送する。
【００３３】
【作用】請求項１に記載の半導体記憶装置においては、
所定数のセンスアンプ手段のうち少なくとも２つのセン
スアンプ手段とそれに対応する１つのレジスタ手段との
間でデータが選択的に転送されるとき、冗長センスアン
プ手段と冗長レジスタ手段との間でもデータが転送され
る。したがって、上記レジスタ手段へ転送される少なく
とも２つのデータのうちいずれかのデータが正しくない
場合であっても、上記冗長レジスタ手段へその正しいデ
ータが転送されるため、少なくとも１つの冗長センスア
ンプ手段だけで正しいデータがシリアルに出力され得
る。
所定数のセンスアンプ手段のうち少なくとも２つのセン
スアンプ手段とそれに対応する１つのレジスタ手段との
間でデータが選択的に転送されるとき、冗長センスアン
プ手段と冗長レジスタ手段との間でもデータが転送され
る。したがって、上記レジスタ手段へ転送される少なく
とも２つのデータのうちいずれかのデータが正しくない
場合であっても、上記冗長レジスタ手段へその正しいデ
ータが転送されるため、少なくとも１つの冗長センスア
ンプ手段だけで正しいデータがシリアルに出力され得
る。
【００３４】請求項２に記載の半導体記憶装置によれ
ば、所定数のセンスアンプ手段とそれに対応する１つの
レジスタ手段との間では、複数の制御信号によってそれ
ぞれ制御される複数のスイッチング素子を介してデータ
が転送される。冗長センスアンプ手段と冗長レジスタ手
段との間では、上記複数の制御信号のうち少なくとも２
つの制御信号によって制御される冗長スイッチング素子
を介してデータが転送される。したがって、上記レジス
タ手段へ転送される２つのデータのうちいずれかのデー
タが正しくない場合であっても、上記冗長レジスタ手段
へその正しいデータが転送されるため、１つの冗長セン
スアンプ手段だけで正しいデータがシリアルに出力され
得る。
ば、所定数のセンスアンプ手段とそれに対応する１つの
レジスタ手段との間では、複数の制御信号によってそれ
ぞれ制御される複数のスイッチング素子を介してデータ
が転送される。冗長センスアンプ手段と冗長レジスタ手
段との間では、上記複数の制御信号のうち少なくとも２
つの制御信号によって制御される冗長スイッチング素子
を介してデータが転送される。したがって、上記レジス
タ手段へ転送される２つのデータのうちいずれかのデー
タが正しくない場合であっても、上記冗長レジスタ手段
へその正しいデータが転送されるため、１つの冗長セン
スアンプ手段だけで正しいデータがシリアルに出力され
得る。
【００３５】請求項３に記載の半導体記憶装置によれ
ば、通常ユニットにおいては、偶数個のセンスアンプ手
段からそれぞれ偶数個のスイッチング手段を介して１個
のレジスタ手段へデータが選択的に転送される。冗長ユ
ニットにおいては、複数個の冗長センスアンプ手段から
それぞれ複数個の冗長スイッチング手段を介して１つの
冗長レジスタ手段へデータが選択的に転送される。ここ
で、冗長スイッチング手段の各々は、偶数個の制御信号
のうち対応する２つの制御信号によって制御されるた
め、通常ユニットにおけるレジスタ手段へ転送される２
つのデータのうちいずれかのデータが正しくない場合で
あっても、冗長ユニットにおける冗長レジスタ手段へそ
の正しいデータが転送される。したがって、通常ユニッ
トにおけるセンスアンプ手段の半数の冗長センスアンプ
手段だけで、正しいデータがシリアルに出力され得る。
ば、通常ユニットにおいては、偶数個のセンスアンプ手
段からそれぞれ偶数個のスイッチング手段を介して１個
のレジスタ手段へデータが選択的に転送される。冗長ユ
ニットにおいては、複数個の冗長センスアンプ手段から
それぞれ複数個の冗長スイッチング手段を介して１つの
冗長レジスタ手段へデータが選択的に転送される。ここ
で、冗長スイッチング手段の各々は、偶数個の制御信号
のうち対応する２つの制御信号によって制御されるた
め、通常ユニットにおけるレジスタ手段へ転送される２
つのデータのうちいずれかのデータが正しくない場合で
あっても、冗長ユニットにおける冗長レジスタ手段へそ
の正しいデータが転送される。したがって、通常ユニッ
トにおけるセンスアンプ手段の半数の冗長センスアンプ
手段だけで、正しいデータがシリアルに出力され得る。
【００３６】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【００３７】図１は、この発明の一実施例によるフレー
ムバッファメモリにおけるシリアルアクセスメモリ部の
構成を示すブロック図である。
ムバッファメモリにおけるシリアルアクセスメモリ部の
構成を示すブロック図である。
【００３８】図１を参照して、このシリアルアクセスメ
モリ部は、ｍ個の通常ユニットＮ１〜Ｎｍと、１つの冗
長ユニットＲと、シリアルセレクタ８０とを備える。
モリ部は、ｍ個の通常ユニットＮ１〜Ｎｍと、１つの冗
長ユニットＲと、シリアルセレクタ８０とを備える。
【００３９】各通常ユニットＮ〜Ｎｍは、４つのセンス
アンプ１１ないし１４と、４つのトランスファーゲート
３１ないし３４とデータレジスタ２０と、トランスファ
ーゲート対４０ａ，４０ｂとを備える。
アンプ１１ないし１４と、４つのトランスファーゲート
３１ないし３４とデータレジスタ２０と、トランスファ
ーゲート対４０ａ，４０ｂとを備える。
【００４０】各センスアンプ１１〜１４は、メモリセル
アレイから読出されたデータＤ１〜Ｄ４を増幅しかつ保
持する。各トランスファーゲート３１〜３４は、制御信
号ＣＳ１〜ＣＳ４を受けるゲート電極を持つＮチャネル
ＭＯＳトランジスタから構成されている。各トランスフ
ァーゲート３１〜３４はまた、４つのセンスアンプ１１
ないし１４のうち対応する１つのセンスアンプとデータ
レジスタ２０との間に接続されている。
アレイから読出されたデータＤ１〜Ｄ４を増幅しかつ保
持する。各トランスファーゲート３１〜３４は、制御信
号ＣＳ１〜ＣＳ４を受けるゲート電極を持つＮチャネル
ＭＯＳトランジスタから構成されている。各トランスフ
ァーゲート３１〜３４はまた、４つのセンスアンプ１１
ないし１４のうち対応する１つのセンスアンプとデータ
レジスタ２０との間に接続されている。
【００４１】ｍ個の通常ユニットＮ１〜Ｎｍにおけるｍ
個のトランスファーゲート３１はすべて、１つの制御信
号ＣＳ１に応答する。ｍ個の通常ユニットＮ１〜Ｎｍに
おけるｍ個のトランスファーゲート３２はすべて、１つ
の制御信号ＣＳ２に応答する。ｍ個の通常ユニットＮ１
〜Ｎｍにおけるｍ個のトランスファーゲート３３はすべ
て、１つの制御信号ＣＳ３に応答する。ｍ個の通常ユニ
ットＮ１〜Ｎｍにおけるｍ個のトランスファーゲート３
４はすべて、１つの制御信号ＣＳ４に応答する。
個のトランスファーゲート３１はすべて、１つの制御信
号ＣＳ１に応答する。ｍ個の通常ユニットＮ１〜Ｎｍに
おけるｍ個のトランスファーゲート３２はすべて、１つ
の制御信号ＣＳ２に応答する。ｍ個の通常ユニットＮ１
〜Ｎｍにおけるｍ個のトランスファーゲート３３はすべ
て、１つの制御信号ＣＳ３に応答する。ｍ個の通常ユニ
ットＮ１〜Ｎｍにおけるｍ個のトランスファーゲート３
４はすべて、１つの制御信号ＣＳ４に応答する。
【００４２】したがって、各通常ユニットＮ１〜Ｎｍに
おいては、４つのセンスアンプ１１ないし１４と１つの
データレジスタ２０との間で、データがデータ転送線３
８を介して選択的に転送される。
おいては、４つのセンスアンプ１１ないし１４と１つの
データレジスタ２０との間で、データがデータ転送線３
８を介して選択的に転送される。
【００４３】各データレジスタ２０は、センスアンプ１
１ないし１４から転送されるデータを一時的に保持し、
かつセンスアンプ１１ないし１４へ転送するためのデー
タを一時的に保持する。
１ないし１４から転送されるデータを一時的に保持し、
かつセンスアンプ１１ないし１４へ転送するためのデー
タを一時的に保持する。
【００４４】各トランスファーゲート対４０ａ，４０ｂ
は、２つのＮチャネルＭＯＳトランジスタ４０ａおよび
４０ｂから構成されている。これらのＮチャネルＭＯＳ
トランジスタ４０ａおよび４０ｂのゲート電極にはとも
に、シリアルセレクタ８０からの選択信号ＳＥ〜ＳＥｍ
が与えられる。これらのＮチャネルＭＯＳトランジスタ
４０ａおよび４０ｂはともに、データレジスタ２０とデ
ータバス４２ａ，４２ｂとの間に接続されている。
は、２つのＮチャネルＭＯＳトランジスタ４０ａおよび
４０ｂから構成されている。これらのＮチャネルＭＯＳ
トランジスタ４０ａおよび４０ｂのゲート電極にはとも
に、シリアルセレクタ８０からの選択信号ＳＥ〜ＳＥｍ
が与えられる。これらのＮチャネルＭＯＳトランジスタ
４０ａおよび４０ｂはともに、データレジスタ２０とデ
ータバス４２ａ，４２ｂとの間に接続されている。
【００４５】冗長ユニットＲは、２つの冗長センスアン
プ５１および５２と、４つの冗長トランスファーゲート
６１ないし６４と、１つの冗長データレジスタ６０と、
１つのトランスファーゲート対４０ａ，４０ｂとを備え
る。
プ５１および５２と、４つの冗長トランスファーゲート
６１ないし６４と、１つの冗長データレジスタ６０と、
１つのトランスファーゲート対４０ａ，４０ｂとを備え
る。
【００４６】各冗長センスアンプ５１〜５２は、メモリ
セルアレイから読出されたデータＤＲ１〜ＤＲ２を増幅
しかつ保持する。
セルアレイから読出されたデータＤＲ１〜ＤＲ２を増幅
しかつ保持する。
【００４７】各冗長トランスファーゲート６１〜６４
は、１つの制御信号ＣＳ１〜ＣＳ４を受けるゲート電極
を持つＮチャネルＭＯＳトランジスタから構成されてい
る。冗長トランスファーゲート６１は、上記通常ユニッ
トＮ１〜Ｎｍにおけるトランスファーゲート３１と同様
に、制御信号ＣＳ１に応答して制御される。冗長トラン
スファーゲート６２は、上記通常ユニットＮ１〜Ｎｍに
おけるトランスファーゲート３２と同様に、制御信号Ｃ
Ｓ２に応答して制御される。冗長トランスファーゲート
６３は、上記通常ユニットＮ１〜Ｎｍにおけるトランス
ファーゲート３３と同様に、制御信号ＣＳ３に応答して
制御される。冗長トランスファーゲート６４は、上記通
常ユニットＮ１〜Ｎｍにおけるトランスファーゲート３
４と同様に、制御信号ＣＳ４に応答して制御される。
は、１つの制御信号ＣＳ１〜ＣＳ４を受けるゲート電極
を持つＮチャネルＭＯＳトランジスタから構成されてい
る。冗長トランスファーゲート６１は、上記通常ユニッ
トＮ１〜Ｎｍにおけるトランスファーゲート３１と同様
に、制御信号ＣＳ１に応答して制御される。冗長トラン
スファーゲート６２は、上記通常ユニットＮ１〜Ｎｍに
おけるトランスファーゲート３２と同様に、制御信号Ｃ
Ｓ２に応答して制御される。冗長トランスファーゲート
６３は、上記通常ユニットＮ１〜Ｎｍにおけるトランス
ファーゲート３３と同様に、制御信号ＣＳ３に応答して
制御される。冗長トランスファーゲート６４は、上記通
常ユニットＮ１〜Ｎｍにおけるトランスファーゲート３
４と同様に、制御信号ＣＳ４に応答して制御される。
【００４８】冗長トランスファーゲート６１および６２
はともに、冗長センスアンプ５２と冗長データレジスタ
６０との間に接続されている。冗長トランスファーゲー
ト６３および６４はともに、センスアンプ５１と冗長デ
ータレジスタ６０との間に接続されている。
はともに、冗長センスアンプ５２と冗長データレジスタ
６０との間に接続されている。冗長トランスファーゲー
ト６３および６４はともに、センスアンプ５１と冗長デ
ータレジスタ６０との間に接続されている。
【００４９】したがって、センスアンプ５１と冗長デー
タレジスタ６０との間においては、制御信号ＣＳ３およ
びＣＳ４に応答して冗長データ転送線６８を介してデー
タが転送される。センスアンプ５２と冗長データレジス
タ６０との間においては、制御信号ＣＳ１およびＣＳ２
に応答してデータが冗長データ転送線６８を介して転送
される。
タレジスタ６０との間においては、制御信号ＣＳ３およ
びＣＳ４に応答して冗長データ転送線６８を介してデー
タが転送される。センスアンプ５２と冗長データレジス
タ６０との間においては、制御信号ＣＳ１およびＣＳ２
に応答してデータが冗長データ転送線６８を介して転送
される。
【００５０】上記のように各冗長センスアンプ５１，５
２と冗長データレジスタ６０との間において２つの制御
信号に応答してデータが転送される点が、図２に示され
た従来のシリアルアクセスメモリ部と異なっている。ま
た、従来のシリアルアクセスメモリ部における冗長ユニ
ットＲｐは４つの冗長センスアンプ５１ないし５４を備
えていたのに対し、このシリアルアクセスメモリ部にお
ける冗長ユニットＲは２つの冗長センスアンプ５１およ
び５２を備えている。
２と冗長データレジスタ６０との間において２つの制御
信号に応答してデータが転送される点が、図２に示され
た従来のシリアルアクセスメモリ部と異なっている。ま
た、従来のシリアルアクセスメモリ部における冗長ユニ
ットＲｐは４つの冗長センスアンプ５１ないし５４を備
えていたのに対し、このシリアルアクセスメモリ部にお
ける冗長ユニットＲは２つの冗長センスアンプ５１およ
び５２を備えている。
【００５１】冗長データレジスタ６０は、冗長センスア
ンプ５１，５２から転送されたデータを一時的に保持
し、かつ冗長センスアンプ５１，５２へ転送するための
データを一時的に保持する。
ンプ５１，５２から転送されたデータを一時的に保持
し、かつ冗長センスアンプ５１，５２へ転送するための
データを一時的に保持する。
【００５２】冗長トランスファーゲート対７０ａ，７０
ｂは、２つのＮチャネルＭＯＳトランジスタ７０ａおよ
び７０ｂから構成されている。これらのＮチャネルＭＯ
Ｓトランジスタ７０ａおよび７０ｂのゲート電極にはと
もに、シリアルセレクタ８０からの冗長選択信号ＳＥＲ
が与えられている。これらのＮチャネルＭＯＳトランジ
スタ７０ａおよび７０ｂはともに、冗長データレジスタ
６０と冗長データバス７２ａ，７２ｂとの間に接続され
ている。
ｂは、２つのＮチャネルＭＯＳトランジスタ７０ａおよ
び７０ｂから構成されている。これらのＮチャネルＭＯ
Ｓトランジスタ７０ａおよび７０ｂのゲート電極にはと
もに、シリアルセレクタ８０からの冗長選択信号ＳＥＲ
が与えられている。これらのＮチャネルＭＯＳトランジ
スタ７０ａおよび７０ｂはともに、冗長データレジスタ
６０と冗長データバス７２ａ，７２ｂとの間に接続され
ている。
【００５３】シリアルセレクタ８０は、通常の場合、ｍ
個のデータレジスタ２０を順次選択し、その選択された
データレジスタ２０とデータ転送バス４２ａ，４２ｂと
の間でデータを転送する。したがって、ｍ個の選択信号
ＳＥ１ないしＳＥｍは、順次Ｈレベルに立上がる。ここ
で、通常の場合とは、すべてのデータレジスタ２０から
正しいデータが読出される場合をいう。
個のデータレジスタ２０を順次選択し、その選択された
データレジスタ２０とデータ転送バス４２ａ，４２ｂと
の間でデータを転送する。したがって、ｍ個の選択信号
ＳＥ１ないしＳＥｍは、順次Ｈレベルに立上がる。ここ
で、通常の場合とは、すべてのデータレジスタ２０から
正しいデータが読出される場合をいう。
【００５４】一方、通常でない場合、つまりいずれか１
つのデータレジスタ２０から読出されるデータが正しく
ない場合、シリアルセレクタ８０は、その正しくないデ
ータが読出されるデータレジスタ２０の代わりに冗長デ
ータレジスタ６０を選択し、かつその冗長データレジス
タ６０と冗長データバス７２ａ，７２ｂとの間でデータ
を転送する。したがって、正しくないデータが読出され
るデータレジスタ２０を選択するための選択信号ＳＥ１
〜ＳＥｍの代わりに、冗長選択信号ＳＥＲがＨレベルに
立上げられる。
つのデータレジスタ２０から読出されるデータが正しく
ない場合、シリアルセレクタ８０は、その正しくないデ
ータが読出されるデータレジスタ２０の代わりに冗長デ
ータレジスタ６０を選択し、かつその冗長データレジス
タ６０と冗長データバス７２ａ，７２ｂとの間でデータ
を転送する。したがって、正しくないデータが読出され
るデータレジスタ２０を選択するための選択信号ＳＥ１
〜ＳＥｍの代わりに、冗長選択信号ＳＥＲがＨレベルに
立上げられる。
【００５５】次に、このシリアルアクセスメモリ部の動
作について説明する。通常の場合は、上記従来のシリア
ルアクセスメモリ部の動作と同様である。すなわち、メ
モリセルアレイから読出されたデータは、通常ユニット
Ｎ１〜Ｎｍにおけるセンスアンプ１１〜１４によって増
幅されかつ保持される。
作について説明する。通常の場合は、上記従来のシリア
ルアクセスメモリ部の動作と同様である。すなわち、メ
モリセルアレイから読出されたデータは、通常ユニット
Ｎ１〜Ｎｍにおけるセンスアンプ１１〜１４によって増
幅されかつ保持される。
【００５６】次いで、たとえば制御信号ＣＳ１がＨレベ
ルに立上ると、通常ユニットＮ１〜Ｎｍにおけるすべて
のトランスファーゲート３１が導通状態となり、それら
のセンスアンプ１１のデータがデータ転送線３８を介し
て一度にすべてのデータレジスタ２０へ転送される。
ルに立上ると、通常ユニットＮ１〜Ｎｍにおけるすべて
のトランスファーゲート３１が導通状態となり、それら
のセンスアンプ１１のデータがデータ転送線３８を介し
て一度にすべてのデータレジスタ２０へ転送される。
【００５７】次いで、シリアルセレクタ８０からの選択
信号ＳＥ１〜ＳＥｍが順次Ｈレベルに立上ると、トラン
スファーゲート対４０ａ，４０ｂが導通状態となる。こ
れにより、データレジスタ２０のデータが順次トランス
ファーゲート対４０ａ，４０ｂを介してデータバス４２
ａ，４２ｂへ転送され、さらに順次外部へ出力される。
信号ＳＥ１〜ＳＥｍが順次Ｈレベルに立上ると、トラン
スファーゲート対４０ａ，４０ｂが導通状態となる。こ
れにより、データレジスタ２０のデータが順次トランス
ファーゲート対４０ａ，４０ｂを介してデータバス４２
ａ，４２ｂへ転送され、さらに順次外部へ出力される。
【００５８】また、制御信号ＣＳ２がＨレベルになる
と、通常ユニットＮ１〜Ｎｍにおけるすべてのトランス
ファーゲート３２が導通状態となり、それらのセンスア
ンプ１２のデータがデータレジスタ２０へそれぞれ転送
される。データレジスタ２０へ転送されたデータは、上
記制御信号ＣＳ１がＨレベルになった場合と同様に、そ
れらのトランスファーゲート対４０ａ，４０ｂを介して
順次外部へ出力される。
と、通常ユニットＮ１〜Ｎｍにおけるすべてのトランス
ファーゲート３２が導通状態となり、それらのセンスア
ンプ１２のデータがデータレジスタ２０へそれぞれ転送
される。データレジスタ２０へ転送されたデータは、上
記制御信号ＣＳ１がＨレベルになった場合と同様に、そ
れらのトランスファーゲート対４０ａ，４０ｂを介して
順次外部へ出力される。
【００５９】さらに、制御信号ＣＳ３およびＣＳ４がＨ
レベルに立上る場合も同様である。一方、通常でない場
合、つまり通常ユニットＮ１〜Ｎｍから読出されるデー
タが正しくない場合は、予め冗長ユニットＲに対応する
メモリセルに正しいデータがストアされる。
レベルに立上る場合も同様である。一方、通常でない場
合、つまり通常ユニットＮ１〜Ｎｍから読出されるデー
タが正しくない場合は、予め冗長ユニットＲに対応する
メモリセルに正しいデータがストアされる。
【００６０】たとえば通常ユニットＮ１におけるセンス
アンプ１３およびトランスファーゲート３３を介してデ
ータレジスタ２０へ読出されるデータが本来は「１」で
あるべきにもかかわらず、「０」である場合は、その正
しいデータ「１」が冗長センスアンプ５１および冗長ト
ランスファーゲート６３を介して冗長データレジスタ６
０へ読出されるように、その冗長センスアンプ５１に対
応するメモリセルにその正しいデータ「１」が予めスト
アされる。
アンプ１３およびトランスファーゲート３３を介してデ
ータレジスタ２０へ読出されるデータが本来は「１」で
あるべきにもかかわらず、「０」である場合は、その正
しいデータ「１」が冗長センスアンプ５１および冗長ト
ランスファーゲート６３を介して冗長データレジスタ６
０へ読出されるように、その冗長センスアンプ５１に対
応するメモリセルにその正しいデータ「１」が予めスト
アされる。
【００６１】この状態で、メモリセルアレイから読出さ
れたデータＤ１〜Ｄ４，ＤＲ１，ＤＲ２は、通常ユニッ
トＮ１〜Ｎｍにおけるすべてのセンスアンプ１１〜１４
によって増幅されかつ保持されるとともに、冗長ユニッ
トＲにおける冗長センスアンプ５１および５２によって
増幅されかつ保持される。
れたデータＤ１〜Ｄ４，ＤＲ１，ＤＲ２は、通常ユニッ
トＮ１〜Ｎｍにおけるすべてのセンスアンプ１１〜１４
によって増幅されかつ保持されるとともに、冗長ユニッ
トＲにおける冗長センスアンプ５１および５２によって
増幅されかつ保持される。
【００６２】次いで、たとえば制御信号ＣＳ３がＨレベ
ルに立上ると、通常ユニットＮ１〜Ｎｍにおけるすべて
のトランスファーゲート３３が導通状態となるととも
に、冗長ユニットＲにおける冗長トランスファーゲート
６３もまた導通状態となる。トランスファーゲート３３
が導通状態になると、それらのセンスアンプ１３のデー
タが一度にデータレジスタ２０へ転送される。冗長トラ
ンスファーゲート６３が導通状態になると、その冗長セ
ンスアンプ５１のデータが冗長データ転送線６８を介し
て冗長データレジスタ６０へ転送される。ここで、通常
ユニットＮ１におけるデータレジスタ２０には、誤った
データ「０」が保持されている。冗長データレジスタ６
０には、その誤ったデータ「０」の代わりに正しいデー
タ「１」が保持されている。
ルに立上ると、通常ユニットＮ１〜Ｎｍにおけるすべて
のトランスファーゲート３３が導通状態となるととも
に、冗長ユニットＲにおける冗長トランスファーゲート
６３もまた導通状態となる。トランスファーゲート３３
が導通状態になると、それらのセンスアンプ１３のデー
タが一度にデータレジスタ２０へ転送される。冗長トラ
ンスファーゲート６３が導通状態になると、その冗長セ
ンスアンプ５１のデータが冗長データ転送線６８を介し
て冗長データレジスタ６０へ転送される。ここで、通常
ユニットＮ１におけるデータレジスタ２０には、誤った
データ「０」が保持されている。冗長データレジスタ６
０には、その誤ったデータ「０」の代わりに正しいデー
タ「１」が保持されている。
【００６３】次いで、シリアルセレクタ８０からの選択
信号ＳＥ１〜ＳＥｍが順次Ｈレベルに立上るが、ここで
は選択信号ＳＥ１の代わりに冗長選択信号ＳＥＲがＨレ
ベルに立上る。したがって、冗長選択信号ＳＥＲがＨレ
ベルに立上ると、冗長トランスファーゲート対７０ａ，
７０ｂが導通状態となる。これにより、冗長データレジ
スタ６０の正しいデータ「１」がその冗長トランスファ
ーゲート対７０ａ，７０ｂを介して冗長データバス７２
ａ，７２ｂへ転送され、さらに外部へ出力される。
信号ＳＥ１〜ＳＥｍが順次Ｈレベルに立上るが、ここで
は選択信号ＳＥ１の代わりに冗長選択信号ＳＥＲがＨレ
ベルに立上る。したがって、冗長選択信号ＳＥＲがＨレ
ベルに立上ると、冗長トランスファーゲート対７０ａ，
７０ｂが導通状態となる。これにより、冗長データレジ
スタ６０の正しいデータ「１」がその冗長トランスファ
ーゲート対７０ａ，７０ｂを介して冗長データバス７２
ａ，７２ｂへ転送され、さらに外部へ出力される。
【００６４】次いで、選択信号ＳＥ２（図示せず）がＨ
レベルに立上ると、通常ユニットＮ２（図示せず）にお
けるデータレジスタ２０（図示せず）のデータが外部へ
出力される。同様に、通常ユニットＮ３（図示せず）な
いしＮｍにおけるデータレジスタ２０のデータが順次外
部へ出力される。
レベルに立上ると、通常ユニットＮ２（図示せず）にお
けるデータレジスタ２０（図示せず）のデータが外部へ
出力される。同様に、通常ユニットＮ３（図示せず）な
いしＮｍにおけるデータレジスタ２０のデータが順次外
部へ出力される。
【００６５】上記のように通常ユニットＮ１におけるデ
ータレジスタ２０の誤ったデータ「０」の代わりに、冗
長ユニットＲにおける冗長データレジスタ６０の正しい
データ「１」が出力されるため、通常ユニットＮ１にお
けるセンスアンプ１３およびトランスファーゲート３３
を介して誤ったデータ「０」がデータレジスタ２０へ転
送されるにもかかわらず、すべて正しいデータが順次外
部に出力される。したがって、このシリアルアクセスメ
モリ部を備えたフレームバッファメモリを良品として使
用することができる。
ータレジスタ２０の誤ったデータ「０」の代わりに、冗
長ユニットＲにおける冗長データレジスタ６０の正しい
データ「１」が出力されるため、通常ユニットＮ１にお
けるセンスアンプ１３およびトランスファーゲート３３
を介して誤ったデータ「０」がデータレジスタ２０へ転
送されるにもかかわらず、すべて正しいデータが順次外
部に出力される。したがって、このシリアルアクセスメ
モリ部を備えたフレームバッファメモリを良品として使
用することができる。
【００６６】また同様に、たとえば通常ユニットＮ１に
おけるセンスアンプ１４およびトランスファーゲート３
４を介してデータレジスタ２０へ転送されるデータが正
しくない場合は、制御信号ＣＳ４がＨレベルに立上る
と、冗長トランスファーゲート６４が導通状態となり、
冗長センスアンプ５１の正しいデータが冗長データレジ
スタ６０へ転送される。したがって通常ユニットＮ１に
おけるセンスアンプ１４およびトランスファーゲート３
４を介してデータレジスタ２０へ転送されるデータが正
しくないにもかかわらず、このシリアルアクセスメモリ
部からはすべて正しいデータが順次出力される。
おけるセンスアンプ１４およびトランスファーゲート３
４を介してデータレジスタ２０へ転送されるデータが正
しくない場合は、制御信号ＣＳ４がＨレベルに立上る
と、冗長トランスファーゲート６４が導通状態となり、
冗長センスアンプ５１の正しいデータが冗長データレジ
スタ６０へ転送される。したがって通常ユニットＮ１に
おけるセンスアンプ１４およびトランスファーゲート３
４を介してデータレジスタ２０へ転送されるデータが正
しくないにもかかわらず、このシリアルアクセスメモリ
部からはすべて正しいデータが順次出力される。
【００６７】上記のようにこの冗長ユニットＲにおいて
は、制御信号ＣＳ３に応答する冗長トランスファーゲー
ト６３と、制御信号ＣＳ４に応答する冗長トランスファ
ーゲート６４とが、冗長センスアンプ５１と冗長データ
レジスタ６０との間に接続されている。したがって、通
常ユニットＮ１〜Ｎｍにおけるセンスアンプ１３および
トランスファーゲート３３を介して転送されるデータ、
およびセンスアンプ１４およびトランスファーゲート３
４を介して転送されるデータのうちいずれかが正しくな
い場合においても、１つの冗長センスアンプ５１のデー
タが冗長トランスファーゲート６３または６４を介して
冗長データレジスタ６０へ転送される。
は、制御信号ＣＳ３に応答する冗長トランスファーゲー
ト６３と、制御信号ＣＳ４に応答する冗長トランスファ
ーゲート６４とが、冗長センスアンプ５１と冗長データ
レジスタ６０との間に接続されている。したがって、通
常ユニットＮ１〜Ｎｍにおけるセンスアンプ１３および
トランスファーゲート３３を介して転送されるデータ、
およびセンスアンプ１４およびトランスファーゲート３
４を介して転送されるデータのうちいずれかが正しくな
い場合においても、１つの冗長センスアンプ５１のデー
タが冗長トランスファーゲート６３または６４を介して
冗長データレジスタ６０へ転送される。
【００６８】また同様に、通常ユニットＮ１〜Ｎｍにお
けるセンスアンプ１１とトランスファーゲート３１とを
介して転送されるデータ、およびセンスアンプ１２とト
ランスファーゲート３２とを介して転送されるデータの
うちいずれが正しくない場合においても、１つの冗長セ
ンスアンプ５２のデータが冗長トランスファーゲート６
１または６２を介して冗長データレジスタ６０へ転送さ
れる。
けるセンスアンプ１１とトランスファーゲート３１とを
介して転送されるデータ、およびセンスアンプ１２とト
ランスファーゲート３２とを介して転送されるデータの
うちいずれが正しくない場合においても、１つの冗長セ
ンスアンプ５２のデータが冗長トランスファーゲート６
１または６２を介して冗長データレジスタ６０へ転送さ
れる。
【００６９】上記のようにこのシリアルアクセスメモリ
部によれば、冗長センスアンプ５１，５２の数は従来の
冗長センスアンプ５１〜５４の数の半分になる。したが
って、このシリアルアクセスメモリ部が占めるレイアウ
ト面積は、従来のそれよりも小さくなる。
部によれば、冗長センスアンプ５１，５２の数は従来の
冗長センスアンプ５１〜５４の数の半分になる。したが
って、このシリアルアクセスメモリ部が占めるレイアウ
ト面積は、従来のそれよりも小さくなる。
【００７０】また、このシリアルアクセスメモリ部によ
れば、各通常ユニットＮ１〜Ｎｍにおけるセンスアンプ
１１および１３が同時に不良になったとき、センスアン
プ１１および１４が同時に不良になったとき、センスア
ンプ１２および１３が同時に不良になったとき、および
センスアンプ１２および１４が同時に不良になったとき
のうちいずれのときも、正しいデータが順次外部へ出力
される。
れば、各通常ユニットＮ１〜Ｎｍにおけるセンスアンプ
１１および１３が同時に不良になったとき、センスアン
プ１１および１４が同時に不良になったとき、センスア
ンプ１２および１３が同時に不良になったとき、および
センスアンプ１２および１４が同時に不良になったとき
のうちいずれのときも、正しいデータが順次外部へ出力
される。
【００７１】さらに、ある通常ユニットにおけるセンス
アンプ１１と、それ以外の通常ユニットにおけるセンス
アンプ１３とが同時に不良になったときなどにおいて
も、正しいデータが順次外部へ出力される。
アンプ１１と、それ以外の通常ユニットにおけるセンス
アンプ１３とが同時に不良になったときなどにおいて
も、正しいデータが順次外部へ出力される。
【００７２】したがって、このシリアルアクセスメモリ
部は少数の冗長センスアンプ５１，５２を備えているに
もかかわらず、効率よく本来なら不良品となるべきフレ
ームバッファメモリを良品として救済することができ
る。
部は少数の冗長センスアンプ５１，５２を備えているに
もかかわらず、効率よく本来なら不良品となるべきフレ
ームバッファメモリを良品として救済することができ
る。
【００７３】上記実施例において、４つのトランスファ
ーゲート３１ないし３４は、４つのセンスアンプ１１な
いし１４と対応する１つのデータレジスタ２０との間で
データを選択的に転送する１つの転送手段に相当する。
ｍ個のトランスファーゲート対４０ａ，４０ｂと、シリ
アルセレクタ８０は、ｍ個のデータレジスタ２０を順次
選択し、その選択されたデータレジスタ２０と外部との
間でデータを転送するシリアルセレクタ手段に相当す
る。４つの冗長トランスファーゲート６１ないし６４
は、各転送手段（３１〜３４）がいずれか１つのセンス
アンプ１１〜１４と対応する１つのデータレジスタ２０
との間でデータを転送するときと、それ以外の１つのセ
ンスアンプ１１〜１４と対応する１つのデータレジスタ
２０との間でデータを転送するときとに、冗長センスア
ンプ５１または５２と冗長データレジスタ６０との間で
データを転送する１つの冗長転送手段に相当する。
ーゲート３１ないし３４は、４つのセンスアンプ１１な
いし１４と対応する１つのデータレジスタ２０との間で
データを選択的に転送する１つの転送手段に相当する。
ｍ個のトランスファーゲート対４０ａ，４０ｂと、シリ
アルセレクタ８０は、ｍ個のデータレジスタ２０を順次
選択し、その選択されたデータレジスタ２０と外部との
間でデータを転送するシリアルセレクタ手段に相当す
る。４つの冗長トランスファーゲート６１ないし６４
は、各転送手段（３１〜３４）がいずれか１つのセンス
アンプ１１〜１４と対応する１つのデータレジスタ２０
との間でデータを転送するときと、それ以外の１つのセ
ンスアンプ１１〜１４と対応する１つのデータレジスタ
２０との間でデータを転送するときとに、冗長センスア
ンプ５１または５２と冗長データレジスタ６０との間で
データを転送する１つの冗長転送手段に相当する。
【００７４】以上、この発明の一の実施例について詳述
したが、この発明は上記の実施例に限定されるものでは
なく、その他の態様でも実施することができる。
したが、この発明は上記の実施例に限定されるものでは
なく、その他の態様でも実施することができる。
【００７５】たとえば、各通常ユニットＮ１〜Ｎｍは４
つのセンスアンプ１１ないし１４を備えているが、その
数は特に限定されるものではない。同様に、冗長ユニッ
トＲは２つの冗長センスアンプ５１および５２を備えて
いるが、その数も特に限定されるものではない。
つのセンスアンプ１１ないし１４を備えているが、その
数は特に限定されるものではない。同様に、冗長ユニッ
トＲは２つの冗長センスアンプ５１および５２を備えて
いるが、その数も特に限定されるものではない。
【００７６】また、１つの冗長センスアンプ５１，５２
と冗長データレジスタ６０との間には、２つの冗長トラ
ンスファーゲート６１および６２，６３および６４が接
続されているが、これらトランスファーゲートの数は特
に限定されるものではない。たとえば３つの制御信号に
それぞれ応答するトランスファーゲートが１つの冗長セ
ンスアンプ５１，５２と冗長データレジスタ６０との間
に接続されていてもよい。この場合、もし対応する３つ
のセンスアンプのうち２つが不良であるならば、そのフ
レームバッファメモリは救済することができないが、冗
長センスアンプの数はさらに削減される。
と冗長データレジスタ６０との間には、２つの冗長トラ
ンスファーゲート６１および６２，６３および６４が接
続されているが、これらトランスファーゲートの数は特
に限定されるものではない。たとえば３つの制御信号に
それぞれ応答するトランスファーゲートが１つの冗長セ
ンスアンプ５１，５２と冗長データレジスタ６０との間
に接続されていてもよい。この場合、もし対応する３つ
のセンスアンプのうち２つが不良であるならば、そのフ
レームバッファメモリは救済することができないが、冗
長センスアンプの数はさらに削減される。
【００７７】
【発明の効果】この発明に係る請求項１に記載の半導体
記憶装置によれば、所定数のセンスアンプ手段のうち少
なくともいずれか２つのセンスアンプ手段と対応する１
つのレジスタ手段との間でデータが選択的に転送される
とき、冗長センスアンプ手段と冗長レジスタ手段との間
でデータが転送されため、冗長センスアンプ手段の数を
削減することができる。
記憶装置によれば、所定数のセンスアンプ手段のうち少
なくともいずれか２つのセンスアンプ手段と対応する１
つのレジスタ手段との間でデータが選択的に転送される
とき、冗長センスアンプ手段と冗長レジスタ手段との間
でデータが転送されため、冗長センスアンプ手段の数を
削減することができる。
【００７８】この発明の請求項２に記載の半導体記憶装
置によれば、所定数のセンスアンプ手段のうち少なくと
もいずれか２つのセンスアンプ手段と対応する１つのレ
ジスタ手段との間でデータがスイッチング素子を介して
転送されるとき、冗長センスアンプ手段と冗長レジスタ
手段との間で冗長スイッチング素子を介してデータが転
送されため、冗長センスアンプ手段の数を削減すること
ができる。
置によれば、所定数のセンスアンプ手段のうち少なくと
もいずれか２つのセンスアンプ手段と対応する１つのレ
ジスタ手段との間でデータがスイッチング素子を介して
転送されるとき、冗長センスアンプ手段と冗長レジスタ
手段との間で冗長スイッチング素子を介してデータが転
送されため、冗長センスアンプ手段の数を削減すること
ができる。
【００７９】この発明に係る請求項３に記載の半導体記
憶装置によれば、各冗長スイッチング手段が２つの制御
信号に応答して対応する１つのセンスアンプ手段と冗長
レジスタ手段とを接続するため、冗長センスアンプ手段
の数を従来の半分にすることができる。しかも、通常ユ
ニットにおける２つのセンスアンプ手段うちいずれか１
つが不良であるならば、この半導体記憶装置を良品とし
て救済することができるため、救済率をさほど低下させ
ることなくレイアウト面積をさらに小さくすることがで
きる。
憶装置によれば、各冗長スイッチング手段が２つの制御
信号に応答して対応する１つのセンスアンプ手段と冗長
レジスタ手段とを接続するため、冗長センスアンプ手段
の数を従来の半分にすることができる。しかも、通常ユ
ニットにおける２つのセンスアンプ手段うちいずれか１
つが不良であるならば、この半導体記憶装置を良品とし
て救済することができるため、救済率をさほど低下させ
ることなくレイアウト面積をさらに小さくすることがで
きる。
【図１】この発明の一実施例による半導体記憶装置の一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図２】従来の半導体記憶装置の一部構成を示すブロッ
ク図である。
ク図である。
１１，１２，１３，１４ センスアンプ ２０ データレジスタ ３１，３２，３３，３４ トランスファーゲート ５１，５２ 冗長センスアンプ ６０ 冗長データレジスタ ６１，６２，６３，６４ 冗長トランスファーゲート ８０ シリアルセレクタ Ｎ１〜Ｎｍ 通常ユニット Ｒ 冗長ユニット ＣＳ１〜ＣＳ４ 制御信号
Claims (3)
- 【請求項１】 各々は、１つのデータを増幅する複数の
センスアンプ手段と、 各々は、前記複数のセンスアンプ手段のうち所定数のセ
ンスアンプ手段に対応する複数のレジスタ手段と、 各々は、前記所定数のセンスアンプ手段と前記複数のレ
ジスタ手段のうち対応する１つのレジスタ手段との間で
データを選択的に転送する複数の転送手段と、 前記複数のレジスタ手段を順次選択し、その選択された
レジスタ手段と外部との間でデータを転送するシリアル
セレクタ手段と、 １つのデータを増幅する少なくとも１つの冗長センスア
ンプ手段と、 前記冗長センスアンプ手段に対応する少なくとも１つの
冗長レジスタ手段と、 前記複数の転送手段の各々が前記所定数のセンスアンプ
手段のうちいずれか１つのセンスアンプ手段と前記対応
する１つのレジスタ手段との間でデータを転送するとき
と、前記複数の転送手段の各々が前記所定数のセンスア
ンプ手段のうちいずれか他の１つのセンスアンプ手段と
前記対応する１つのレジスタ手段との間でデータを転送
するときとに、前記冗長センスアンプ手段と前記冗長レ
ジスタ手段との間でデータを転送する少なくとも１つの
冗長転送手段と、 前記シリアルセレクタ手段によって転送されるデータが
誤っているとき、その誤っているデータの代わりに前記
冗長レジスタ手段と外部との間でデータを転送する冗長
シリアルセレクタ手段とを備えた半導体記憶装置。 - 【請求項２】 前記複数の転送手段の各々は、 前記所定数のセンスアンプ手段に対応し、各々は、複数
の制御信号のうち対応する１つの制御信号に応答して前
記所定数のセンスアンプ手段のうち対応する１つのセン
スアンプ手段と前記対応する１つのレジスタ手段とを接
続する複数のスイッチング素子を含み、 前記冗長転送手段は、 前記複数の制御信号のうち少なくとも２つの制御信号に
応答して前記冗長センスアンプ手段と前記冗長レジスタ
手段とを接続する少なくとも１つの冗長スイッチング素
子を含むことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 （Ａ１） 各々は、１個のデータを増幅
する偶数個のセンスアンプ手段と、 （Ａ２） 前記偶数個のセンスアンプ手段に対応する１
個のレジスタ手段と、 （Ａ３） 前記偶数個のセンスアンプ手段に対応し、各
々は、偶数個の制御信号のうち対応する１個の制御信号
に応答して前記偶数個のセンスアンプ手段のうち対応す
る１個のセンスアンプ手段と前記レジスタ手段とを接続
する偶数個のスイッチング手段と （Ａ） をそれぞれ含む複数個の通常ユニットと、 （Ｂ） 前記複数個の通常ユニットにおけるレジスタ手
段を順次選択し、その選択されたレジスタ手段と外部と
の間でデータを転送するシリアルセレクタ手段と、 （Ｃ１） 各々は、前記偶数個のセンスアンプ手段のう
ち２つのセンスアンプ手段に対応し、かつ１個のデータ
を増幅する複数個の冗長センスアンプ手段と、 （Ｃ２） 前記複数個の冗長センスアンプ手段に対応す
る１個の冗長レジスタ手段と、 （Ｃ３） 前記複数個の冗長センスアンプ手段に対応
し、各々は、前記複数個の制御信号のうち対応する２つ
の制御信号に応答して前記複数個の冗長センスアンプ手
段のうち対応する１個のセンスアンプ手段と前記冗長レ
ジスタ手段とを接続する複数個の冗長スイッチング手段
と （Ｃ） を含む少なくとも１個の冗長ユニットと、 （Ｄ） 前記シリアルセレクタ手段によって転送された
データが誤っているとき、その誤っているデータの代わ
りに前記冗長レジスタ手段と外部との間でデータを転送
する冗長シリアルセレクタ手段とを備えた半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061526A JPH07272499A (ja) | 1994-03-30 | 1994-03-30 | 半導体記憶装置 |
| KR1019950006119A KR0156608B1 (ko) | 1994-03-30 | 1995-03-22 | 용장성 직렬 엑세스 메모리부를 구비한 반도체 기억장치 |
| US08/632,280 US5579269A (en) | 1994-03-30 | 1996-04-15 | Semiconductor memory device having redundancy serial access memory portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061526A JPH07272499A (ja) | 1994-03-30 | 1994-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07272499A true JPH07272499A (ja) | 1995-10-20 |
Family
ID=13173641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061526A Withdrawn JPH07272499A (ja) | 1994-03-30 | 1994-03-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5579269A (ja) |
| JP (1) | JPH07272499A (ja) |
| KR (1) | KR0156608B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038066A1 (de) * | 1998-12-22 | 2000-06-29 | Infineon Technologies Ag | Integrierter speicher mit redundanz |
| WO2000038065A1 (de) * | 1998-12-22 | 2000-06-29 | Infineon Technologies Ag | Integrierter speicher mit redundanz |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078535A (en) * | 1997-10-23 | 2000-06-20 | Texas Instruments Incorporated | Redundancy arrangement for novel memory architecture |
| JP2005267686A (ja) * | 2004-03-16 | 2005-09-29 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
| US5347484A (en) * | 1992-06-19 | 1994-09-13 | Intel Corporation | Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets |
-
1994
- 1994-03-30 JP JP6061526A patent/JPH07272499A/ja not_active Withdrawn
-
1995
- 1995-03-22 KR KR1019950006119A patent/KR0156608B1/ko not_active Expired - Fee Related
-
1996
- 1996-04-15 US US08/632,280 patent/US5579269A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038066A1 (de) * | 1998-12-22 | 2000-06-29 | Infineon Technologies Ag | Integrierter speicher mit redundanz |
| WO2000038065A1 (de) * | 1998-12-22 | 2000-06-29 | Infineon Technologies Ag | Integrierter speicher mit redundanz |
| US6396750B2 (en) | 1998-12-22 | 2002-05-28 | Infineon Technologies Ag | Integrated memory with redundancy and method for repairing an integrated memory |
| US6525974B2 (en) | 1998-12-22 | 2003-02-25 | Infineon Technologies Ag | Integrated memory with redundancy |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0156608B1 (ko) | 1998-12-01 |
| US5579269A (en) | 1996-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |