JPH07273231A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH07273231A JPH07273231A JP6062386A JP6238694A JPH07273231A JP H07273231 A JPH07273231 A JP H07273231A JP 6062386 A JP6062386 A JP 6062386A JP 6238694 A JP6238694 A JP 6238694A JP H07273231 A JPH07273231 A JP H07273231A
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- film
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Abstract
(57)【要約】
【目的】 浮遊ゲートとチャネル間での電子注入及び放
出特性の劣化を防止する。 【構成】 半導体表面に、ゲート酸化膜、第１のポリシ
リコン層、第１の窒化膜の３層を順次被着し、上記３層
をストライプ状の列ラインにパターニングし、第２の窒
化膜を列ライン側壁部に形成する。上記第１と第２の窒
化膜により被覆されないシリコン基板表面に素子分離用
絶縁膜を形成する。上記第１と第２の窒化膜を除去した
後、第１の絶縁膜を第１のポリシリコン層側壁に形成す
る。続いて、第２の絶縁膜と第２のポリシリコン層の少
なくとも２層を被着し、パターニングを行って、列ライ
ンに垂直な行ラインを第２のポリシリコン層により形成
する。 【効果】 素子分離用絶縁膜形成後もゲート酸化膜の端
部における酸化膜厚の厚膜化が防止でき、ホットエレク
トロン注入やトンネル現象を用いた電子の注入の特性の
変動や低下が防止される。
出特性の劣化を防止する。 【構成】 半導体表面に、ゲート酸化膜、第１のポリシ
リコン層、第１の窒化膜の３層を順次被着し、上記３層
をストライプ状の列ラインにパターニングし、第２の窒
化膜を列ライン側壁部に形成する。上記第１と第２の窒
化膜により被覆されないシリコン基板表面に素子分離用
絶縁膜を形成する。上記第１と第２の窒化膜を除去した
後、第１の絶縁膜を第１のポリシリコン層側壁に形成す
る。続いて、第２の絶縁膜と第２のポリシリコン層の少
なくとも２層を被着し、パターニングを行って、列ライ
ンに垂直な行ラインを第２のポリシリコン層により形成
する。 【効果】 素子分離用絶縁膜形成後もゲート酸化膜の端
部における酸化膜厚の厚膜化が防止でき、ホットエレク
トロン注入やトンネル現象を用いた電子の注入の特性の
変動や低下が防止される。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書き換え機能を
備えた半導体記憶装置の製造方法に関する。
備えた半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体装置の製造方法と
して、例えば、特開昭５６ー１４２６７５に示される不
揮発性半導体メモリの製造方法がある。この不揮発性半
導体メモリの製造方法では、セルサイズを低減したメモ
リセルを提供する方法として、以下の方法が示されてい
た。
して、例えば、特開昭５６ー１４２６７５に示される不
揮発性半導体メモリの製造方法がある。この不揮発性半
導体メモリの製造方法では、セルサイズを低減したメモ
リセルを提供する方法として、以下の方法が示されてい
た。
【０００３】半導体基板表面に、ゲート酸化膜、第１の
ポリシリコン層、及び窒化膜の３層を被着し、これらの
層をストライプ状にパターニングし、列ラインを形成す
る。上記３層によりカバーされないシリコン基板中にｎ
型の不純物イオンを注入して、シリコン基板内にｎ型不
純物拡散層の列ラインを形成する。その後、第１のポリ
シリコン層上の窒化膜を耐酸化性のマスクとしてフィー
ルド酸化膜を成長させる。これにより、上記ｎ型不純物
領域上にフィールド酸化膜が形成される。続いて、第２
のポリシリコン層を被着し、パターンづけを行って、列
ラインと垂直に第２のポリシリコン層による行ラインを
形成する。これにより、第１のポリシリコン層が直方体
状に加工され、浮遊ゲートが形成される。
ポリシリコン層、及び窒化膜の３層を被着し、これらの
層をストライプ状にパターニングし、列ラインを形成す
る。上記３層によりカバーされないシリコン基板中にｎ
型の不純物イオンを注入して、シリコン基板内にｎ型不
純物拡散層の列ラインを形成する。その後、第１のポリ
シリコン層上の窒化膜を耐酸化性のマスクとしてフィー
ルド酸化膜を成長させる。これにより、上記ｎ型不純物
領域上にフィールド酸化膜が形成される。続いて、第２
のポリシリコン層を被着し、パターンづけを行って、列
ラインと垂直に第２のポリシリコン層による行ラインを
形成する。これにより、第１のポリシリコン層が直方体
状に加工され、浮遊ゲートが形成される。
【０００４】上記技術では、浮遊ゲート中に電子を蓄積
することにより不揮発性半導体装置であるメモリセルが
構成される。特に、第１のポリシリコン層の両側に形成
されたｎ型拡散層がメモリセルのドレインまたはソース
領域となり、かつ、隣接ビットと共有する形で、データ
線またはソース線として働く。また、第２のポリシリコ
ン層がメモリセルのワード線として働く。このように、
開示された方法は、簡略化された形成工程のため、少な
くとも２層のマスクパターンによりメモリセル構造が形
成でき、セル面積が小さくなるという特徴を備えてい
た。
することにより不揮発性半導体装置であるメモリセルが
構成される。特に、第１のポリシリコン層の両側に形成
されたｎ型拡散層がメモリセルのドレインまたはソース
領域となり、かつ、隣接ビットと共有する形で、データ
線またはソース線として働く。また、第２のポリシリコ
ン層がメモリセルのワード線として働く。このように、
開示された方法は、簡略化された形成工程のため、少な
くとも２層のマスクパターンによりメモリセル構造が形
成でき、セル面積が小さくなるという特徴を備えてい
た。
【０００５】
【発明が解決しようとする課題】上記従来技術により形
成されたメモリセルでは、浮遊ゲートとなる第１のポリ
シリコン層を被覆する耐酸化性の窒化膜に覆われていな
いシリコン基板表面全面が酸化され、フィールド酸化膜
となるため、フィールド酸化膜が第１のポリシリコン層
に直接接する構造となっていた。このため、フィールド
酸化の影響を受けて、ゲート絶縁膜部分にフィールド酸
化膜がくい込み、ゲート端部においてゲート酸化膜の膜
厚が厚くなり、浮遊ゲート直下のゲート酸化膜の膜厚が
ソースからドレインの間で不均一となっていた。
成されたメモリセルでは、浮遊ゲートとなる第１のポリ
シリコン層を被覆する耐酸化性の窒化膜に覆われていな
いシリコン基板表面全面が酸化され、フィールド酸化膜
となるため、フィールド酸化膜が第１のポリシリコン層
に直接接する構造となっていた。このため、フィールド
酸化の影響を受けて、ゲート絶縁膜部分にフィールド酸
化膜がくい込み、ゲート端部においてゲート酸化膜の膜
厚が厚くなり、浮遊ゲート直下のゲート酸化膜の膜厚が
ソースからドレインの間で不均一となっていた。
【０００６】従来は、フィールド酸化前に注入されたｎ
型拡散層領域が、ゲート端部において厚くなったゲート
酸化膜の領域よりもチャネル内部の横方向に深く拡散し
ていた。すなわち、ｎ型拡散層領域からなるドレイン領
域が、概ね均一なゲート酸化膜領域直下にまで張り出し
ていたため、ドレイン領域を用いた浮遊ゲートへの電子
の注入、放出特性に対してゲート端部におけるゲート酸
化膜の厚膜化は問題とならなかった。
型拡散層領域が、ゲート端部において厚くなったゲート
酸化膜の領域よりもチャネル内部の横方向に深く拡散し
ていた。すなわち、ｎ型拡散層領域からなるドレイン領
域が、概ね均一なゲート酸化膜領域直下にまで張り出し
ていたため、ドレイン領域を用いた浮遊ゲートへの電子
の注入、放出特性に対してゲート端部におけるゲート酸
化膜の厚膜化は問題とならなかった。
【０００７】近年、メモリセルの微細化につれ、ゲート
長が０.４ミクロン以下になると拡散層の浅接合化が必
須となり、ドレイン拡散層の横方向への延びも約０.１
ミクロンとしなければ、メモリ動作が困難となってき
た。上記従来に示した技術では、フィールド酸化による
ゲート酸化膜の厚膜化領域が約０.１ミクロンであるた
め、微細化を進めるにあたり、均一なゲート酸化膜領域
直下にドレイン領域をオーバーラップさせることが困難
となってきた。このため、以下に示す問題が発生してき
た。
長が０.４ミクロン以下になると拡散層の浅接合化が必
須となり、ドレイン拡散層の横方向への延びも約０.１
ミクロンとしなければ、メモリ動作が困難となってき
た。上記従来に示した技術では、フィールド酸化による
ゲート酸化膜の厚膜化領域が約０.１ミクロンであるた
め、微細化を進めるにあたり、均一なゲート酸化膜領域
直下にドレイン領域をオーバーラップさせることが困難
となってきた。このため、以下に示す問題が発生してき
た。
【０００８】すなわち、不揮発性半導体装置では、浮遊
ゲートへの電子の注入、放出にホットエレクトロン現象
やトンネル現象を用いるが、ホットエレクトロンやトン
ネルの電気的な特性は、ゲート酸化膜厚に大きく依存す
る。したがって、ドレイン領域がゲート酸化膜の厚膜化
領域とオーバーラップすると、厚膜化による電子注入、
放出特性の劣化に加え、フィールド酸化膜のくい込み量
のばらつきにより、電子注入、放出特性がばらつき、メ
モリセル毎にデータの書き込み電圧や消去電圧が変動し
て、内部電圧設定が困難となってきた。
ゲートへの電子の注入、放出にホットエレクトロン現象
やトンネル現象を用いるが、ホットエレクトロンやトン
ネルの電気的な特性は、ゲート酸化膜厚に大きく依存す
る。したがって、ドレイン領域がゲート酸化膜の厚膜化
領域とオーバーラップすると、厚膜化による電子注入、
放出特性の劣化に加え、フィールド酸化膜のくい込み量
のばらつきにより、電子注入、放出特性がばらつき、メ
モリセル毎にデータの書き込み電圧や消去電圧が変動し
て、内部電圧設定が困難となってきた。
【０００９】一方、上記従来の方法では、隣接するメモ
リセル間にｎ型不純物拡散層が形成されているため、デ
ータ線とソース線が隣接するメモリセルで共用されてい
る。しかし、例えば特開平３−２１９４９６に示される
メモリセルの動作方法では、複数個のメモリセルに対し
て一括でデータの書込みを行うため、隣接するメモリセ
ル間ではデータ線とソース線を分離することが望まし
い。拡散層配線を分離するためには、フィールド酸化膜
形成前に、パターニングされたホトレジストをマスクと
して用いて、ソース・ドレイン領域となるｎ型不純物拡
散層を分離して形成しなければならない。この場合、ｎ
型不純物拡散層領域の列ラインの拡散層幅は、窒化膜な
いしはポリシリコン層と、ホトレジストとのマスク合わ
せにより決まることになる。マスク合わせのばらつき
が、ｎ型不純物拡散層の抵抗値の変動原因となってしま
う。この変動が、メモリセルデータ読み出し時の電流ば
らつきの原因となるため、データ線を分離したメモリセ
ル形成上の課題となっていた。
リセル間にｎ型不純物拡散層が形成されているため、デ
ータ線とソース線が隣接するメモリセルで共用されてい
る。しかし、例えば特開平３−２１９４９６に示される
メモリセルの動作方法では、複数個のメモリセルに対し
て一括でデータの書込みを行うため、隣接するメモリセ
ル間ではデータ線とソース線を分離することが望まし
い。拡散層配線を分離するためには、フィールド酸化膜
形成前に、パターニングされたホトレジストをマスクと
して用いて、ソース・ドレイン領域となるｎ型不純物拡
散層を分離して形成しなければならない。この場合、ｎ
型不純物拡散層領域の列ラインの拡散層幅は、窒化膜な
いしはポリシリコン層と、ホトレジストとのマスク合わ
せにより決まることになる。マスク合わせのばらつき
が、ｎ型不純物拡散層の抵抗値の変動原因となってしま
う。この変動が、メモリセルデータ読み出し時の電流ば
らつきの原因となるため、データ線を分離したメモリセ
ル形成上の課題となっていた。
【００１０】
【課題を解決するための手段】上記、従来の問題点は、
以下に示す工程を少なくとも含むメモリセル形成工程を
用いることにより解決できる。
以下に示す工程を少なくとも含むメモリセル形成工程を
用いることにより解決できる。
【００１１】半導体表面に、ゲート酸化膜、第１のポリ
シリコン層、第１の窒化膜の少なくとも３層を順次被着
し、上記３層をストライプ状の列ラインにパターニング
する。続いて、第２の窒化膜を被着し、さらに、異方性
エッチングを用いて概ね被着量分だけ除去することによ
り、上記３層からなる列ラインの側壁部にのみ第２の窒
化膜を形成する。これにより、第１のポリシリコン層を
第１の窒化膜と第２の窒化膜で被覆する。上記第１と第
２の窒化膜により被覆されないシリコン基板表面に、例
えばシリコン基板の酸化によりつくられた素子分離用絶
縁膜を形成する。次に、上記第１と第２の窒化膜を除去
し、第１のポリシリコン層と上記素子分離用絶縁膜のい
ずれによっても被覆されないシリコン基板表面にイオン
注入を行い、列ラインの拡散層を形成する。さらに、第
１の絶縁膜を堆積し、第１の絶縁膜に対する異方性エッ
チングを行い、第１のポリシリコン層側壁に第１の絶縁
膜を形成する。続いて、第２の絶縁膜ならびに第２のポ
リシリコン層の少なくとも２層を被着し、パターニング
を行って、列ラインに垂直な行ラインを少なくとも第２
のポリシリコン層により形成する。これにより、第１の
ポリシリコン層が直方体状に加工され、浮遊ゲートが形
成される。
シリコン層、第１の窒化膜の少なくとも３層を順次被着
し、上記３層をストライプ状の列ラインにパターニング
する。続いて、第２の窒化膜を被着し、さらに、異方性
エッチングを用いて概ね被着量分だけ除去することによ
り、上記３層からなる列ラインの側壁部にのみ第２の窒
化膜を形成する。これにより、第１のポリシリコン層を
第１の窒化膜と第２の窒化膜で被覆する。上記第１と第
２の窒化膜により被覆されないシリコン基板表面に、例
えばシリコン基板の酸化によりつくられた素子分離用絶
縁膜を形成する。次に、上記第１と第２の窒化膜を除去
し、第１のポリシリコン層と上記素子分離用絶縁膜のい
ずれによっても被覆されないシリコン基板表面にイオン
注入を行い、列ラインの拡散層を形成する。さらに、第
１の絶縁膜を堆積し、第１の絶縁膜に対する異方性エッ
チングを行い、第１のポリシリコン層側壁に第１の絶縁
膜を形成する。続いて、第２の絶縁膜ならびに第２のポ
リシリコン層の少なくとも２層を被着し、パターニング
を行って、列ラインに垂直な行ラインを少なくとも第２
のポリシリコン層により形成する。これにより、第１の
ポリシリコン層が直方体状に加工され、浮遊ゲートが形
成される。
【００１２】
【作用】第１のポリシリコン層が電子を蓄積する浮遊ゲ
ートとして働き、第２のポリシリコン層がワード線とし
て働く。第１のポリシリコン層と上記素子分離用絶縁膜
のいずれによっても被覆されないシリコン基板表面にイ
オン注入により形成された列ライン状の拡散層が、ソー
ス・ドレイン領域となるとともに、配線層の役割も備え
ている(拡散層配線)。上記、浮遊ゲート、ワード線、ソ
ース・ドレイン領域によりメモリセルか形成される。相
異なる行ライン上に形成されたメモリセルのソース・ド
レインは各々拡散層配線により並列に接続されている。
ドレイン側の拡散層配線は、例えばデータ線またはビッ
ト線として働き、ソース線は共通ソース配線またはデー
タ線毎の局所的なソース配線として働く。
ートとして働き、第２のポリシリコン層がワード線とし
て働く。第１のポリシリコン層と上記素子分離用絶縁膜
のいずれによっても被覆されないシリコン基板表面にイ
オン注入により形成された列ライン状の拡散層が、ソー
ス・ドレイン領域となるとともに、配線層の役割も備え
ている(拡散層配線)。上記、浮遊ゲート、ワード線、ソ
ース・ドレイン領域によりメモリセルか形成される。相
異なる行ライン上に形成されたメモリセルのソース・ド
レインは各々拡散層配線により並列に接続されている。
ドレイン側の拡散層配線は、例えばデータ線またはビッ
ト線として働き、ソース線は共通ソース配線またはデー
タ線毎の局所的なソース配線として働く。
【００１３】本発明のメモリセル構造では、第１のポリ
シリコン層がその側壁に形成された第１の絶縁膜の領域
を介して素子分離用絶縁膜と接続している。素子分離用
絶縁膜は、例えばシリコン基板を熱酸化することにより
形成できるが、素子分離用絶縁膜形成時には第１のポリ
シリコン層が第１および第２の窒化膜により覆われてい
るため、第１のポリシリコン層やその直下のゲート酸化
膜が酸化されることなく、ゲート酸化膜はドレインから
ソースにわたり均一な膜厚を保つことができる。
シリコン層がその側壁に形成された第１の絶縁膜の領域
を介して素子分離用絶縁膜と接続している。素子分離用
絶縁膜は、例えばシリコン基板を熱酸化することにより
形成できるが、素子分離用絶縁膜形成時には第１のポリ
シリコン層が第１および第２の窒化膜により覆われてい
るため、第１のポリシリコン層やその直下のゲート酸化
膜が酸化されることなく、ゲート酸化膜はドレインから
ソースにわたり均一な膜厚を保つことができる。
【００１４】ゲート酸化膜、第１のポリシリコン層、第
１の窒化膜の少なくとも３層からなる列ラインの側壁に
第２の窒化膜が形成されている。第２の窒化膜除去後に
開口する領域を拡散層形成のためのウィンドウとして用
いる。側壁に形成される第２の窒化膜は、その幅が、第
２の窒化膜堆積時の膜厚により決まるため、例えば、
０.２ミクロン以下の厚さの第２の窒化膜を用いること
により拡散層の幅を縮小化することができるとともに、
上記ウィンドウの幅のばらつきがマスク合わせのばらつ
きに比べ抑制され、ｎ型不純物拡散層の抵抗値の変動、
及び、メモリセルデータ読み出し時の電流ばらつきが低
減できる。
１の窒化膜の少なくとも３層からなる列ラインの側壁に
第２の窒化膜が形成されている。第２の窒化膜除去後に
開口する領域を拡散層形成のためのウィンドウとして用
いる。側壁に形成される第２の窒化膜は、その幅が、第
２の窒化膜堆積時の膜厚により決まるため、例えば、
０.２ミクロン以下の厚さの第２の窒化膜を用いること
により拡散層の幅を縮小化することができるとともに、
上記ウィンドウの幅のばらつきがマスク合わせのばらつ
きに比べ抑制され、ｎ型不純物拡散層の抵抗値の変動、
及び、メモリセルデータ読み出し時の電流ばらつきが低
減できる。
【００１５】このように、本発明の不揮発性半導体装置
の製造方法を用いることにより、前記従来の方法におい
てみられたゲート酸化膜厚の不均一化および拡散層配線
の配線幅のばらつき発生の問題点が解消され、微細な不
揮発性半導体記憶装置を形成することができる。
の製造方法を用いることにより、前記従来の方法におい
てみられたゲート酸化膜厚の不均一化および拡散層配線
の配線幅のばらつき発生の問題点が解消され、微細な不
揮発性半導体記憶装置を形成することができる。
【００１６】
【実施例】本発明の第１の実施例を図１から図５を用い
て説明する。図１は、３ビット分のメモリセルの断面構
造を示し、図２にメモリアレイ部分の平面パターンを示
している。図１は図２のＡーＡ’部の断面であり、図５
は図２のＢーＢ’部の断面である。図１、図５ともにワ
ード線形成までの断面を示している。図１に示すよう
に、メモリセルの電荷蓄積部となる浮遊ゲートはポリシ
リコン層３とポリシリコン層１１により形成され、上記
２層のポリシリコン層は電気的に互いに接続されてい
る。また、ポリシリコン層１０はワード線として働き、
ポリシリコン層１０とポリシリコン層１１間には絶縁膜
９が形成されている。ドレイン拡散層５とソース拡散層
６はポリシリコン層３直下にゲート酸化膜２を介してシ
リコン基板１中に形成されている。メモリセル間に素子
分離用絶縁膜４が形成され、隣接メモリセルのドレイン
拡散層及びソース拡散層を電気的に分離している。ポリ
シリコン層１１とドレイン拡散層５またはソース拡散層
６間には絶縁膜８が形成されている。
て説明する。図１は、３ビット分のメモリセルの断面構
造を示し、図２にメモリアレイ部分の平面パターンを示
している。図１は図２のＡーＡ’部の断面であり、図５
は図２のＢーＢ’部の断面である。図１、図５ともにワ
ード線形成までの断面を示している。図１に示すよう
に、メモリセルの電荷蓄積部となる浮遊ゲートはポリシ
リコン層３とポリシリコン層１１により形成され、上記
２層のポリシリコン層は電気的に互いに接続されてい
る。また、ポリシリコン層１０はワード線として働き、
ポリシリコン層１０とポリシリコン層１１間には絶縁膜
９が形成されている。ドレイン拡散層５とソース拡散層
６はポリシリコン層３直下にゲート酸化膜２を介してシ
リコン基板１中に形成されている。メモリセル間に素子
分離用絶縁膜４が形成され、隣接メモリセルのドレイン
拡散層及びソース拡散層を電気的に分離している。ポリ
シリコン層１１とドレイン拡散層５またはソース拡散層
６間には絶縁膜８が形成されている。
【００１７】図２に示す平面図と図１の断面図との対応
を以下に示す。メモリセル３６はポリシリコン層１０か
らなるワード線３４直下に形成され、領域３３にポリシ
リコン層３、領域３５にポリシリコン層１１が形成され
ている。同一ワード線上の隣接メモリセルは列方向に形
成された素子分離用絶縁膜３１により分離され、領域３
７、３８に形成された絶縁膜８直下にドレイン拡散層５
とソース拡散層６が各々列方向に形成されている。領域
３２は相異なるワード線上のメモリセルを分離する領域
であり、図５において浮遊ゲートおよびワード線が形成
されていない領域に相当する。すなわち、絶縁膜８が形
成されているものの、ポリシリコン層３やポリシリコン
層１１およびポリシリコン層１０は形成されていない。
を以下に示す。メモリセル３６はポリシリコン層１０か
らなるワード線３４直下に形成され、領域３３にポリシ
リコン層３、領域３５にポリシリコン層１１が形成され
ている。同一ワード線上の隣接メモリセルは列方向に形
成された素子分離用絶縁膜３１により分離され、領域３
７、３８に形成された絶縁膜８直下にドレイン拡散層５
とソース拡散層６が各々列方向に形成されている。領域
３２は相異なるワード線上のメモリセルを分離する領域
であり、図５において浮遊ゲートおよびワード線が形成
されていない領域に相当する。すなわち、絶縁膜８が形
成されているものの、ポリシリコン層３やポリシリコン
層１１およびポリシリコン層１０は形成されていない。
【００１８】以下に図３および図４を用いて第１の実施
例の製造方法について示す。図４は、図３の製造方法の
続きである。
例の製造方法について示す。図４は、図３の製造方法の
続きである。
【００１９】ｐ型半導体基板表面１に、７〜１０ｎｍの
厚さのゲート酸化膜２を形成し、約１５０ｎｍの厚さの
ポリシリコン層１３および約２０ｎｍの厚さの堆積酸化
膜１４を形成し、さらに、約１００ｎｍの厚さの窒化膜
１５を形成する。ここで、ポリシリコン層１３にはリン
イオンがドーピングされており、その不純物濃度は１Ｅ
２０ｃｍ−３以上である。続いて、上記４層上にホトレ
ジスト層を形成し、ホトレジスト層をストライプ状にパ
ターニングし、このホトレジスト層をマスクとして窒化
膜１５および堆積酸化膜１４を異方性エッチングする。
厚さのゲート酸化膜２を形成し、約１５０ｎｍの厚さの
ポリシリコン層１３および約２０ｎｍの厚さの堆積酸化
膜１４を形成し、さらに、約１００ｎｍの厚さの窒化膜
１５を形成する。ここで、ポリシリコン層１３にはリン
イオンがドーピングされており、その不純物濃度は１Ｅ
２０ｃｍ−３以上である。続いて、上記４層上にホトレ
ジスト層を形成し、ホトレジスト層をストライプ状にパ
ターニングし、このホトレジスト層をマスクとして窒化
膜１５および堆積酸化膜１４を異方性エッチングする。
【００２０】ホトレジスト層を除去した後、窒化膜１５
および堆積酸化膜１４をマスクとして、第１のポリシリ
コン層１３を異方性エッチングする。これにより、ポリ
シリコン層１３、堆積酸化膜１４および窒化膜１５から
なる列ラインがストライプ状に形成される。さらに、ポ
リシリコン層１３の側面を酸化しシリコン酸化膜１６を
形成する（図３（ａ））。
および堆積酸化膜１４をマスクとして、第１のポリシリ
コン層１３を異方性エッチングする。これにより、ポリ
シリコン層１３、堆積酸化膜１４および窒化膜１５から
なる列ラインがストライプ状に形成される。さらに、ポ
リシリコン層１３の側面を酸化しシリコン酸化膜１６を
形成する（図３（ａ））。
【００２１】ストライプ構造上の全面に、約１５０ｎｍ
の厚さの窒化膜１７を被着し、異方性エッチングを行っ
て、窒化膜１７を約１５０ｎｍエッチングして、ストラ
イプ状に形成された列ラインの側面にのみ窒化膜１７を
形成する（図３（ｂ））。これにより、ポリシリコン層
１３を窒化膜１５と窒化膜１７により完全に被覆するこ
とができる。
の厚さの窒化膜１７を被着し、異方性エッチングを行っ
て、窒化膜１７を約１５０ｎｍエッチングして、ストラ
イプ状に形成された列ラインの側面にのみ窒化膜１７を
形成する（図３（ｂ））。これにより、ポリシリコン層
１３を窒化膜１５と窒化膜１７により完全に被覆するこ
とができる。
【００２２】上記窒化膜１５と窒化膜１７により被覆さ
れないシリコン基板表面に、例えばシリコン基板の酸化
によりつくられた素子分離用絶縁膜１８を形成する（図
３（ｃ））。このときの素子分離用絶縁膜１８の膜厚が
２００ｎｍ以上になるように酸化条件を設定する。ま
た、本実施例では、記載していないが、素子分離用絶縁
膜１８直下にメモリセルを電気的に分離するためのｐ型
拡散層を形成することができる。これは、図３（ｂ）に
おいて、ボロンイオンまたはボロンを含む化合物イオン
を、例えば、イオン注入法を用いて注入し、その後の素
子分離用絶縁膜形成後に、素子分離用絶縁膜１８の直下
にｐ型不純物の拡散層領域を形成することができる。図
３（ｃ）に示すように、メモリセルの素子分離用絶縁膜
１８が、いわゆるメモリセルのゲート長を決定するマス
クを基本として、自己整合的に形成できることがわか
る。
れないシリコン基板表面に、例えばシリコン基板の酸化
によりつくられた素子分離用絶縁膜１８を形成する（図
３（ｃ））。このときの素子分離用絶縁膜１８の膜厚が
２００ｎｍ以上になるように酸化条件を設定する。ま
た、本実施例では、記載していないが、素子分離用絶縁
膜１８直下にメモリセルを電気的に分離するためのｐ型
拡散層を形成することができる。これは、図３（ｂ）に
おいて、ボロンイオンまたはボロンを含む化合物イオン
を、例えば、イオン注入法を用いて注入し、その後の素
子分離用絶縁膜形成後に、素子分離用絶縁膜１８の直下
にｐ型不純物の拡散層領域を形成することができる。図
３（ｃ）に示すように、メモリセルの素子分離用絶縁膜
１８が、いわゆるメモリセルのゲート長を決定するマス
クを基本として、自己整合的に形成できることがわか
る。
【００２３】上記で形成した窒化膜１５と窒化膜１７を
熱リン酸等を用いたウェットエッチング法により除去す
る。熱リン酸等を用いたウェットエッチング法では、不
純物を高濃度に含むポリシリコン層もエッチングされて
しまうため、ポリシリコン層１３を直接被覆する堆積酸
化膜１４およびシリコン酸化膜１６がエッチングに対す
るストッパー層となっている。
熱リン酸等を用いたウェットエッチング法により除去す
る。熱リン酸等を用いたウェットエッチング法では、不
純物を高濃度に含むポリシリコン層もエッチングされて
しまうため、ポリシリコン層１３を直接被覆する堆積酸
化膜１４およびシリコン酸化膜１６がエッチングに対す
るストッパー層となっている。
【００２４】エッチング後に、ポリシリコン層１３と素
子分離用絶縁膜１８の間に約１５０ｎｍ以下の一定の幅
を持つ隙間が形成される。ポリシリコン層１３と素子分
離用絶縁膜１８の両者で被覆されないシリコン基板表面
に砒素またはリンのイオン注入を行い、列ライン状の拡
散層を形成する（図４（ａ））。図４（ａ）では、ポリ
シリコン層１３の両側に形成された隙間のいずれか一方
をホトレジスト等により覆い、残された隙間に対して再
度イオン注入を行うことにより得られた、非対象な拡散
層構造を備えている。ここでは、ｎ型拡散層１９をソー
ス領域とし、ｎ型拡散層２０をドレイン領域としてい
る。この非対象構造を用いることにより、浮遊ゲートか
ら高濃度不純物拡散層側への電子のトンネル放出を行う
ことができるが、チャネルの全面を用いて電子のトンネ
ル放出や注入を行う場合では、非対象拡散層構造をあえ
て形成する必要はない。この場合には、図１に示してい
るメモリセルの拡散層を対象構造とすることもできる。
子分離用絶縁膜１８の間に約１５０ｎｍ以下の一定の幅
を持つ隙間が形成される。ポリシリコン層１３と素子分
離用絶縁膜１８の両者で被覆されないシリコン基板表面
に砒素またはリンのイオン注入を行い、列ライン状の拡
散層を形成する（図４（ａ））。図４（ａ）では、ポリ
シリコン層１３の両側に形成された隙間のいずれか一方
をホトレジスト等により覆い、残された隙間に対して再
度イオン注入を行うことにより得られた、非対象な拡散
層構造を備えている。ここでは、ｎ型拡散層１９をソー
ス領域とし、ｎ型拡散層２０をドレイン領域としてい
る。この非対象構造を用いることにより、浮遊ゲートか
ら高濃度不純物拡散層側への電子のトンネル放出を行う
ことができるが、チャネルの全面を用いて電子のトンネ
ル放出や注入を行う場合では、非対象拡散層構造をあえ
て形成する必要はない。この場合には、図１に示してい
るメモリセルの拡散層を対象構造とすることもできる。
【００２５】上記に示した隙間、すなわち、ポリシリコ
ン層１３と素子分離用絶縁膜１８の間隔は、何れのメモ
リセル間で一定となっている。
ン層１３と素子分離用絶縁膜１８の間隔は、何れのメモ
リセル間で一定となっている。
【００２６】続いて、全面に絶縁膜２１を約２００ｎｍ
の厚さで堆積し、絶縁膜の異方性エッチングを行い、ポ
リシリコン層１３の側壁にのみ絶縁膜２１を形成する。
このとき、ポリシリコン層１３上の堆積酸化膜１４は、
上記異方性エッチングにより同時に取り除かれる。ま
た、絶縁膜２１はｎ型拡散層１９および２０を覆うよう
に形成することができる（図４（ｂ））。さらに、ｎ型
不純物イオンが高濃度に導入されたポリシリコン層２２
を約５０ｎｍの厚さで形成し、上記列ラインよりもやや
幅広くパターニングする（図４（ｃ））。ポリシリコン
層２２は、メモリセルの容量カップリング比（浮遊ゲー
トからみた全体の容量値に対する浮遊ゲートとワード線
の間の容量値の比）を大きくするために設けられたもの
であり、比較的高いワード線電圧が許される場合には、
第３のポリシリコン層を形成する必要はない。ここで、
ポリシリコン層２２は電気的にポリシリコン層１３と接
続している。
の厚さで堆積し、絶縁膜の異方性エッチングを行い、ポ
リシリコン層１３の側壁にのみ絶縁膜２１を形成する。
このとき、ポリシリコン層１３上の堆積酸化膜１４は、
上記異方性エッチングにより同時に取り除かれる。ま
た、絶縁膜２１はｎ型拡散層１９および２０を覆うよう
に形成することができる（図４（ｂ））。さらに、ｎ型
不純物イオンが高濃度に導入されたポリシリコン層２２
を約５０ｎｍの厚さで形成し、上記列ラインよりもやや
幅広くパターニングする（図４（ｃ））。ポリシリコン
層２２は、メモリセルの容量カップリング比（浮遊ゲー
トからみた全体の容量値に対する浮遊ゲートとワード線
の間の容量値の比）を大きくするために設けられたもの
であり、比較的高いワード線電圧が許される場合には、
第３のポリシリコン層を形成する必要はない。ここで、
ポリシリコン層２２は電気的にポリシリコン層１３と接
続している。
【００２７】その後、絶縁膜２３ならびにｎ型不純物イ
オンが高濃度に導入されたポリシリコン層２４を被着す
る。列ライン形成時と同様に、ホトレジストを形成し、
マスクを用いてホトレジストのパターニングを行って、
列ラインに垂直な行ラインのレジストパターンを作る。
続いて、ホトレジストをマスクとして、ポリシリコン層
２４ならびに絶縁膜２３、さらには、ポリシリコン層２
２とポリシリコン層１３を異方性エッチング法により、
パターニングする。これにより、ポリシリコン層２４、
ポリシリコン層２２とポリシリコン層１３が行ライン方
向に形成され、ポリシリコン層１３が直方体状に加工さ
れることになる。本実施例では、ポリシリコン層１３と
ポリシリコン層２２により、電子を蓄積する浮遊ゲート
が形成される（図４（ｄ））。
オンが高濃度に導入されたポリシリコン層２４を被着す
る。列ライン形成時と同様に、ホトレジストを形成し、
マスクを用いてホトレジストのパターニングを行って、
列ラインに垂直な行ラインのレジストパターンを作る。
続いて、ホトレジストをマスクとして、ポリシリコン層
２４ならびに絶縁膜２３、さらには、ポリシリコン層２
２とポリシリコン層１３を異方性エッチング法により、
パターニングする。これにより、ポリシリコン層２４、
ポリシリコン層２２とポリシリコン層１３が行ライン方
向に形成され、ポリシリコン層１３が直方体状に加工さ
れることになる。本実施例では、ポリシリコン層１３と
ポリシリコン層２２により、電子を蓄積する浮遊ゲート
が形成される（図４（ｄ））。
【００２８】本実施例では、ワード線となるポリシリコ
ン層２４を行方向にパターニングする工程までを示した
が、その後は、従来のメモリ形成工程において公知のよ
うに、層間絶縁膜を形成し、電気的接続を取るためのコ
ンタクト穴の形成し、さらにメタル配線の形成を行うこ
とにより、メモリセルを電気的に駆動することができ
る。尚、ポリシリコン層１３と素子分離用絶縁膜１８の
間隔は、何れのメモリセル間で一定であるため、ドレイ
ン及びソース配線の抵抗ばらつきが低減され、安定した
書込み、消去、読出し動作が可能になる。
ン層２４を行方向にパターニングする工程までを示した
が、その後は、従来のメモリ形成工程において公知のよ
うに、層間絶縁膜を形成し、電気的接続を取るためのコ
ンタクト穴の形成し、さらにメタル配線の形成を行うこ
とにより、メモリセルを電気的に駆動することができ
る。尚、ポリシリコン層１３と素子分離用絶縁膜１８の
間隔は、何れのメモリセル間で一定であるため、ドレイ
ン及びソース配線の抵抗ばらつきが低減され、安定した
書込み、消去、読出し動作が可能になる。
【００２９】本発明の第２の実施例を図６および図７を
用いて説明する。図７は図６の製造方法の続きである。
本実施例では、自己整合的に素子分離用絶縁膜を形成す
る方法として浅溝の分離領域を用いた。第１の実施例に
示した図３（ａ）を形成後、窒化膜１５をマスクとし
て、メモリセルのソース・ドレイン領域となる不純物イ
オンをイオン注入法により、シリコン基板中に導入す
る。続いて、堆積酸化膜を約１５０ｎｍの厚さで形成
し、異方性酸化膜エッチング法により、同量の酸化膜エ
ッチングを行い、列ラインの側壁部にのみ堆積酸化膜４
２を形成する（図６（ａ））。
用いて説明する。図７は図６の製造方法の続きである。
本実施例では、自己整合的に素子分離用絶縁膜を形成す
る方法として浅溝の分離領域を用いた。第１の実施例に
示した図３（ａ）を形成後、窒化膜１５をマスクとし
て、メモリセルのソース・ドレイン領域となる不純物イ
オンをイオン注入法により、シリコン基板中に導入す
る。続いて、堆積酸化膜を約１５０ｎｍの厚さで形成
し、異方性酸化膜エッチング法により、同量の酸化膜エ
ッチングを行い、列ラインの側壁部にのみ堆積酸化膜４
２を形成する（図６（ａ））。
【００３０】シリコン基板表面において、窒化膜１５及
び堆積酸化膜４２により覆われていない領域を、異方性
シリコンエッチングにより約０.２ミクロン削り込む。
その後の工程での結晶欠陥の発生を抑制するために、シ
リコン基板をシリコンエッチング液を用いてウェット処
理する（図６（ｂ））。
び堆積酸化膜４２により覆われていない領域を、異方性
シリコンエッチングにより約０.２ミクロン削り込む。
その後の工程での結晶欠陥の発生を抑制するために、シ
リコン基板をシリコンエッチング液を用いてウェット処
理する（図６（ｂ））。
【００３１】シリコン基板表面を酸化することにより、
溝領域の表面を酸化し、酸化膜４３を形成する。ｐ型不
純物イオンが導入されたポリシリコン層４４を全面に堆
積する。ポリシリコン層４４は、例えば、約６００ｎｍ
のポリシリコン層を堆積することにより、概ね平坦な表
面を得ることができる（図６（ｃ））。
溝領域の表面を酸化し、酸化膜４３を形成する。ｐ型不
純物イオンが導入されたポリシリコン層４４を全面に堆
積する。ポリシリコン層４４は、例えば、約６００ｎｍ
のポリシリコン層を堆積することにより、概ね平坦な表
面を得ることができる（図６（ｃ））。
【００３２】上記ポリシリコン層４４を等方性シリコン
エッチング法によりエッチバックし、窒化膜１５が現わ
れた点から約３０％のエッチング追加時点まで削り込
む。これにより、ポリシリコン層４４は、浅溝部にのみ
埋め込まれ、その表面の高さは、ポリシリコン層１３の
側壁に設けられた堆積酸化膜４１の中ほどに位置するこ
とになる。続いて、酸化工程を経ることにより、ポリシ
リコン層４４の表面が酸化され、約１００ｎｍの厚さの
酸化膜４５が形成される。さらに、熱リン酸等の窒化膜
のウェットエッチング処理により、窒化膜１５を除去
し、酸化膜ウェットエッチないしは酸化膜の異方性エッ
チングにより、ポリシリコン層１３上の堆積酸化膜１４
を除去する（図７（ａ））。
エッチング法によりエッチバックし、窒化膜１５が現わ
れた点から約３０％のエッチング追加時点まで削り込
む。これにより、ポリシリコン層４４は、浅溝部にのみ
埋め込まれ、その表面の高さは、ポリシリコン層１３の
側壁に設けられた堆積酸化膜４１の中ほどに位置するこ
とになる。続いて、酸化工程を経ることにより、ポリシ
リコン層４４の表面が酸化され、約１００ｎｍの厚さの
酸化膜４５が形成される。さらに、熱リン酸等の窒化膜
のウェットエッチング処理により、窒化膜１５を除去
し、酸化膜ウェットエッチないしは酸化膜の異方性エッ
チングにより、ポリシリコン層１３上の堆積酸化膜１４
を除去する（図７（ａ））。
【００３３】約５０ｎｍの厚さで、ｎ型不純物イオンが
高濃度に導入されたポリシリコン層４６を被着し、列ラ
イン形成時のマスクパターンよりも広い幅に、ポリシリ
コン層４６を加工する（図７（ｂ））。
高濃度に導入されたポリシリコン層４６を被着し、列ラ
イン形成時のマスクパターンよりも広い幅に、ポリシリ
コン層４６を加工する（図７（ｂ））。
【００３４】絶縁膜４７を約１５ｎｍの厚さで被着し、
さらに、ポリシリコン層４８を被着する。その後、列ラ
イン形成時と同様に、ホトレジストを形成し、マスクを
用いてホトレジストのパターニングを行って、列ライン
に垂直な行ラインのレジストパターンを作る。続いて、
上記レジストパターンをマスクとして、ポリシリコン層
４８ならびに絶縁膜４７、さらには、ポリシリコン層４
６とポリシリコン層１３を異方性エッチング法により、
パターニングする。これにより、ポリシリコン層４８、
ポリシリコン層４６とポリシリコン層１３が行ライン方
向に形成され、ポリシリコン層１３が直方体状に加工さ
れることになる。本実施例では、ポリシリコン層１３と
ポリシリコン層４６により、電子を蓄積する浮遊ゲート
が形成される（図７（ｃ））。
さらに、ポリシリコン層４８を被着する。その後、列ラ
イン形成時と同様に、ホトレジストを形成し、マスクを
用いてホトレジストのパターニングを行って、列ライン
に垂直な行ラインのレジストパターンを作る。続いて、
上記レジストパターンをマスクとして、ポリシリコン層
４８ならびに絶縁膜４７、さらには、ポリシリコン層４
６とポリシリコン層１３を異方性エッチング法により、
パターニングする。これにより、ポリシリコン層４８、
ポリシリコン層４６とポリシリコン層１３が行ライン方
向に形成され、ポリシリコン層１３が直方体状に加工さ
れることになる。本実施例では、ポリシリコン層１３と
ポリシリコン層４６により、電子を蓄積する浮遊ゲート
が形成される（図７（ｃ））。
【００３５】本実施例も、ワード線となるポリシリコン
層４８を行方向にパターニングする工程までを示した
が、その後は、第１の実施例で説明したように、配線を
公知の技術により形成することができる。
層４８を行方向にパターニングする工程までを示した
が、その後は、第１の実施例で説明したように、配線を
公知の技術により形成することができる。
【００３６】本発明の第３の実施例を図８を用いて説明
する。本実施例は、第１の実施例に対して、ソース領域
を隣接するメモリセルで共有した不揮発性半導体記憶装
置及びその製造方法を示している。第１の実施例の図３
（ａ）において、ストライプ状の列ラインをその間隔が
ソース側で、例えば３００ｎｍ以下となるように形成す
る。その後、窒化膜１７を約１５０ｎｍの厚さで堆積
し、異方性エッチング法により同量の窒化膜を除去する
ことにより、列ラインの側面にのみ、窒化膜１７を形成
することができる。ここで、列ラインの間隔の狭いソー
ス側では、窒化膜１７が全面に埋まり、シリコン基板表
面が露出しない（図８（ａ））。
する。本実施例は、第１の実施例に対して、ソース領域
を隣接するメモリセルで共有した不揮発性半導体記憶装
置及びその製造方法を示している。第１の実施例の図３
（ａ）において、ストライプ状の列ラインをその間隔が
ソース側で、例えば３００ｎｍ以下となるように形成す
る。その後、窒化膜１７を約１５０ｎｍの厚さで堆積
し、異方性エッチング法により同量の窒化膜を除去する
ことにより、列ラインの側面にのみ、窒化膜１７を形成
することができる。ここで、列ラインの間隔の狭いソー
ス側では、窒化膜１７が全面に埋まり、シリコン基板表
面が露出しない（図８（ａ））。
【００３７】上記窒化膜により被覆されないシリコン基
板表面を熱酸化法により酸化することにより、素子分離
用絶縁膜１８を形成する（図８（ｂ））。続いて、窒化
膜１７を除去し、ドレイン側にドレイン拡散層５０用の
イオン注入を行い、ソース側にソース拡散層５１用のイ
オン注入を行う。全面に絶縁膜２１を約２００ｎｍの厚
さで堆積し、絶縁膜の異方性エッチングにより、ポリシ
リコン層の側壁にのみ絶縁膜２１を形成する（図８
（ｃ））。ここで、列ラインの間隔の狭いソース側で
は、絶縁膜２１がシリコン基板表面を概ね覆うことがで
きる。
板表面を熱酸化法により酸化することにより、素子分離
用絶縁膜１８を形成する（図８（ｂ））。続いて、窒化
膜１７を除去し、ドレイン側にドレイン拡散層５０用の
イオン注入を行い、ソース側にソース拡散層５１用のイ
オン注入を行う。全面に絶縁膜２１を約２００ｎｍの厚
さで堆積し、絶縁膜の異方性エッチングにより、ポリシ
リコン層の側壁にのみ絶縁膜２１を形成する（図８
（ｃ））。ここで、列ラインの間隔の狭いソース側で
は、絶縁膜２１がシリコン基板表面を概ね覆うことがで
きる。
【００３８】さらに、絶縁膜５２を堆積し、ホトレジス
ト工程等を用いて隣接する２つの浮遊ゲートの各々一部
を覆うように、絶縁膜２１を加工する。その後、第１の
実施例に示したと同様の工程を用いて、ポリシリコン層
５３を列ラインよりもやや幅広くパターニングし、絶縁
膜５４及びポリシリコン５５を被着する。
ト工程等を用いて隣接する２つの浮遊ゲートの各々一部
を覆うように、絶縁膜２１を加工する。その後、第１の
実施例に示したと同様の工程を用いて、ポリシリコン層
５３を列ラインよりもやや幅広くパターニングし、絶縁
膜５４及びポリシリコン５５を被着する。
【００３９】列ライン形成時と同様に、ホトレジストを
形成し、マスクを用いてホトレジストのパターニングを
行って、列ラインに垂直な行ラインのレジストパターン
を形成する。続いて、ホトレジストをマスクとして、ポ
リシリコン層５５、雑煙幕５４、ポリシリコン層５３、
絶縁膜５２、及びポリシリコン層１３を異方性エッチン
グ法により、順次パターニングする。これにより、ポリ
シリコン層１３とポリシリコン層５３を浮遊ゲートとす
るメモリセルが形成される。本実施例では、ワード線と
なるポリシリコン層５５を行方向にパターニングする工
程までを示したが、その後は、従来のメモリ形成工程に
おいて公知のように、層間絶縁膜を形成し、電気的接続
を取るためのコンタクト穴の形成し、さらにメタル配線
の形成を行うことにより、不揮発性半導体記憶装置とな
るメモリセルを電気的に駆動することができる。
形成し、マスクを用いてホトレジストのパターニングを
行って、列ラインに垂直な行ラインのレジストパターン
を形成する。続いて、ホトレジストをマスクとして、ポ
リシリコン層５５、雑煙幕５４、ポリシリコン層５３、
絶縁膜５２、及びポリシリコン層１３を異方性エッチン
グ法により、順次パターニングする。これにより、ポリ
シリコン層１３とポリシリコン層５３を浮遊ゲートとす
るメモリセルが形成される。本実施例では、ワード線と
なるポリシリコン層５５を行方向にパターニングする工
程までを示したが、その後は、従来のメモリ形成工程に
おいて公知のように、層間絶縁膜を形成し、電気的接続
を取るためのコンタクト穴の形成し、さらにメタル配線
の形成を行うことにより、不揮発性半導体記憶装置とな
るメモリセルを電気的に駆動することができる。
【００４０】
【発明の効果】本発明のメモリセル構造では、素子分離
用絶縁膜形成時には、ゲート絶縁膜上のポリシリコン層
の上面および側面が窒化膜や酸化膜などの絶縁膜により
覆われているため、上記ポリシリコン層やその直下のゲ
ート酸化膜が酸化されることなく、ゲート酸化膜は均一
な膜厚を保つことができる。したがって、従来のメモリ
セルにおいて問題となっていたゲート酸化膜の端部にお
ける酸化膜厚の不均一性やバーズビーク進入による厚膜
化が防止され、ホットエレクトロン注入やトンネル現象
を用いた電子の注入の特性の変動や低下が防止される。
また、シリコン基板の熱酸化工程により素子分離用絶縁
膜を形成する場合には、素子分離用絶縁膜を形成後にソ
ース・ドレイン領域を形成するため、イオン注入後の熱
工程がなくなり、拡散層の広がりを抑えることが可能と
なる。この結果、サブミクロンレベルのゲート長を備え
たメモリセルを開発することができる。
用絶縁膜形成時には、ゲート絶縁膜上のポリシリコン層
の上面および側面が窒化膜や酸化膜などの絶縁膜により
覆われているため、上記ポリシリコン層やその直下のゲ
ート酸化膜が酸化されることなく、ゲート酸化膜は均一
な膜厚を保つことができる。したがって、従来のメモリ
セルにおいて問題となっていたゲート酸化膜の端部にお
ける酸化膜厚の不均一性やバーズビーク進入による厚膜
化が防止され、ホットエレクトロン注入やトンネル現象
を用いた電子の注入の特性の変動や低下が防止される。
また、シリコン基板の熱酸化工程により素子分離用絶縁
膜を形成する場合には、素子分離用絶縁膜を形成後にソ
ース・ドレイン領域を形成するため、イオン注入後の熱
工程がなくなり、拡散層の広がりを抑えることが可能と
なる。この結果、サブミクロンレベルのゲート長を備え
たメモリセルを開発することができる。
【００４１】一方、メモリセルのソース・ドレインとな
る拡散層配線の幅を、浮遊ゲートとなるポリシリコン層
の側壁部に形成された窒化膜ないしは酸化膜の幅により
決定することができるため、配線幅の制御性がよく、従
来のマスク合わせによる形成法に比べ、ばらつきが低減
する。その結果、メモリセルデータの読み出し時におけ
るメモリセル電流のばらつきが低減され、メモリセルの
並列数を増加でき、メモリＬＳＩの大規模化が可能とな
る。
る拡散層配線の幅を、浮遊ゲートとなるポリシリコン層
の側壁部に形成された窒化膜ないしは酸化膜の幅により
決定することができるため、配線幅の制御性がよく、従
来のマスク合わせによる形成法に比べ、ばらつきが低減
する。その結果、メモリセルデータの読み出し時におけ
るメモリセル電流のばらつきが低減され、メモリセルの
並列数を増加でき、メモリＬＳＩの大規模化が可能とな
る。
【図１】本発明の不揮発性半導体記憶装置の第１の実施
例を示す断面構造図。
例を示す断面構造図。
【図２】本発明の不揮発性半導体記憶装置の平面構造
図。
図。
【図３】本発明の不揮発性半導体記憶装置の第１の実施
例の製造方法を示す図。
例の製造方法を示す図。
【図４】本発明の不揮発性半導体記憶装置の第１の実施
例の製造方法を示し、図３の続きを示す図。
例の製造方法を示し、図３の続きを示す図。
【図５】本発明の不揮発性半導体記憶装置の第１の実施
例の図１と垂直な面での断面を示す図。
例の図１と垂直な面での断面を示す図。
【図６】本発明の不揮発性半導体記憶装置の第２の実施
例の製造方法を示す図。
例の製造方法を示す図。
【図７】本発明の不揮発性半導体記憶装置の第２の実施
例の製造方法を示し、図６の続きを示す図。
例の製造方法を示し、図６の続きを示す図。
【図８】本発明の不揮発性半導体記憶装置の第３の実施
例の製造方法を示す図。
例の製造方法を示す図。
１…シリコン基板、２、１２…ゲート酸化膜、３、１
０、１１、１３、２２、２４、３９、４４、４６、４
８、５３、５５…ポリシリコン層、４、１８…素子分離
用酸化膜、５、２０、５０…ドレイン拡散層、６、１
９、５１…ソース拡散層、７、１６、４３、４５…シリ
コン酸化膜、８、２１、４２…堆積酸化膜、９、１４、
２３、４７、５２、５４…絶縁膜、１５、１７…窒化
膜、３６…メモリセル、３４…ワード線、３３…ポリシ
リコン層３形成領域、３５…ポリシリコン層１１形成領
域、３１…素子分離用絶縁膜形成領域、３７、３８…絶
縁膜８形成領域、３２…相異なるワード線上のメモリセ
ル分離領域、４０…ｐ型拡散層領域、４１…ｎ型拡散層
領域。
０、１１、１３、２２、２４、３９、４４、４６、４
８、５３、５５…ポリシリコン層、４、１８…素子分離
用酸化膜、５、２０、５０…ドレイン拡散層、６、１
９、５１…ソース拡散層、７、１６、４３、４５…シリ
コン酸化膜、８、２１、４２…堆積酸化膜、９、１４、
２３、４７、５２、５４…絶縁膜、１５、１７…窒化
膜、３６…メモリセル、３４…ワード線、３３…ポリシ
リコン層３形成領域、３５…ポリシリコン層１１形成領
域、３１…素子分離用絶縁膜形成領域、３７、３８…絶
縁膜８形成領域、３２…相異なるワード線上のメモリセ
ル分離領域、４０…ｐ型拡散層領域、４１…ｎ型拡散層
領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 宿利 章二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】第１導電型の半導体表面にゲート酸化膜、
第１のポリシリコン層、第１の絶縁膜の少なくとも３層
を被着し、該３層をストライプ状の列ラインにパターニ
ングし、該列ラインの側壁部に第２の絶縁膜を形成し、
第１の絶縁膜と第２の絶縁膜により被覆されない第１導
電型の半導体表面に素子分離領域を形成する工程と、第
２のポリシリコン層を被着し、第２のポリシリコン層と
第１のポリシリコン層を列ラインに垂直な行ライン状に
パターニングする工程を少なくとも含むことを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項２】第１導電型の半導体表面にゲート酸化膜、
第１のポリシリコン層、第１の絶縁膜の少なくとも３層
を被着し、該３層をストライプ状の列ラインにパターニ
ングし、該列ラインの側壁部に第２の窒化膜を形成し、
第１の窒化膜と第２の窒化膜により被覆されない第１導
電型の半導体表面に素子分離用絶縁膜を形成する工程
と、第１の窒化膜と第２の窒化膜を除去し、第１のポリ
シリコン層と該素子分離用絶縁膜のいずれによっても被
覆されない第１導電型の半導体表面に列ライン状の第２
導電型の不純物拡散層を形成する工程と、第１のポリシ
リコン層の側壁部に第１の絶縁膜を形成し、第２の絶縁
膜ならびに第２のポリシリコン層の少なくとも２層を被
着し、第２のポリシリコン層と第２の絶縁膜と第１のポ
リシリコン層を列ラインに垂直な行ライン状にパターニ
ングする工程を少なくとも含むことを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項３】第１導電型の半導体表面にゲート酸化膜、
第１のポリシリコン層、第１の絶縁膜の少なくとも３層
を被着し、該３層をストライプ状の列ラインにパターニ
ングし、該列ラインにより被覆されない第１導電型の半
導体表面に列ライン状の第２導電型の不純物拡散層を形
成する工程と、該列ラインの側壁部に第１の絶縁膜を形
成し、第１の窒化膜と第２の絶縁膜により被覆されない
第１導電型の半導体表面に溝構造の素子分離領域を形成
する工程と、第１の窒化膜を除去し、第２の絶縁膜なら
びに第２のポリシリコン層の少なくとも２層を被着し、
第２のポリシリコン層と第２の絶縁膜と第１のポリシリ
コン層を列ラインに垂直な行ライン状にパターニングす
る工程を少なくとも含むことを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項４】特許請求の範囲の第１項から第３項におい
て、第１のポリシリコン層と素子分離領域の間隔が１５
０ｎｍ以下であり、かつ第１のポリシリコン層を浮遊ゲ
ートとする複数個のメモリセル間で該間隔が等しいこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項５】特許請求の範囲の第１項から第３項におい
て、第１のポリシリコン層と素子分離領域の間隔が１５
０ｎｍ以下であり、かつ第１のポリシリコン層の両側に
形成される該間隔が互いに等しいことを特徴とする不揮
発性半導体記憶装置の製造方法。
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