JPH09330988A - 積層ゲート型不揮発性半導体記憶装置 - Google Patents
積層ゲート型不揮発性半導体記憶装置Info
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- JPH09330988A JPH09330988A JP8171862A JP17186296A JPH09330988A JP H09330988 A JPH09330988 A JP H09330988A JP 8171862 A JP8171862 A JP 8171862A JP 17186296 A JP17186296 A JP 17186296A JP H09330988 A JPH09330988 A JP H09330988A
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Abstract
(57)【要約】
【課題】 積層ゲート型不揮発性半導体記憶装置におい
てバンド−バンド間トンネル電流による信頼性の低下や
短チャネル効果等を抑制しつつ微細化を進める。 【解決手段】 浮遊ゲートである多結晶Ｓｉ膜１４がＳ
ｉ基板１１に埋め込まれており、高濃度不純物領域２１
及び低濃度不純物領域２２から成るソース／ドレインが
浮遊ゲートの両側に設けられている。このため、多結晶
Ｓｉ膜１４をＳｉ基板１１に深く埋め込むことによっ
て、チャネル長及び高濃度不純物領域２１の厚さを変更
することなく、低濃度不純物領域２２を厚くすることが
できてバンド−バンド間トンネル電流を抑制することが
できる。
てバンド−バンド間トンネル電流による信頼性の低下や
短チャネル効果等を抑制しつつ微細化を進める。 【解決手段】 浮遊ゲートである多結晶Ｓｉ膜１４がＳ
ｉ基板１１に埋め込まれており、高濃度不純物領域２１
及び低濃度不純物領域２２から成るソース／ドレインが
浮遊ゲートの両側に設けられている。このため、多結晶
Ｓｉ膜１４をＳｉ基板１１に深く埋め込むことによっ
て、チャネル長及び高濃度不純物領域２１の厚さを変更
することなく、低濃度不純物領域２２を厚くすることが
できてバンド−バンド間トンネル電流を抑制することが
できる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、浮遊ゲートの
上層に制御ゲートが積層されているトランジスタによっ
てメモリセルが形成されている積層ゲート型不揮発性半
導体記憶装置に関するものである。
上層に制御ゲートが積層されているトランジスタによっ
てメモリセルが形成されている積層ゲート型不揮発性半
導体記憶装置に関するものである。
【０００２】
【従来の技術】積層ゲート型のＥＰＲＯＭやＥＥＰＲＯ
ＭやフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装
置では、従来は、列方向に延びる縞状のパターンに半導
体基板上の第１層目の導電膜を加工し、容量結合用絶縁
膜と第２層目の導電膜とを順次に形成した後、行方向に
延びる制御ゲートのパターンに第２層目の導電膜と容量
結合用絶縁膜と第１層目の導電膜とを同時に加工して、
第２層目及び第１層目の導電膜で夫々制御ゲート及び浮
遊ゲートを形成していた。
ＭやフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装
置では、従来は、列方向に延びる縞状のパターンに半導
体基板上の第１層目の導電膜を加工し、容量結合用絶縁
膜と第２層目の導電膜とを順次に形成した後、行方向に
延びる制御ゲートのパターンに第２層目の導電膜と容量
結合用絶縁膜と第１層目の導電膜とを同時に加工して、
第２層目及び第１層目の導電膜で夫々制御ゲート及び浮
遊ゲートを形成していた。
【０００３】そして、これらの制御ゲート及び浮遊ゲー
トをマスクにして半導体基板に不純物を導入することに
よって、ソース／ドレインを形成していた。また、積層
ゲート型不揮発性半導体記憶装置と通常ゲート型半導体
装置とを同一の半導体チップに形成する場合は、第２層
目の導電膜で通常ゲート型半導体装置のゲート電極を形
成していた。
トをマスクにして半導体基板に不純物を導入することに
よって、ソース／ドレインを形成していた。また、積層
ゲート型不揮発性半導体記憶装置と通常ゲート型半導体
装置とを同一の半導体チップに形成する場合は、第２層
目の導電膜で通常ゲート型半導体装置のゲート電極を形
成していた。
【０００４】
【発明が解決しようとする課題】ところが、上述の従来
の積層ゲート型不揮発性半導体記憶装置では、チャネル
幅が狭くなるに連れて狭チャネル効果が生じるので、狭
チャネル効果を抑制しつつ微細化を進めることが困難で
あった。
の積層ゲート型不揮発性半導体記憶装置では、チャネル
幅が狭くなるに連れて狭チャネル効果が生じるので、狭
チャネル効果を抑制しつつ微細化を進めることが困難で
あった。
【０００５】また、積層ゲート型不揮発性半導体記憶装
置と通常ゲート型半導体装置とが同一の半導体チップに
形成されている場合は、積層ゲート型不揮発性半導体記
憶装置の方が通常ゲート型半導体装置よりも浮遊ゲート
の高さ分だけ高かった。このため、半導体チップを広域
的に平坦化することが困難で、多層配線構造を容易には
実現することができず、微細化を容易には進めることが
できなかった。
置と通常ゲート型半導体装置とが同一の半導体チップに
形成されている場合は、積層ゲート型不揮発性半導体記
憶装置の方が通常ゲート型半導体装置よりも浮遊ゲート
の高さ分だけ高かった。このため、半導体チップを広域
的に平坦化することが困難で、多層配線構造を容易には
実現することができず、微細化を容易には進めることが
できなかった。
【０００６】また、行方向に延びる制御ゲートのパター
ンに第２層目の導電膜と容量結合用絶縁膜と第１層目の
導電膜とを同時に加工して、第２層目及び第１層目の導
電膜で夫々制御ゲート及び浮遊ゲートを形成しているの
で、容量結合用絶縁膜の端縁が列方向において浮遊ゲー
ト及び制御ゲートの端縁と略同じ位置になっていた。こ
のため、浮遊ゲートと制御ゲートとの間の絶縁耐性が低
下して、データ保持特性を悪化させる一因であると考え
られている。
ンに第２層目の導電膜と容量結合用絶縁膜と第１層目の
導電膜とを同時に加工して、第２層目及び第１層目の導
電膜で夫々制御ゲート及び浮遊ゲートを形成しているの
で、容量結合用絶縁膜の端縁が列方向において浮遊ゲー
ト及び制御ゲートの端縁と略同じ位置になっていた。こ
のため、浮遊ゲートと制御ゲートとの間の絶縁耐性が低
下して、データ保持特性を悪化させる一因であると考え
られている。
【０００７】また、行方向に延びる制御ゲートのパター
ンに第２層目の導電膜と容量結合用絶縁膜と第１層目の
導電膜とを同時に加工して、第２層目及び第１層目の導
電膜で夫々制御ゲート及び浮遊ゲートを形成しているの
で、浮遊ゲートの寸法に依存することなく列方向におけ
る制御ゲートの寸法を自由に選択することができなかっ
た。このため、浮遊ゲートの寸法を基準にした容量結合
比を最適に設定することが困難で、所望の記憶データ書
き換え特性を得ることが困難であった。
ンに第２層目の導電膜と容量結合用絶縁膜と第１層目の
導電膜とを同時に加工して、第２層目及び第１層目の導
電膜で夫々制御ゲート及び浮遊ゲートを形成しているの
で、浮遊ゲートの寸法に依存することなく列方向におけ
る制御ゲートの寸法を自由に選択することができなかっ
た。このため、浮遊ゲートの寸法を基準にした容量結合
比を最適に設定することが困難で、所望の記憶データ書
き換え特性を得ることが困難であった。
【０００８】また、行方向に延びる制御ゲートのパター
ンで同時に加工した制御ゲート及び浮遊ゲートをマスク
にして半導体基板に不純物を導入することによってソー
ス／ドレインを形成しているので、互いに不純物濃度が
異なるソース／ドレインを容易には形成することができ
なかった。このため、記憶データ書き換え特性の低下を
伴わないディスターブの防止等を行うことが困難であっ
た。
ンで同時に加工した制御ゲート及び浮遊ゲートをマスク
にして半導体基板に不純物を導入することによってソー
ス／ドレインを形成しているので、互いに不純物濃度が
異なるソース／ドレインを容易には形成することができ
なかった。このため、記憶データ書き換え特性の低下を
伴わないディスターブの防止等を行うことが困難であっ
た。
【０００９】また、浮遊ゲートとドレインとの間でキャ
リアの注入及び引き抜きを行う方式では、記憶データを
書き換えるために制御ゲートとドレインとの間に高電圧
が印加されると、バンド−バンド間トンネル電流が基板
電流として観測され、電源の電流供給能力不足による記
憶データの書き換えの不安定性があった。また、バンド
−バンド間トンネル電流によって発生したホットキャリ
アが注入されて、トンネルゲート絶縁膜が劣化してい
た。従って、上述の従来例は信頼性が高いとは言い難か
った。
リアの注入及び引き抜きを行う方式では、記憶データを
書き換えるために制御ゲートとドレインとの間に高電圧
が印加されると、バンド−バンド間トンネル電流が基板
電流として観測され、電源の電流供給能力不足による記
憶データの書き換えの不安定性があった。また、バンド
−バンド間トンネル電流によって発生したホットキャリ
アが注入されて、トンネルゲート絶縁膜が劣化してい
た。従って、上述の従来例は信頼性が高いとは言い難か
った。
【００１０】なお、バンド−バンド間トンネル電流を抑
制するためには、例えば、ＬＤＤ構造において低濃度不
純物領域の幅を広くすることによって、制御ゲートとド
レインとの間の高電界を緩和することが考えられる。
制するためには、例えば、ＬＤＤ構造において低濃度不
純物領域の幅を広くすることによって、制御ゲートとド
レインとの間の高電界を緩和することが考えられる。
【００１１】しかし、トンネルゲート絶縁膜を介して高
濃度不純物領域が浮遊ゲートと対向している部分の幅を
変更することなく低濃度不純物領域の幅を広くすると、
チャネル長が短くなって短チャネル効果が生じ、逆に、
トンネルゲート絶縁膜を介して高濃度不純物領域が浮遊
ゲートと対向している部分の幅を狭くして低濃度不純物
領域の幅を広くすると、記憶データ書き換え特性が劣化
する。
濃度不純物領域が浮遊ゲートと対向している部分の幅を
変更することなく低濃度不純物領域の幅を広くすると、
チャネル長が短くなって短チャネル効果が生じ、逆に、
トンネルゲート絶縁膜を介して高濃度不純物領域が浮遊
ゲートと対向している部分の幅を狭くして低濃度不純物
領域の幅を広くすると、記憶データ書き換え特性が劣化
する。
【００１２】
【課題を解決するための手段】請求項１の積層ゲート型
不揮発性半導体記憶装置は、浮遊ゲートの上層に制御ゲ
ートが積層されているトランジスタによってメモリセル
が形成されている積層ゲート型不揮発性半導体記憶装置
において、前記浮遊ゲートの膜厚方向の少なくとも一部
が半導体基板に埋め込まれていることを特徴としてい
る。
不揮発性半導体記憶装置は、浮遊ゲートの上層に制御ゲ
ートが積層されているトランジスタによってメモリセル
が形成されている積層ゲート型不揮発性半導体記憶装置
において、前記浮遊ゲートの膜厚方向の少なくとも一部
が半導体基板に埋め込まれていることを特徴としてい
る。
【００１３】請求項２の積層ゲート型不揮発性半導体記
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記浮遊ゲートの膜厚方向の全体が前記
半導体基板に埋め込まれていることを特徴としている。
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記浮遊ゲートの膜厚方向の全体が前記
半導体基板に埋め込まれていることを特徴としている。
【００１４】請求項３の積層ゲート型不揮発性半導体記
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記浮遊ゲートの両側の前記半導体基板
に前記トランジスタのソース／ドレインが設けられてお
り、相対的に高濃度で且つ相対的に浅い第１の不純物領
域と相対的に低濃度で且つ相対的に深い第２の不純物領
域とで前記ソース／ドレインが構成されており、前記第
１の不純物領域がトンネルゲート絶縁膜を介して前記浮
遊ゲートに対向しており、前記第２の不純物領域が前記
第１の不純物領域を覆っていることを特徴としている。
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記浮遊ゲートの両側の前記半導体基板
に前記トランジスタのソース／ドレインが設けられてお
り、相対的に高濃度で且つ相対的に浅い第１の不純物領
域と相対的に低濃度で且つ相対的に深い第２の不純物領
域とで前記ソース／ドレインが構成されており、前記第
１の不純物領域がトンネルゲート絶縁膜を介して前記浮
遊ゲートに対向しており、前記第２の不純物領域が前記
第１の不純物領域を覆っていることを特徴としている。
【００１５】請求項１の積層ゲート型不揮発性半導体記
憶装置では、浮遊ゲートの膜厚方向の少なくとも一部が
半導体基板に埋め込まれているので、浮遊ゲートを埋め
込むための溝を半導体基板のチャネル領域に形成するこ
とによって、素子分離領域におけるチャネルストッパの
不純物がチャネル領域に拡散することを防止することが
できる。
憶装置では、浮遊ゲートの膜厚方向の少なくとも一部が
半導体基板に埋め込まれているので、浮遊ゲートを埋め
込むための溝を半導体基板のチャネル領域に形成するこ
とによって、素子分離領域におけるチャネルストッパの
不純物がチャネル領域に拡散することを防止することが
できる。
【００１６】請求項２の積層ゲート型不揮発性半導体記
憶装置では、浮遊ゲートの膜厚方向の全体が半導体基板
に埋め込まれているので、同一の半導体チップに通常ゲ
ート型半導体装置と共に形成しても、半導体チップ上を
広域的に平坦化することができる。
憶装置では、浮遊ゲートの膜厚方向の全体が半導体基板
に埋め込まれているので、同一の半導体チップに通常ゲ
ート型半導体装置と共に形成しても、半導体チップ上を
広域的に平坦化することができる。
【００１７】また、浮遊ゲートのパターニングと制御ゲ
ートのパターニングとを別個に行うことができるので、
浮遊ゲートと制御ゲートとの間の容量結合用絶縁膜の端
縁を列方向において浮遊ゲート及び制御ゲートの端縁よ
りも外側に位置させることができ、浮遊ゲートの寸法に
依存することなく列方向における制御ゲートの寸法を自
由に選択することもできる。
ートのパターニングとを別個に行うことができるので、
浮遊ゲートと制御ゲートとの間の容量結合用絶縁膜の端
縁を列方向において浮遊ゲート及び制御ゲートの端縁よ
りも外側に位置させることができ、浮遊ゲートの寸法に
依存することなく列方向における制御ゲートの寸法を自
由に選択することもできる。
【００１８】また、ソース／ドレインの一方の上方まで
制御ゲートを張り出させ、この制御ゲートの形成前に半
導体基板に不純物を導入すると共に、制御ゲートの形成
後に制御ゲートをマスクにして半導体基板に不純物を導
入することによって、不純物濃度が互いに異なるソース
／ドレインを容易に形成することができる。
制御ゲートを張り出させ、この制御ゲートの形成前に半
導体基板に不純物を導入すると共に、制御ゲートの形成
後に制御ゲートをマスクにして半導体基板に不純物を導
入することによって、不純物濃度が互いに異なるソース
／ドレインを容易に形成することができる。
【００１９】請求項３の積層ゲート型不揮発性半導体記
憶装置では、ソース／ドレインを構成している高濃度不
純物領域が低濃度不純物領域に覆われているので、高濃
度不純物領域が半導体基板と直接に接している構造に比
べて、ソース／ドレインと半導体基板との接合における
電界が低い。
憶装置では、ソース／ドレインを構成している高濃度不
純物領域が低濃度不純物領域に覆われているので、高濃
度不純物領域が半導体基板と直接に接している構造に比
べて、ソース／ドレインと半導体基板との接合における
電界が低い。
【００２０】このため、記憶データを書き換えるために
制御ゲートとドレインとの間に高電圧が印加され、その
際の高電界によるバンド−バンド間遷移によって電子・
正孔対が発生しても、発生したキャリアは半導体基板へ
流れにくくて再結合し易いので、バンド−バンド間トン
ネル電流が抑制されており、また、バンド−バンド間ト
ンネル電流によるホットキャリアの発生も抑制されてい
る。
制御ゲートとドレインとの間に高電圧が印加され、その
際の高電界によるバンド−バンド間遷移によって電子・
正孔対が発生しても、発生したキャリアは半導体基板へ
流れにくくて再結合し易いので、バンド−バンド間トン
ネル電流が抑制されており、また、バンド−バンド間ト
ンネル電流によるホットキャリアの発生も抑制されてい
る。
【００２１】また、浮遊ゲートの膜厚方向の少なくとも
一部が半導体基板に埋め込まれており、ソース／ドレイ
ンはこの浮遊ゲートの両側の半導体基板に設けられてい
る。このため、バンド−バンド間トンネル電流を抑制す
るために低濃度不純物領域を厚くしてもチャネル長が短
くならなくて、バンド−バンド間トンネル電流の抑制に
際して短チャネル効果を抑制することができる。
一部が半導体基板に埋め込まれており、ソース／ドレイ
ンはこの浮遊ゲートの両側の半導体基板に設けられてい
る。このため、バンド−バンド間トンネル電流を抑制す
るために低濃度不純物領域を厚くしてもチャネル長が短
くならなくて、バンド−バンド間トンネル電流の抑制に
際して短チャネル効果を抑制することができる。
【００２２】また、高濃度不純物領域がトンネルゲート
絶縁膜を介して浮遊ゲートに対向しており、記憶データ
の書き換えはこの対向部分で行われるが、浮遊ゲートを
半導体基板に深く埋め込むことによって、高濃度不純物
領域と浮遊ゲートとの対向部分の幅を狭くすることなく
低濃度不純物領域を厚くすることができる。このため、
バンド−バンド間トンネル電流の抑制に際して短チャネ
ル効果を抑制しても、記憶データ書き換え特性の劣化を
防止することができる。
絶縁膜を介して浮遊ゲートに対向しており、記憶データ
の書き換えはこの対向部分で行われるが、浮遊ゲートを
半導体基板に深く埋め込むことによって、高濃度不純物
領域と浮遊ゲートとの対向部分の幅を狭くすることなく
低濃度不純物領域を厚くすることができる。このため、
バンド−バンド間トンネル電流の抑制に際して短チャネ
ル効果を抑制しても、記憶データ書き換え特性の劣化を
防止することができる。
【００２３】
【発明の実施の形態】以下、フラッシュＥＥＰＲＯＭに
適用した本願の発明の一実施形態を、図１、２を参照し
ながら説明する。図１が、本実施形態を示している。本
実施形態では、メモリセルを形成するトランジスタがＮ
型であり、半導体基板がＰ型であるが、Ｎ型の半導体基
板にＰウェルを形成してもよい。
適用した本願の発明の一実施形態を、図１、２を参照し
ながら説明する。図１が、本実施形態を示している。本
実施形態では、メモリセルを形成するトランジスタがＮ
型であり、半導体基板がＰ型であるが、Ｎ型の半導体基
板にＰウェルを形成してもよい。
【００２４】本実施形態を製造するためには、図２
（ａ）に示す様に、Ｓｉ基板１１の表面にＬＯＣＯＳ法
でＳｉＯ2 膜（図示せず）を選択的に形成すると同時に
このＳｉＯ2 膜下にチャネルストッパを形成して素子分
離領域を区画する。そして、素子分離領域におけるＳｉ
Ｏ2 膜のバーズビークを含めてＳｉ基板１１を異方性エ
ッチングして、浮遊ゲートのパターンの溝１２をＳｉ基
板１１に形成する。
（ａ）に示す様に、Ｓｉ基板１１の表面にＬＯＣＯＳ法
でＳｉＯ2 膜（図示せず）を選択的に形成すると同時に
このＳｉＯ2 膜下にチャネルストッパを形成して素子分
離領域を区画する。そして、素子分離領域におけるＳｉ
Ｏ2 膜のバーズビークを含めてＳｉ基板１１を異方性エ
ッチングして、浮遊ゲートのパターンの溝１２をＳｉ基
板１１に形成する。
【００２５】次に、溝１２を形成するための異方性エッ
チングによってＳｉ基板１１に形成された損傷部分を除
去するために、Ｓｉ基板１１の露出面にＳｉＯ2 膜（図
示せず）を一旦形成した後、このＳｉＯ2 膜をウエット
エッチングで除去する。そして、図２（ｂ）に示す様
に、トンネルゲート酸化膜としてのＳｉＯ2 膜１３をＳ
ｉ基板１１の露出面に改めて形成する。
チングによってＳｉ基板１１に形成された損傷部分を除
去するために、Ｓｉ基板１１の露出面にＳｉＯ2 膜（図
示せず）を一旦形成した後、このＳｉＯ2 膜をウエット
エッチングで除去する。そして、図２（ｂ）に示す様
に、トンネルゲート酸化膜としてのＳｉＯ2 膜１３をＳ
ｉ基板１１の露出面に改めて形成する。
【００２６】次に、図２（ｃ）に示す様に、多結晶Ｓｉ
膜１４を堆積させ、レジスト１５等のエッチバック材料
を平坦に塗布する。そして、レジスト１５等と多結晶Ｓ
ｉ膜１４とのエッチング選択比が１に近い条件でこれら
のレジスト１５等と多結晶Ｓｉ膜１４とをエッチバック
し、図２（ｄ）に示す様に、溝１２を多結晶Ｓｉ膜１４
で埋めて、この多結晶Ｓｉ膜１４で浮遊ゲートを形成す
る。
膜１４を堆積させ、レジスト１５等のエッチバック材料
を平坦に塗布する。そして、レジスト１５等と多結晶Ｓ
ｉ膜１４とのエッチング選択比が１に近い条件でこれら
のレジスト１５等と多結晶Ｓｉ膜１４とをエッチバック
し、図２（ｄ）に示す様に、溝１２を多結晶Ｓｉ膜１４
で埋めて、この多結晶Ｓｉ膜１４で浮遊ゲートを形成す
る。
【００２７】次に、図２（ｅ）に示す様に、ＳｉＯ2 膜
１６やＯＮＯ膜等の容量結合用絶縁膜をＳｉ基板１１及
び多結晶Ｓｉ膜１４上に形成する。そして、図２（ｆ）
に示す様に、多結晶Ｓｉ膜１７の堆積及びパターニング
によって、制御ゲートを形成する。
１６やＯＮＯ膜等の容量結合用絶縁膜をＳｉ基板１１及
び多結晶Ｓｉ膜１４上に形成する。そして、図２（ｆ）
に示す様に、多結晶Ｓｉ膜１７の堆積及びパターニング
によって、制御ゲートを形成する。
【００２８】次に、Ａｓ+ またはＰｈｏｓ+ をＳｉ基板
１１に異なる濃度及び異なる深さで２段階にイオン注入
して、図１に示す様に、高濃度不純物領域２１とこの高
濃度不純物領域２１を覆っている低濃度不純物領域２２
とから成るソース／ドレインを形成する。ここまでで、
メモリセルを形成するトランジスタ２３が完成する。
１１に異なる濃度及び異なる深さで２段階にイオン注入
して、図１に示す様に、高濃度不純物領域２１とこの高
濃度不純物領域２１を覆っている低濃度不純物領域２２
とから成るソース／ドレインを形成する。ここまでで、
メモリセルを形成するトランジスタ２３が完成する。
【００２９】高濃度不純物領域２１及び低濃度不純物領
域２２の何れをも、多結晶Ｓｉ膜１４の両側に位置させ
て、チャネル領域である多結晶Ｓｉ膜１４下の領域には
位置させない。その後、図示されてはいないが、従来公
知の方法で層間絶縁膜や配線等を形成して、本実施形態
を完成させる。
域２２の何れをも、多結晶Ｓｉ膜１４の両側に位置させ
て、チャネル領域である多結晶Ｓｉ膜１４下の領域には
位置させない。その後、図示されてはいないが、従来公
知の方法で層間絶縁膜や配線等を形成して、本実施形態
を完成させる。
【００３０】なお、以上の実施形態の製造方法では、図
２（ｃ）に示した様に、レジスト１５を多結晶Ｓｉ膜１
４上に平坦に塗布しているが、多結晶Ｓｉ膜１４を厚く
堆積させれば、溝１２上でも多結晶Ｓｉ膜１４の表面を
平坦にすることができるので、レジスト１５等のエッチ
バック材料を塗布する必要はない。
２（ｃ）に示した様に、レジスト１５を多結晶Ｓｉ膜１
４上に平坦に塗布しているが、多結晶Ｓｉ膜１４を厚く
堆積させれば、溝１２上でも多結晶Ｓｉ膜１４の表面を
平坦にすることができるので、レジスト１５等のエッチ
バック材料を塗布する必要はない。
【００３１】また、上述の実施形態では、図１に示した
様に、多結晶Ｓｉ膜１４の膜厚が溝１２の深さと略等し
くて、多結晶Ｓｉ膜１４の膜厚方向の全体が溝１２に埋
め込まれているが、多結晶Ｓｉ膜１４の膜厚が溝１２の
深さより厚く、多結晶Ｓｉ膜１４の膜厚方向の一部しか
溝１２に埋め込まれていなくて、Ｓｉ基板１１上の多結
晶Ｓｉ膜１４の幅が溝１２の幅より広くてもよい。
様に、多結晶Ｓｉ膜１４の膜厚が溝１２の深さと略等し
くて、多結晶Ｓｉ膜１４の膜厚方向の全体が溝１２に埋
め込まれているが、多結晶Ｓｉ膜１４の膜厚が溝１２の
深さより厚く、多結晶Ｓｉ膜１４の膜厚方向の一部しか
溝１２に埋め込まれていなくて、Ｓｉ基板１１上の多結
晶Ｓｉ膜１４の幅が溝１２の幅より広くてもよい。
【００３２】また、多結晶Ｓｉ膜１７の幅も溝１２の幅
と略等しいが、多結晶Ｓｉ膜１７の幅は溝１２の幅より
狭くても広くてもよい。但し、多結晶Ｓｉ膜１４、１７
の幅を溝１２の幅よりも広くする場合は、素子分離領域
を区画し、素子活性領域の全面にソース／ドレインを形
成した後、このソース／ドレインの深さ以上の深さの溝
１２を形成する必要がある。
と略等しいが、多結晶Ｓｉ膜１７の幅は溝１２の幅より
狭くても広くてもよい。但し、多結晶Ｓｉ膜１４、１７
の幅を溝１２の幅よりも広くする場合は、素子分離領域
を区画し、素子活性領域の全面にソース／ドレインを形
成した後、このソース／ドレインの深さ以上の深さの溝
１２を形成する必要がある。
【００３３】また、上述の実施形態では、ソース／ドレ
インの不純物濃度が互いに等しいが、記憶データ書き換
え特性の低下を伴わないディスターブの防止等を行うた
めに、ソース／ドレインの不純物濃度を互いに異ならせ
てもよい。
インの不純物濃度が互いに等しいが、記憶データ書き換
え特性の低下を伴わないディスターブの防止等を行うた
めに、ソース／ドレインの不純物濃度を互いに異ならせ
てもよい。
【００３４】この場合は、図２（ｅ）の状態でＳｉ基板
１１に不純物をイオン注入した後、ソース／ドレインの
一方の上方まで張り出すパターンに多結晶Ｓｉ膜１７を
加工し、この多結晶Ｓｉ膜１７をマスクにしてＳｉ基板
１１に不純物を再びイオン注入すれば、ソース／ドレイ
ンの不純物濃度を容易に互いに異ならせることができ
る。
１１に不純物をイオン注入した後、ソース／ドレインの
一方の上方まで張り出すパターンに多結晶Ｓｉ膜１７を
加工し、この多結晶Ｓｉ膜１７をマスクにしてＳｉ基板
１１に不純物を再びイオン注入すれば、ソース／ドレイ
ンの不純物濃度を容易に互いに異ならせることができ
る。
【００３５】また、上述の実施形態は本願の発明をフラ
ッシュＥＥＰＲＯＭに適用したものであるが、フラッシ
ュＥＥＰＲＯＭ以外の積層ゲート型不揮発性半導体記憶
装置にも本願の発明を当然に適用することができる。
ッシュＥＥＰＲＯＭに適用したものであるが、フラッシ
ュＥＥＰＲＯＭ以外の積層ゲート型不揮発性半導体記憶
装置にも本願の発明を当然に適用することができる。
【００３６】
【発明の効果】請求項１の積層ゲート型不揮発性半導体
記憶装置では、浮遊ゲートを埋め込むための溝を半導体
基板のチャネル領域に形成することによって、素子分離
領域におけるチャネルストッパの不純物がチャネル領域
に拡散することを防止することができるので、狭チャネ
ル効果を抑制しつつ微細化を進めることができる。
記憶装置では、浮遊ゲートを埋め込むための溝を半導体
基板のチャネル領域に形成することによって、素子分離
領域におけるチャネルストッパの不純物がチャネル領域
に拡散することを防止することができるので、狭チャネ
ル効果を抑制しつつ微細化を進めることができる。
【００３７】請求項２の積層ゲート型不揮発性半導体記
憶装置では、同一の半導体チップに通常ゲート型半導体
装置と共に形成しても、半導体チップ上を広域的に平坦
化することができるので、多層配線構造を容易に実現す
ることができて、微細化を容易に進めることができる。
憶装置では、同一の半導体チップに通常ゲート型半導体
装置と共に形成しても、半導体チップ上を広域的に平坦
化することができるので、多層配線構造を容易に実現す
ることができて、微細化を容易に進めることができる。
【００３８】また、浮遊ゲートと制御ゲートとの間の容
量結合用絶縁膜の端縁を列方向において浮遊ゲート及び
制御ゲートの端縁よりも外側に位置させることができる
ので、浮遊ゲートと制御ゲートとの間の絶縁耐性を高め
てデータ保持特性を高めることができる。
量結合用絶縁膜の端縁を列方向において浮遊ゲート及び
制御ゲートの端縁よりも外側に位置させることができる
ので、浮遊ゲートと制御ゲートとの間の絶縁耐性を高め
てデータ保持特性を高めることができる。
【００３９】また、浮遊ゲートの寸法に依存することな
く列方向における制御ゲートの寸法を自由に選択するこ
ともできるので、浮遊ゲートの寸法を基準にした容量結
合比を最適に設定することができて、所望の記憶データ
書き換え特性を得ることができる。
く列方向における制御ゲートの寸法を自由に選択するこ
ともできるので、浮遊ゲートの寸法を基準にした容量結
合比を最適に設定することができて、所望の記憶データ
書き換え特性を得ることができる。
【００４０】また、不純物濃度が互いに異なるソース／
ドレインを容易に形成することができるので、記憶デー
タ書き換え特性の低下を伴わないディスターブの防止等
を容易に行うことができる。
ドレインを容易に形成することができるので、記憶デー
タ書き換え特性の低下を伴わないディスターブの防止等
を容易に行うことができる。
【００４１】請求項３の積層ゲート型不揮発性半導体記
憶装置では、記憶データを書き換えるために制御ゲート
とドレインとの間に高電圧が印加されても、バンド−バ
ンド間トンネル電流が抑制されているので、電源の電流
供給能力不足による記憶データの書き換えの不安定性が
なく、また、バンド−バンド間トンネル電流によるホッ
トキャリアの発生が抑制されているので、トンネルゲー
ト絶縁膜の劣化もなくて、信頼性が高い。
憶装置では、記憶データを書き換えるために制御ゲート
とドレインとの間に高電圧が印加されても、バンド−バ
ンド間トンネル電流が抑制されているので、電源の電流
供給能力不足による記憶データの書き換えの不安定性が
なく、また、バンド−バンド間トンネル電流によるホッ
トキャリアの発生が抑制されているので、トンネルゲー
ト絶縁膜の劣化もなくて、信頼性が高い。
【００４２】また、バンド−バンド間トンネル電流の抑
制に際して短チャネル効果を抑制することができるの
で、微細化を容易に進めることができる。また、バンド
−バンド間トンネル電流の抑制に際して短チャネル効果
を抑制しても、記憶データ書き換え特性の劣化を防止す
ることができるので、信頼性を低下させることなく微細
化を進めることができる。
制に際して短チャネル効果を抑制することができるの
で、微細化を容易に進めることができる。また、バンド
−バンド間トンネル電流の抑制に際して短チャネル効果
を抑制しても、記憶データ書き換え特性の劣化を防止す
ることができるので、信頼性を低下させることなく微細
化を進めることができる。
【図１】本願の発明の一実施形態の側断面図である。
【図２】一実施形態の製造方法を工程順に示す側断面図
である。
である。
１１ Ｓｉ基板（半導体基板） １３ ＳｉＯ2 膜（トンネルゲート絶縁膜） １４ 多結晶Ｓｉ膜（浮遊ゲート） １７ 多結晶Ｓｉ膜（制御ゲート） ２１ 高濃度不純物領域（第１の不純物領域） ２２ 低濃度不純物領域（第２の不純物領域） ２３ トランジスタ
Claims (3)
- 【請求項１】 浮遊ゲートの上層に制御ゲートが積層さ
れているトランジスタによってメモリセルが形成されて
いる積層ゲート型不揮発性半導体記憶装置において、 前記浮遊ゲートの膜厚方向の少なくとも一部が半導体基
板に埋め込まれていることを特徴とする積層ゲート型不
揮発性半導体記憶装置。 - 【請求項２】 前記浮遊ゲートの膜厚方向の全体が前記
半導体基板に埋め込まれていることを特徴とする請求項
１記載の積層ゲート型不揮発性半導体記憶装置。 - 【請求項３】 前記浮遊ゲートの両側の前記半導体基板
に前記トランジスタのソース／ドレインが設けられてお
り、 相対的に高濃度で且つ相対的に浅い第１の不純物領域と
相対的に低濃度で且つ相対的に深い第２の不純物領域と
で前記ソース／ドレインが構成されており、 前記第１の不純物領域がトンネルゲート絶縁膜を介して
前記浮遊ゲートに対向しており、 前記第２の不純物領域が前記第１の不純物領域を覆って
いることを特徴とする請求項１記載の積層ゲート型不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171862A JPH09330988A (ja) | 1996-06-11 | 1996-06-11 | 積層ゲート型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171862A JPH09330988A (ja) | 1996-06-11 | 1996-06-11 | 積層ゲート型不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330988A true JPH09330988A (ja) | 1997-12-22 |
Family
ID=15931171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171862A Pending JPH09330988A (ja) | 1996-06-11 | 1996-06-11 | 積層ゲート型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330988A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| FR2807208A1 (fr) * | 2000-03-29 | 2001-10-05 | St Microelectronics Sa | Dispositif semi-conducteur de memoire non volatile et procede de fabrication correspondant |
| JP2006066916A (ja) * | 2004-08-27 | 2006-03-09 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ記憶セル及びその形成方法 |
| JP2007524233A (ja) * | 2003-10-10 | 2007-08-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 短チャネル効果を減少させる埋め込みチャネルフラッシュ構造 |
| JP2008529298A (ja) * | 2005-02-14 | 2008-07-31 | エクセル セミコンダクター インコーポレイテッド | 埋め込まれたフローティングゲート構造を持つフラッシュメモリセル及びその製造方法 |
-
1996
- 1996-06-11 JP JP8171862A patent/JPH09330988A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| FR2807208A1 (fr) * | 2000-03-29 | 2001-10-05 | St Microelectronics Sa | Dispositif semi-conducteur de memoire non volatile et procede de fabrication correspondant |
| US6642108B2 (en) | 2000-03-29 | 2003-11-04 | Stmicroelectronics Sa | Fabrication processes for semiconductor non-volatile memory device |
| JP2007524233A (ja) * | 2003-10-10 | 2007-08-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 短チャネル効果を減少させる埋め込みチャネルフラッシュ構造 |
| JP2006066916A (ja) * | 2004-08-27 | 2006-03-09 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ記憶セル及びその形成方法 |
| JP2008529298A (ja) * | 2005-02-14 | 2008-07-31 | エクセル セミコンダクター インコーポレイテッド | 埋め込まれたフローティングゲート構造を持つフラッシュメモリセル及びその製造方法 |
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