JPH07273294A

JPH07273294A - 半導体装置

Info

Publication number: JPH07273294A
Application number: JP6064040A
Authority: JP
Inventors: Kazuyuki Nonaka; 和幸野中; Hideji Washimi; 秀司鷲見
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-03-31
Filing date: 1994-03-31
Publication date: 1995-10-20
Also published as: EP0675542A2; KR950028113A; EP0675542A3

Abstract

(57)【要約】【目的】チップサイズを縮小して製造コストを低減でき
るアナログ／デジタル混在型の半導体装置を提供する。【構成】半導体基板１０上にデジタル信号を扱うプリス
ケーラ１１と、アナログ信号を扱う増幅回路１５とを設
けた通信用半導体装置である。プリスケーラ１１と増幅
回路１５とは所定間隔を隔てられ、プリスケーラ１１及
び増幅回路１５間の領域はパターン領域１８となってい
る。パターン領域１８にはプリスケーラ１１及び増幅回
路１５とは回路的に無関係であり、半導体装置の製造上
必要な各種パターンが形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一の半導体回路基板
にデジタル回路部とアナログ回路部とが一緒に形成され
たアナログ／デジタル混在型の半導体装置に関する。

【０００２】近年、民生用半導体装置において、多機能
化及び小型化の要求によりアナログ／デジタル混在型の
半導体集積回路が使用され始めている。このアナログ／
デジタル混在型の半導体集積回路は、リニア信号を取り
扱う増幅回路、アナログフィルタ、電圧制御発振回路等
のアナログ回路部と、論理回路を含むデジタル回路部と
が同一の半導体基板に混在されている。

【０００３】従って、従来別々に構成されていたアナロ
グ半導体装置とデジタル半導体装置とが一体化されるた
め、極めて小型で、多機能を有する半導体装置を提供す
ることができる。しかしながら、アナログ回路部とデジ
タル回路部とが同一基板上に形成されていることから、
デジタル回路部で発生するスイッチングノイズがアナロ
グ回路部に影響を及ぼす場合がある。そのため、このノ
イズの影響を低減することが要求されている。

【０００４】

【従来の技術】図１６には従来のアナログ／デジタル混
在型の半導体装置が示されている。この半導体装置の半
導体基板８０上にはデジタル回路部８１とアナログ回路
部８２とが所定の間隔を有する分離領域８４を挟んで配
置されている。分離領域８４の幅は１００ミクロン程に
設定されている。この分離領域８４により、デジタル回
路部８１とアナログ回路部８２との相互干渉が防止さ
れ、デジタル回路部８１で発生するスイッチングノイズ
のアナログ回路部８２への影響を低減することができ
る。

【０００５】

【発明が解決しようとする課題】ところが、前記半導体
基板５０には、マスク位置合わせパターン、特性チェッ
ク用モニタパターン、拡散モニタパターン、エッチング
モニタパターン等製造工程に必要なパターンを備えるパ
ターン領域８３がさらに設けられている。このパターン
領域８３に加え、デジタル回路部８１とアナログ回路部
８２とを離間させたため、アナログ／デジタル混在型の
半導体装置では、チップサイズが大きくならざるをえな
い。従って、チップサイズの増大により歩留りが低下
し、半導体装置のコストが上昇するという問題を招いて
いた。

【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、チップサイズを縮小し
て歩留りを向上し、製造コストを低減できるアナログ／
デジタル混在型の半導体装置を提供することにある。

【０００７】

【課題を解決するための手段】図１は本発明の原理説明
図である。半導体基板１上に、デジタル信号を取り扱う
デジタル回路部２と、アナログ信号を取り扱うアナログ
回路部３とが所定間隔を隔てて設けられている。デジタ
ル回路部２とアナログ回路部３との間にはパターン領域
４が設けられている。パターン領域４にはデジタル回路
部２及びアナログ回路部３とは回路的に無関係であり、
半導体装置の製造上必要な各種パターンが配置されてい
る。

【０００８】

【作用】本発明の構成によれば、デジタル回路部２とア
ナログ回路部３とがパターン領域４を挟んで設けられて
いるため、デジタル回路部２で発生したノイズのアナロ
グ回路部３への影響が低減される。

【０００９】

【実施例】以下、本発明を通信機器用の半導体装置に具
体化した一実施例を図２〜図９に従って説明する。

【００１０】図２に示すように、Ｎ型半導体基板１０上
にはデジタル回路部としてのプリスケーラ１１と、アナ
ログ回路部としての増幅回路１５とが所定間隔を隔てて
形成され、プリスケーラ１１及び増幅回路１５間の領域
はパターン領域１８となっている。

【００１１】プリスケーラ１１は入力信号の周波数を１
／２に分周する二個の分周回路１２を直列に接続して構
成されている。プリスケーラ１１は入力端子１３を介し
て入力されたデジタル信号としてのクロック信号の周波
数を１／４に分周し、その分周信号を出力端子１４を介
して出力する。また、半導体基板１０の周縁には電源端
子４０，４１が設けられている。半導体装置には端子４
０，４１を介して外部から動作電源Ｖｃｃ及びＧＮＤが
供給される。

【００１２】増幅回路１５はバイポーラトランジスタ１
５ａ，１５ｂをダーリントン接続してなる。増幅回路１
５は、入力端子１６、出力端子１７及び接地端子ＧＮＤ
に接続されている。

【００１３】パターン領域１８には、図３〜図９に示す
ように、この半導体装置の動作には無関係であり、か
つ、製造工程においてのみ必要な各種のパターンが形成
されている。

【００１４】図３は素子特性モニタ素子及びプロービン
グ測定用のパッドのパターンを示している。素子特性モ
ニタ素子１８ａはＰＭＯＳトランジスタ１９及びＮＭＯ
Ｓトランジスタ２１とからなる。

【００１５】ＰＭＯＳトランジスタ１９は前記Ｎ型半導
体基板１０上に四角状に形成されたＰ型拡散部１９ａ，
１９ｂと、両拡散部１９ａ，１９ｂの中間部上方を通過
するように配設されたポリシリコンからなるゲート部２
２とからなる。

【００１６】ＮＭＯＳトランジスタ２１は前記Ｎ型半導
体基板１０上に形成されたＰウェル２０内のＮ型拡散部
２１ａ，２１ｂと、両Ｎ型拡散部２１ａ，２１ｂの中間
部上方を通過する前記ゲート部２２とからなる。

【００１７】この素子特性モニタ素子１８ａに隣接し
て、プロービング測定用のパッド２３が複数個形成され
ている。このパッド２３はアルミニウム配線２４によっ
て、Ｐ型拡散部１９ａ，１９ｂ、Ｎ型拡散部２１ａ，２
１ｂ及びゲート部２２にそれぞれ接続されている。

【００１８】本実施例において、パッド２３及び素子特
性モニタ素子１８ａを含むパターンの全体の寸方は、パ
ッド２３の並ぶ縦方向において約２００ミクロンに設定
され、横方向において約１００ミクロンに設定されてい
る。

【００１９】この素子特性モニタ素子１８ａは、ウェハ
ー作成工程における拡散状態をチェックするディフュー
ジョンモニタとして使用される。例えば、ウェハー完成
後、試験器のプローブをパッド２３に当接させ、Ｐ／Ｎ
接合部の耐圧、あるいはトランジスタ１９，２１の電流
増幅率（ｈ_FE）が測定される。この測定結果に基づいて
ウェハーの状態がチェックされる。このように、素子特
性モニタ素子１８ａは特性管理にのみ使用され、半導体
装置の通常動作中に使用されることはない。

【００２０】図４はリング発振回路２５を示している。
このリング発振回路２５は、奇数個のインバータ２５ａ
を直列に接続したもので、各インバータ２５ａの遅延時
間によって発振周波数が決定される。最終段のインバー
タ２５ａの出力側には、このリング発振回路２５の発振
を安定させるインバータ２５ｂが接続されている。

【００２１】各インバータ２５ａ，２５ｂは前記ＰＭＯ
Ｓトランジスタ１９及びＮＭＯＳトランジスタ２１と同
様のＰＭＯＳ及びＮＭＯＳトランジスタからなる。そし
て、発振回路２５の発振周波数を検出することにより、
基板１０上に形成されたプリスケーラ１１を構成する素
子のゲートスイッチング速度を検出することができ、高
周波特性が評価される。

【００２２】図５にはマスク位置合わせパターン２６が
示されており、同パターン２６はウェハー製造工程に使
用されるフォトマスクの位置をウェハーに合わせる際に
使用される。マスク位置合わせパターン２６は、約１０
０ミクロン四方の大きさで、使用されるマスク枚数に応
じて２〜１０個程度配置される。

【００２３】図６にはエッチングモニタパターン２７が
示されている。エッチングモニタパターン２７は、拡散
抵抗部２８の上部に電極窓部（約５０ミクロン四方の大
きさ）２９が形成されたものであり、エッチング工程に
応じ数個配置される。このモニタパターン２９は電極窓
のエッチング時の終点検出等に使用される。

【００２４】図７には露光サイズ測定用パターン３０が
示されている。このパターン３０は、１０，２０，４０
ミクロンの幅のＭＯＳゲート用ポリシリコン電極３１
ａ，３１ｂ，３１ｃからなる。各電極３１ａ，３１ｂ，
３１ｃは互いに１０ミクロンずつ隔てて形成されてい
る。そして、電極３１ａ，３１ｂ，３１ｃにはレジスト
エッチング時に、染み込みにより二点鎖線で示すよう
に、エッチングサイドが膨らむオーバーエッチングが発
生する。このパターン３０はレジスト残し幅を測定し、
エッチング時間等を調節するために使用される。

【００２５】図８にはマーキング用パッド３２が示され
ている。このパターン３２は、アルミ配線により一辺約
１００ミクロンの略四角形に形成されている。このパッ
ド３２には針等で傷を付けることにより、ウェハー試験
時の不良チップが識別される。

【００２６】図９にはマスクナンバー識別文字パターン
３３が示されている。この文字パターン３３の大きさ
は、縦横約２０ミクロンである。レチクルと呼ばれる露
光用マスクは機械によってセットされるため、この文字
パターン３３とマスクのマスクナンバーとを比較するこ
とによって正しいマスクであるかがチェックされる。

【００２７】上記の構成において、プリスケーラ１１の
出力端子１４と増幅回路１５の入力端子１６とを外部配
線、例えば装着基板上の配線により接続しておく。そし
て、プリスケーラ１１の入力端子１３に例えば、１ＧＨ
ｚのクロック信号が入力されると、出力端子１４からは
１／４に分周された２５０ＭＨｚの信号が出力される。

【００２８】この出力信号は、前記外部配線を入力端子
１６を介して増幅回路１５に入力され、増幅された後、
例えば、出力端子１７からＰＬＬ等へ送られる。このと
き、プリスケーラ１１において分周時に発生されるノイ
ズは、プリスケーラ１１と増幅回路１５と間の１００ミ
クロンの間隔によって減衰され、増幅回路１５の信号に
影響を与えることはない。

【００２９】以上詳述したように、本実施例では、プリ
スケーラ１１と増幅回路１５との間をパターン領域１８
とし、このパターン領域１８に半導体装置の動作に無関
係、かつ、半導体装置の製造上必要な各種パターンを形
成した。そのため、半導体基板１０のサイズを縮小して
歩留りを向上でき、製造コストを低減することができ
る。

【００３０】また、プリスケーラ１１と増幅回路１５と
をパターン領域１８を挟んで配置したので、プリスケー
ラ１１の分周動作によって発生するスイッチングノイズ
の増幅回路１５の影響を低減することができる。

【００３１】次に、本発明をＰＬＬシンセサイザに具体
化した別の実施例を図１０〜図１５に従って説明する。
なお、以降の説明において、前記実施例の構成と同様な
構成については図面に同一番号を付し、その説明を一部
省略する。

【００３２】図１５に示すように、ＰＬＬシンセサイザ
は、基準発振器４６、基準分周器４７、位相比較器４
８、チャージポンプ４９、ローパスフィルタ（以下、単
にＬＰＦという）５０、電圧制御発振器（以下、単にＶ
ＣＯという）５１、増幅回路１５、ミキサ５２、プリス
ケーラ１１、比較分周器５３を備えて構成されている。

【００３３】水晶発振子４６ａ及び基準発振器４６によ
り、正確な周期の所定周波数の発振信号が出力される。
この発振信号は基準分周器４７により基準周波数に分周
され、基準信号として位相比較器４８に出力される。

【００３４】一方、ＶＣＯ５１から出力される出力周波
数信号は増幅回路１５を介してプリスケーラ１１に入力
される。この周波数信号の周波数は、プリスケーラ１１
により通常、１／（Ｍ＋１）に分周され、分周信号とし
て出力される。なお、Ｍは自然数である。分周信号は、
比較分周器５３により、さらに設定周波数に基づいて分
周され、比較信号として出力される。

【００３５】前記基準信号と比較信号との位相が、位相
比較器４８により比較され、その比較結果に基づく位相
差信号がチャージポンプ４９に出力される。この位相差
信号に基づいて、チャージポンプ４９のチャージ、ディ
スチャージが行われ、その出力はＬＰＦ５０により平滑
されてＶＣＯ５１に制御電圧信号として出力される。

【００３６】そして、ＬＰＦ５０の制御電圧信号の電圧
値に応じた周波数の周波数信号がＶＣＯ５１から出力さ
れ、この周波数信号はプリスケーラ１１に帰還される。
このような動作が繰り返し実行されることにより、ＶＣ
Ｏ５１の周波数信号は、最終的に基準信号の周波数の逓
倍にロックされる。

【００３７】図１０に示すように、Ｎ型半導体基板１０
の左方において、基板１０上にはデジタル回路部として
のプリスケーラ１１が形成されている。プリスケーラ１
１は二個の分周回路１２を直列に接続して構成されてい
る。基板１０の端部にはＶｃｃ側電源用パッド４０及び
Ｖｓｓ側電源用パッド４０ａが形成されている。

【００３８】この電源用パッド４０，４０ａはそれぞれ
分周回路１２にパターン配線を介して接続されている。
さらに、プリスケーラ１１の入力端子用パッド１３ａ及
び出力端子用パッド１４ａが形成され、前記分周回路１
２にパターン配線を介して接続されている。

【００３９】一方、基板１０の右方において基板１０上
には、アナログ回路部としてＶＣＯ（電圧制御発振器）
の発振信号を増幅するための増幅回路１５が形成されて
いる。

【００４０】前記プリスケーラ１１及び増幅回路１５以
外の、基準発振器４６、基準分周器４７、位相比較器４
８、チャージポンプ４９、ＬＰＦ５０、ＶＣＯ５１、ミ
キサ５２、比較分周器５３は図示しない別の半導体装置
あるいは基板に配置されている。

【００４１】図１１に示すように、増幅回路１５は、２
個のバイポーラトランジスタ１５ａ，１５ｂにより構成
されている。それぞれのトランジスタ１５ａ，１５ｂ
は、アイソレーション４２，４２ａで分離されたＮ型の
コレクタ領域４３，４３ａ、同コレクタ領域４３，４３
ａに形成されたＰ型のベース領域４４，４４ａ、及びベ
ース領域４４，４４ａに形成されたＮ型のエミッタ領域
４５，４５ａから構成されている。

【００４２】トランジスタ１５ａのベース４４は基板１
０の右下端に位置する入力端子用パッド１６ａに接続さ
れている。トランジスタ１５ｂのエミッタ４５ａは右上
端に位置する接地端子用パッド４１ａに接続されてい
る。

【００４３】また、トランジスタ１５ａ，１５ｂのコレ
クタ４３，４３ａは前記接地端子用パッド４１ａに隣接
する出力端子用パッド１７ａに接続され、両トランジス
タ１５ａ，１５ｂはダーリントン接続されている。

【００４４】前記プリスケーラ１１及び増幅回路１５は
所定間隔（本実施例では３００ミクロン）を隔てて設け
られ、両者間の領域はパターン領域１８となっている。
パターン領域１８の下端には、前記入力端子用パッド１
６ａに隣接して、３個のプロービング測定用パッド２３
が列をなすように形成されている。さらに、トランジス
タ１５ａに隣接してもう１個のプロービング測定用パッ
ド２３が形成されている。

【００４５】これらのプロービング測定用パッド２３に
近接して素子特性モニタ素子１８ａが形成されている。
図１３に示すように、この素子特性モニタ素子１８ａは
ＰＭＯＳトランジスタ１９及びＮＭＯＳトランジスタ２
１とからなる。

【００４６】ＰＭＯＳトランジスタ１９は前記Ｎ型半導
体基板１０上に四角状に形成されたＰ型拡散部１９ａ，
１９ｂと、両拡散部１９ａ，１９ｂの中間部上方を通過
するように配設されたポリシリコンからなるゲート部２
２とからなる。

【００４７】一方、ＮＭＯＳトランジスタ２１は前記Ｎ
型半導体基板１０上に形成されたＰウェル２０内のＮ型
拡散部２１ａ，２１ｂと、両Ｎ型拡散部２１ａ，２１ｂ
の中間部上方を通過する前記ゲート部２２とからなる。

【００４８】Ｐ型拡散部１９ａ，１９ｂ、Ｎ型拡散部２
１ａ，２１ｂ及びゲート部２２はアルミニウム配線２４
によって、前記パッド２３にそれぞれ接続されている。
本実施例において、パッド２３の３個並ぶ方向の長さは
約３００ミクロンである。

【００４９】また、図１０に示すように、パターン領域
１８には、基板１０の上部の出力端子用パッド１７ａに
隣接して３個のパッド４５ａ〜４５ｃが形成されてい
る。これらのパッド４５ａ〜４５ｃに近接して、高周波
特性評価用のリング発振回路２５が形成されている。

【００５０】図１４に示すように、このリング発振回路
２５は、奇数個のインバータ２５ａを直列に接続したも
ので、各インバータ２５ａの遅延時間によって発振周波
数が決定される。最終段のインバータ２５ａの出力側に
は、このリング発振回路２５の発振を安定させるインバ
ータ２５ｂが接続されている。

【００５１】各インバータ２５ａ，２５ｂは前記ＰＭＯ
Ｓトランジスタ１９及びＮＭＯＳトランジスタ２１と同
様のＰＭＯＳ及びＮＭＯＳトランジスタからなる。各イ
ンバータ２５ａ，２５ｂのＰＭＯＳトランジスタのソー
スにはアルミニウム配線によってパッド４５ａから電源
ＶCCが供給される。

【００５２】各インバータ２５ａ，２５ｂのＮＭＯＳト
ランジスタのソースにはアルミニウム配線によってパッ
ド４５ｂから電源ＧＮＤが供給される。インバータ２５
ｂの出力端子はアルミニウム配線によってパッド４５ｃ
に接続されている。

【００５３】さらに、前記パッド４５ａ〜４５ｃの下方
にはパッド４５ａ〜４５ｃに隣接するように、エッチン
グモニタパターン２７が形成されている。前記パッド２
３の上方にはパッド２３に隣接するように、露光サイズ
測定用パターン３０が形成されている。さらに、前記リ
ング発振回路２５と素子特性モニタ素子１８ａとの間の
領域にはマスクナンバー識別文字パターン３３が形成さ
れている。

【００５４】図１４に示すように、エッチングモニタパ
ターン２７は、拡散抵抗部２８の上部に電極窓部（約５
０ミクロン四方の大きさ）２９が形成されたものであ
り、エッチング工程に応じ本実施例では４個配置されて
いる。

【００５５】図１３に示すように、露光サイズ測定用パ
ターン３０は、９種類のＭＯＳゲート用ポリシリコン電
極３１ａ〜３１ｉからなる。電極３１ａ，３１ｄ，３１
ｇの幅は１０ミクロンであり、電極３１ｂ，３１ｅ，３
１ｈの幅は２０ミクロンであり、さらに、電極３１ｃ，
３１ｆ，３１ｉの幅は４０ミクロンである。

【００５６】電極３１ａ，３１ｂ，３１ｃの高さは４０
ミクロンであり、電極３１ｄ，３１ｅ，３１ｆの高さは
２０ミクロンであり、さらに、電極３１ｇ，３１ｈ，３
１ｉの高さは１０ミクロンである。各電極３１ａ〜３１
ｉは互いに隣接する電極と１０ミクロンずつ隔てて形成
されている。

【００５７】この露光サイズ測定用パターン３０の右横
に、文字パターン３３が形成され、その大きさは、縦横
約２０ミクロンである。前記パッド４５ａに隣接するよ
うに、マーキング用パッド３２が示されている。図１２
に示すように、このパターン３２は、アルミニウムによ
り一辺約１００ミクロンの略四角形に形成されている。
そして、同パッド３２の下方にはパッド３２に隣接する
ように、マスク位置合わせパターン２６が形成されてい
る。

【００５８】このマスク位置合わせパターン２６は、約
６０ミクロン四方の大きさで、製造プロセスで使用され
るマスク枚数に応じた数（本実施例では６個）のパター
ンが縦一列に配置されている。

【００５９】以上のように、本実施例のＰＬＬシンセサ
イザは上述したレイアウトを有するため、半導体基板１
０のサイズを縮小して歩留りを向上でき、製造コストを
低減することができる。

【００６０】また、プリスケーラ１１と増幅回路１５と
をパターン領域１８を挟んで配置したので、プリスケー
ラ１１の分周動作によって発生するスイッチングノイズ
による増幅回路１５への影響を低減することができる。

【００６１】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲で構成の一
部を適宜に変更して次のように実施することもできる。（１）前記実施例では、基板１０上にプリスケーラ以外
に、デジタル回路部として基準分周器４７、比較分周器
５３、位相比較器４８、及びチャージポンプ４９等を配
置するようにしてもよい。

【００６２】（２）前記実施例では、基板１０上に増幅
回路１５以外に、アナログ回路部として基準発振器４
６、ＬＰＦ５０、ＶＣＯ５１、ミキサ５２等を配置する
ようにしてもよい。

【００６３】上記実施例から把握できる請求項以外の技
術的思想について以下にその効果とともに記載する。（ｉ）前記マスク位置合わせ用パターンは基板のほぼ中
央に位置する請求項６に記載の半導体装置。この構成に
より、位置合わせの精度を向上することができる。

【００６４】アナログ回路・・・この明細書において、
アナログ回路とは時間的に連続なリニア値を処理する回
路を意味し、差動増幅器、演算増幅器等の増幅器のみな
らず、変調回路、復調回路等を含むものとする。

【００６５】デジタル回路・・・この明細書において、
デジタル回路とは「０」と「１」との２つの値で構成さ
れたデジタル信号を処理する回路を意味し、論理回路、
演算回路、フリップフロップ回路等を含むものとする。

【００６６】

【発明の効果】以上詳述したように本発明によれば、デ
ジタル回路部とアナログ回路部との間に、半導体装置製
造上必要なパターンを配置したため、半導体チップのサ
イズを縮小して歩留りを向上し、製造コストを低減でき
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例のレイアウト図で
ある。

【図３】素子特性モニタ素子及びプロービング測定用パ
ッドのパターン図である。

【図４】リング発振回路の回路図である。

【図５】マスク位置合わせ用パターンのパターン図であ
る。

【図６】エッチングモニタ用パターンのパターン図であ
る。

【図７】露光サイズ測定用パターンのパターン図であ
る。

【図８】マーキング用パッドのパターン図である。

【図９】マスク認識文字のパターン図である。

【図１０】本発明を具体化した別の実施例のレイアウト
図である。

【図１１】図１０の増幅回路を拡大して示す拡大図であ
る。

【図１２】図１０のマスク位置合わせ用パターンを拡大
して示す拡大図である。

【図１３】図１０の素子特性モニタ素子及びプロービン
グ測定用パッドを拡大して示す拡大図である。

【図１４】図１０のリング発振回路を拡大して示す拡大
図である。

【図１５】本発明を具体化したＰＬＬシンセサイザを示
すブロック図である。

【図１６】従来例のアナログ／デジタル混在型の半導体
装置のレイアウト図である。

【符号の説明】

１半導体基板２デジタル回路部３アナログ回路部４パターン領域１１デジタル回路部としてのプリスケーラ１５アナログ回路部としての増幅回路１８ａパターンとしての素子特性モニタ素子２５パターンとしてのリング発振回路２６パターンとしてのマスク位置合わせ用パターン２７パターンとしてのエッチングモニタ用パターン３０パターンとしての露光サイズ測定用パターン２３パターンとしてのプロービング測定用パッド３２パターンとしてのマーキング用パッド３３パターンとしてのマスク認識文字パターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/06 Ｈ０３Ｌ 7/18 Ｈ０３Ｌ 7/18 Ｚ

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）上にデジタル信号を取
り扱うデジタル回路部（２）と、アナログ信号を取り扱
うアナログ回路部（３）とを所定間隔を隔てて設けた半
導体装置であって、前記デジタル回路部（２）とアナログ回路部（３）との
間には、前記デジタル回路部（２）及びアナログ回路部
（３）とは回路的に無関係であり、かつ、半導体装置の
製造上必要な各種パターンを備えるパターン領域（４）
を設けた半導体装置。
【請求項２】前記半導体装置は、前記デジタル回路部
としてプリスケーラ（１１）を備え、前記アナログ回路
部として発振信号を増幅する増幅回路（１５）を備える
ＰＬＬシンセサイザである請求項１に記載の半導体装
置。
【請求項３】前記ＰＬＬシンセサイザはさらに、前記
デジタル回路部として位相比較器（４８）及びチャージ
ポンプ（４９）を備え、前記アナログ回路部として前記
発振信号を出力する電圧制御発振器（５１）及びミキサ
（５２）を備える請求項２に記載の半導体装置。
【請求項４】前記パターンは少なくとも素子特性モニ
タ素子（１８ａ）を含む請求項１〜３のいずれか一項に
記載の半導体装置。
【請求項５】前記パターンは少なくともリング発振回
路（２５）を含む請求項１〜３のいずれか一項に記載の
半導体装置。
【請求項６】前記パターンは少なくともマスク位置合
わせ用パターン（２６）を含む請求項１〜３のいずれか
一項に記載の半導体装置。
【請求項７】前記パターンは少なくともエッチングモ
ニタ用パターン（２７）を含む請求項１〜３のいずれか
一項に記載の半導体装置。
【請求項８】前記パターンは少なくとも露光サイズ測
定用パターン（３０）を含む請求項１〜３のいずれか一
項に記載の半導体装置。
【請求項９】前記パターンはプロービング測定用パッ
ド（２３）を含む請求項１〜３のいずれか一項に記載の
半導体装置。
【請求項１０】前記パターンは、少なくともマーキン
グ用パッド（３２）を含む請求項１〜３のいずれか一項
に記載の半導体装置。
【請求項１１】前記パターンは少なくともマスク認識
文字パターン（３３）を含む請求項１〜３のいずれか一
項に記載の半導体装置。