JPH07273320A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07273320A JPH07273320A JP6063497A JP6349794A JPH07273320A JP H07273320 A JPH07273320 A JP H07273320A JP 6063497 A JP6063497 A JP 6063497A JP 6349794 A JP6349794 A JP 6349794A JP H07273320 A JPH07273320 A JP H07273320A
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- JP
- Japan
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- semiconductor
- region
- gate
- type
- conductivity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＦＥＴ面積の減少を抑制しつつダイオードの
破壊耐量を改善した半導体装置を提供することである。 【構成】 第１導電型半導体基板と、この半導体基板主
面に設けられた第１導電型からなる低濃度層と、この低
濃度層の上面に設けられた第２導電型第１半導体のチャ
ネル形成層と、該チャネル形成層表面に部分的に設けら
れた第１導電型高濃度拡散第２半導体領域からなるソー
ス領域と、該ソース領域の中央部に設けられ且つ前記チ
ャネル形成層を貫いて前記半導体基板に達する周期的に
形成された溝と、該溝の内壁面を被うゲート酸化膜と、
前記ゲート酸化膜上に設けられたゲート電極とを有する
半導体装置において、第１導電型第３半導体領域と第２
導電型第２半導体領域との組み合わせで形成されるゲー
ト・ソース間の保護用ダイオードを前記溝に設けたもの
である。
破壊耐量を改善した半導体装置を提供することである。 【構成】 第１導電型半導体基板と、この半導体基板主
面に設けられた第１導電型からなる低濃度層と、この低
濃度層の上面に設けられた第２導電型第１半導体のチャ
ネル形成層と、該チャネル形成層表面に部分的に設けら
れた第１導電型高濃度拡散第２半導体領域からなるソー
ス領域と、該ソース領域の中央部に設けられ且つ前記チ
ャネル形成層を貫いて前記半導体基板に達する周期的に
形成された溝と、該溝の内壁面を被うゲート酸化膜と、
前記ゲート酸化膜上に設けられたゲート電極とを有する
半導体装置において、第１導電型第３半導体領域と第２
導電型第２半導体領域との組み合わせで形成されるゲー
ト・ソース間の保護用ダイオードを前記溝に設けたもの
である。
Description
【０００１】
【産業上の利用分野】本発明は、主に電力用に使用さ
れ、トレンチゲート構造のＭＯＳ型トランジスタ等の半
導体装置に関し、特に、ゲート・ソース間保護用の双方
向ツェナーダイオードを内蔵する半導体装置に関する。
れ、トレンチゲート構造のＭＯＳ型トランジスタ等の半
導体装置に関し、特に、ゲート・ソース間保護用の双方
向ツェナーダイオードを内蔵する半導体装置に関する。
【０００２】
【従来の技術】近年の電力用ＭＯＳＦＥＴにとって、ゲ
ート・ソース間保護用の双方向ツェナーダイオードの重
要性は、過電圧に対するゲート酸化膜保護の目的から年
々増加しており、必要不可欠な素子となってきている。
ート・ソース間保護用の双方向ツェナーダイオードの重
要性は、過電圧に対するゲート酸化膜保護の目的から年
々増加しており、必要不可欠な素子となってきている。
【０００３】この双方向ツェナーダイオードは、順逆両
バイアス時でのツェナー効果（ゲート・ソース間電圧ク
ランプ）を実現したものであり、同一のＮ型もしくはＰ
型領域でＰＮ及びＮＰダイオードを繰り返し構成する構
造で形成されている。
バイアス時でのツェナー効果（ゲート・ソース間電圧ク
ランプ）を実現したものであり、同一のＮ型もしくはＰ
型領域でＰＮ及びＮＰダイオードを繰り返し構成する構
造で形成されている。
【０００４】図４（ａ），（ｂ）は、従来の一般的な電
力用ＭＯＳＦＥＴチップにおける双方向ツェナーダイオ
ードの形成領域を示す図である。
力用ＭＯＳＦＥＴチップにおける双方向ツェナーダイオ
ードの形成領域を示す図である。
【０００５】同図（ａ）においては、チップ１０１内の
ゲートパット１０２の外周を取り囲むように、双方向ツ
ェナーダイオードの形成領域１０３が形成されている。
また、同図（ｂ）においては、チップ１０１内のゲート
パッド１０２に接続されたゲートＡｌ（アルミ）配線１
０４の周辺を取り囲むように、双方向ツェナーダイオー
ドの形成領域１０３Ａが形成されている。
ゲートパット１０２の外周を取り囲むように、双方向ツ
ェナーダイオードの形成領域１０３が形成されている。
また、同図（ｂ）においては、チップ１０１内のゲート
パッド１０２に接続されたゲートＡｌ（アルミ）配線１
０４の周辺を取り囲むように、双方向ツェナーダイオー
ドの形成領域１０３Ａが形成されている。
【０００６】図５は、ゲートパッド１０２の外周に形成
された双方向ツェナーダイオード形成領域１０３付近の
断面図（図４のＡ−Ａ´断面）である。
された双方向ツェナーダイオード形成領域１０３付近の
断面図（図４のＡ−Ａ´断面）である。
【０００７】このＭＯＳＦＥＴは、高濃度シリコン基板
１０５と低濃度エピタキシャル層１０６をドレインとし
たものであり、エピタキシャル層１０６の表面上に厚膜
の絶縁酸化膜１０７を形成した後、絶縁ゲート酸化膜１
０８、シリコンゲート１０９及び双方向ツェナーダイオ
ード１１０を形成する。通常、双方向ツェナーダイオー
ド１１０は、シリコンゲート１０９と同一材料（ポリシ
リコン）が使用される。
１０５と低濃度エピタキシャル層１０６をドレインとし
たものであり、エピタキシャル層１０６の表面上に厚膜
の絶縁酸化膜１０７を形成した後、絶縁ゲート酸化膜１
０８、シリコンゲート１０９及び双方向ツェナーダイオ
ード１１０を形成する。通常、双方向ツェナーダイオー
ド１１０は、シリコンゲート１０９と同一材料（ポリシ
リコン）が使用される。
【０００８】そして、所定の設計ルールに基づき、絶縁
ゲート酸化膜１０８、シリコンゲート１０９、及び双方
向ツェナーダイオード１１０をパターニングし、シリコ
ンゲート１０９をマスクとするセルフアライン法により
Ｐベース領域１１１及びソース領域１１２を形成する。
この時、同時に双方向ツェナーダイオード１１０へ不純
物注入、拡散を行い、Ｐ，Ｎ拡散層を形成する。
ゲート酸化膜１０８、シリコンゲート１０９、及び双方
向ツェナーダイオード１１０をパターニングし、シリコ
ンゲート１０９をマスクとするセルフアライン法により
Ｐベース領域１１１及びソース領域１１２を形成する。
この時、同時に双方向ツェナーダイオード１１０へ不純
物注入、拡散を行い、Ｐ，Ｎ拡散層を形成する。
【０００９】その後、チップ全面にデポされた絶縁膜１
１３に開口部を設け、双方向ツェナーダイオード１１０
の両端にある各Ｎ型領域を、それぞれソースＡｌ配線１
１４とゲートＡｌ配線１１５とに接続し、ゲートとソー
ス間に双方向ツェナーダイオード１１０を内蔵する。
１３に開口部を設け、双方向ツェナーダイオード１１０
の両端にある各Ｎ型領域を、それぞれソースＡｌ配線１
１４とゲートＡｌ配線１１５とに接続し、ゲートとソー
ス間に双方向ツェナーダイオード１１０を内蔵する。
【００１０】このＭＯＳＦＥＴによれば、双方向ツェナ
ーダイオード１１０の段数（ＰＮの数：本例は便宜上２
段とした）や不純物の量などの材質を変えることによ
り、所望のダイオード耐圧を得ることができる。
ーダイオード１１０の段数（ＰＮの数：本例は便宜上２
段とした）や不純物の量などの材質を変えることによ
り、所望のダイオード耐圧を得ることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳＦＥＴでは、次のような問題点があった。
来のＭＯＳＦＥＴでは、次のような問題点があった。
【００１２】前記双方向ツェナーダイオード１１０は、
ゲートパット１０２の外周もしくはゲートＡｌ配線１０
４の周辺に形成することから、ＦＥＴ面積をその分だけ
減少させている。これは、オン抵抗の低減化の観点から
好ましくない。
ゲートパット１０２の外周もしくはゲートＡｌ配線１０
４の周辺に形成することから、ＦＥＴ面積をその分だけ
減少させている。これは、オン抵抗の低減化の観点から
好ましくない。
【００１３】さらに、双方向ツェナーダイオード１１０
の破壊耐量の点（電流によるジュール熱破壊）からも余
裕のある構造ではない。これは、ダイオードの破壊耐量
がＰＮ接合面積に比例しているにも関わらず、構造上の
制約から、接合厚さや接合長さを容易に増加させること
ができないためである。
の破壊耐量の点（電流によるジュール熱破壊）からも余
裕のある構造ではない。これは、ダイオードの破壊耐量
がＰＮ接合面積に比例しているにも関わらず、構造上の
制約から、接合厚さや接合長さを容易に増加させること
ができないためである。
【００１４】すなわち、接合厚さを増加させることは、
ゲート電極材となるシリコンゲート１０９の厚膜化を意
味する。これは、ＦＥＴ部分１１１，１１２とソースＡ
ｌ配線１１４との接続にとり、段差の増加に伴う加工難
度をもたらす。
ゲート電極材となるシリコンゲート１０９の厚膜化を意
味する。これは、ＦＥＴ部分１１１，１１２とソースＡ
ｌ配線１１４との接続にとり、段差の増加に伴う加工難
度をもたらす。
【００１５】他方、接合長さの増加は、ゲートパッド１
０２の外周及びゲートＡｌ配線１０４周辺でのダイオー
ド領域の拡大、つまりＦＥＴ面積の減少に直接つなが
る。これは、チップサイズの縮小化、ＦＥＴ面積の最大
活用が困難となる。
０２の外周及びゲートＡｌ配線１０４周辺でのダイオー
ド領域の拡大、つまりＦＥＴ面積の減少に直接つなが
る。これは、チップサイズの縮小化、ＦＥＴ面積の最大
活用が困難となる。
【００１６】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ＦＥＴ面積の
減少を抑制しつつダイオードの破壊耐量を改善した半導
体装置を提供することである。その他の目的は、アバラ
ンシェ効果を改善した半導体装置を提供することであ
る。
するためになされたもので、その目的は、ＦＥＴ面積の
減少を抑制しつつダイオードの破壊耐量を改善した半導
体装置を提供することである。その他の目的は、アバラ
ンシェ効果を改善した半導体装置を提供することであ
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、第１導電型半導体基板と、この半
導体基板主面に設けられた第１導電型からなる低濃度層
と、この低濃度層の上面に設けられた第２導電型第１半
導体のチャネル形成層と、該チャネル形成層表面に部分
的に設けられた第１導電型高濃度拡散第２半導体領域か
らなるソース領域と、該ソース領域の中央部に設けられ
且つ前記チャネル形成層を貫いて前記半導体基板に達す
る周期的に形成された溝と、該溝の内壁面を被うゲート
酸化膜と、前記ゲート酸化膜上に設けられたゲート電極
とを有する半導体装置において、第１導電型第３半導体
領域と第２導電型第２半導体領域との組み合わせで形成
されるゲート・ソース間の保護用ダイオードを前記溝に
設けたことにある。
に、本発明の特徴は、第１導電型半導体基板と、この半
導体基板主面に設けられた第１導電型からなる低濃度層
と、この低濃度層の上面に設けられた第２導電型第１半
導体のチャネル形成層と、該チャネル形成層表面に部分
的に設けられた第１導電型高濃度拡散第２半導体領域か
らなるソース領域と、該ソース領域の中央部に設けられ
且つ前記チャネル形成層を貫いて前記半導体基板に達す
る周期的に形成された溝と、該溝の内壁面を被うゲート
酸化膜と、前記ゲート酸化膜上に設けられたゲート電極
とを有する半導体装置において、第１導電型第３半導体
領域と第２導電型第２半導体領域との組み合わせで形成
されるゲート・ソース間の保護用ダイオードを前記溝に
設けたことにある。
【００１８】好ましくは、前記保護用ダイオードを双方
向ツェナーダイオードとする。好ましくは、前記保護用
ダイオードの両側面をチャネル領域として構成する。好
ましくは、前記保護用ダイオードは、複数もしくは１本
の前記溝中に形成する。
向ツェナーダイオードとする。好ましくは、前記保護用
ダイオードの両側面をチャネル領域として構成する。好
ましくは、前記保護用ダイオードは、複数もしくは１本
の前記溝中に形成する。
【００１９】
【作用】上述の如き構成によれば、本発明は、表面に周
期的に配列された例えばストライブ状のトレンチ（溝）
凹凸部を有効利用し、その１本または複数本の凹部内に
保護用ダイオードを形成し、その両側面をチャネル領域
として利用することにより、ＦＥＴ面積の減少が抑制さ
れ、かつＰＮ接合面積の拡大に伴い保護用ダイオードの
破壊耐量が向上する。
期的に配列された例えばストライブ状のトレンチ（溝）
凹凸部を有効利用し、その１本または複数本の凹部内に
保護用ダイオードを形成し、その両側面をチャネル領域
として利用することにより、ＦＥＴ面積の減少が抑制さ
れ、かつＰＮ接合面積の拡大に伴い保護用ダイオードの
破壊耐量が向上する。
【００２０】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した半導体装置であるＮ
チャネルトレンチＭＯＳＦＥＴの全体像を示す平面図で
ある。
明する。図１は、本発明を実施した半導体装置であるＮ
チャネルトレンチＭＯＳＦＥＴの全体像を示す平面図で
ある。
【００２１】図１において、このトレンチＭＯＳＦＥＴ
チップ１の全面には、ストライブ状のトレンチ凹部２と
凸部３とが周期的に配列され、その上面にはゲートパッ
ト領域４と、このゲートパット領域４に接続されたゲー
トＡｌ（アルミ）配線５とが形成されている。
チップ１の全面には、ストライブ状のトレンチ凹部２と
凸部３とが周期的に配列され、その上面にはゲートパッ
ト領域４と、このゲートパット領域４に接続されたゲー
トＡｌ（アルミ）配線５とが形成されている。
【００２２】ここで、周期的に複数本配列されたトレン
チ凹部２の内、ある一本のトレンチ２に形成された双方
向ツェナーダイオードの断面形状を図２（ａ），（ｂ）
に示す。同図（ａ）は、トレンチ凹部２のトレンチ形成
前の断面図であり、同図（ｂ）は、双方向ツェナーダイ
オード形成領域の最終断面図である。なお、本実施例で
は、便宜上、２段の双方向ツェナーダイオードについて
説明する。
チ凹部２の内、ある一本のトレンチ２に形成された双方
向ツェナーダイオードの断面形状を図２（ａ），（ｂ）
に示す。同図（ａ）は、トレンチ凹部２のトレンチ形成
前の断面図であり、同図（ｂ）は、双方向ツェナーダイ
オード形成領域の最終断面図である。なお、本実施例で
は、便宜上、２段の双方向ツェナーダイオードについて
説明する。
【００２３】このトレンチＭＯＳＦＥＴは、高濃度シリ
コン基板１１と低濃度エピタキシャル層１２をＦＥＴの
ドレインとし、その表面からベース領域１３をチップ全
面領域に形成する。次に、ソース領域１４をベース領域
１３中に複数本形成する（図２（ａ）参照）。
コン基板１１と低濃度エピタキシャル層１２をＦＥＴの
ドレインとし、その表面からベース領域１３をチップ全
面領域に形成する。次に、ソース領域１４をベース領域
１３中に複数本形成する（図２（ａ）参照）。
【００２４】さらに、前記ソース領域１４の中心から該
ソース領域１４及びベース領域１３を貫通し、低濃度エ
ピタキシャル層１２に到達する深さのトレンチ凹部２を
シリコンの異方性エッチングにより周期的に複数本形成
する。
ソース領域１４及びベース領域１３を貫通し、低濃度エ
ピタキシャル層１２に到達する深さのトレンチ凹部２を
シリコンの異方性エッチングにより周期的に複数本形成
する。
【００２５】ＦＥＴ部分の最終加工として、このトレン
チ凹部２の側壁に絶縁ゲート酸化膜１５を形成する。続
いて、Ｎ型ドープドポリ１６をトレンチ凹部２内に積
層、充満させた後、パターンエッチングによって、トレ
ンチ側壁から内側へ所定の寸法のみ残す。
チ凹部２の側壁に絶縁ゲート酸化膜１５を形成する。続
いて、Ｎ型ドープドポリ１６をトレンチ凹部２内に積
層、充満させた後、パターンエッチングによって、トレ
ンチ側壁から内側へ所定の寸法のみ残す。
【００２６】ここで、Ｎ型ドープドポリ１６は、上述し
た通常のプレーナ型ＭＯＳＦＥＴにおけるシリコンゲー
ト１０９に相当する。さらに、Ｐ型ドープドポリ１７を
トレンチ凹部２内に積層し、異方性エッチングにより中
心のみ穿孔する。トレンチ凹部２の穿孔部分にＮ型ドー
プドポリ１８を積層し、双方向ツェナーダイオード部分
（２段）を形成する。
た通常のプレーナ型ＭＯＳＦＥＴにおけるシリコンゲー
ト１０９に相当する。さらに、Ｐ型ドープドポリ１７を
トレンチ凹部２内に積層し、異方性エッチングにより中
心のみ穿孔する。トレンチ凹部２の穿孔部分にＮ型ドー
プドポリ１８を積層し、双方向ツェナーダイオード部分
（２段）を形成する。
【００２７】そして、配線のための加工を行うため、絶
縁層間膜１９を開口し、ソースＡｌ配線２０に、ベース
領域１３、ソース領域１４及びＮ型ドープドポリ１８を
それぞれ接続させる。さらに、ゲートＡｌ配線５とＮ型
ドープドポリ１６とをトレンチ凹部２の任意の場所（通
常は終端及び中心）で接続する。
縁層間膜１９を開口し、ソースＡｌ配線２０に、ベース
領域１３、ソース領域１４及びＮ型ドープドポリ１８を
それぞれ接続させる。さらに、ゲートＡｌ配線５とＮ型
ドープドポリ１６とをトレンチ凹部２の任意の場所（通
常は終端及び中心）で接続する。
【００２８】図３は、本実施例の等化回路を示す図であ
る。
る。
【００２９】同図から明らかなように、本発明形状によ
り、保護用ダイオードとなる２段の双方向ツェナーダイ
オード３１，３２がゲート・ソース間に形成される。
り、保護用ダイオードとなる２段の双方向ツェナーダイ
オード３１，３２がゲート・ソース間に形成される。
【００３０】このように、本実施例によれば、トレンチ
ゲートＭＯＳＦＥＴにおいて、トレンチ凹部２に双方向
ツェナーダイオードを形成することにより、飛躍的にＰ
Ｎ接合面積の増加を可能にする。これにより、双方向ツ
ェナーダイオードの破壊耐量を向上させ、かつ電流通電
率の向上からアバランシェ効果（アバランシェ時におけ
る端子間電圧の増加防止）の改善を実現することができ
る。
ゲートＭＯＳＦＥＴにおいて、トレンチ凹部２に双方向
ツェナーダイオードを形成することにより、飛躍的にＰ
Ｎ接合面積の増加を可能にする。これにより、双方向ツ
ェナーダイオードの破壊耐量を向上させ、かつ電流通電
率の向上からアバランシェ効果（アバランシェ時におけ
る端子間電圧の増加防止）の改善を実現することができ
る。
【００３１】この点について、従来構造のＰＮ接合面積
を試算すれば、双方向ツェナーダイオードに用いるシリ
コンゲート材は通常０．５μｍ程度の厚さしかないこ
と、長さ方向にはゲートパッド周囲長（通常、約２５０
０μｍ程度）しかないことなどから、約１２５０μｍ2
程度となる。
を試算すれば、双方向ツェナーダイオードに用いるシリ
コンゲート材は通常０．５μｍ程度の厚さしかないこ
と、長さ方向にはゲートパッド周囲長（通常、約２５０
０μｍ程度）しかないことなどから、約１２５０μｍ2
程度となる。
【００３２】これに対して、本実施例の形状でのＰＮ接
合面積を試算すれば、次のようになる。トレンチ凹部２
の深さ、つまりＰＮ接合深さは通常２．５μｍ〜３．０
μｍであり、接合長さはチップサイズによって大きく変
わるが、最小の場合を想定すれば、１．１ｍｍ程度とな
る。従って、２７５０μｍ2 〜３３００μｍ2 となる。
合面積を試算すれば、次のようになる。トレンチ凹部２
の深さ、つまりＰＮ接合深さは通常２．５μｍ〜３．０
μｍであり、接合長さはチップサイズによって大きく変
わるが、最小の場合を想定すれば、１．１ｍｍ程度とな
る。従って、２７５０μｍ2 〜３３００μｍ2 となる。
【００３３】このように従来構造と比較して約２．５倍
の断面積を有することになり、しかもこれはチップサイ
ズが大きいほど飛躍的に増加する。
の断面積を有することになり、しかもこれはチップサイ
ズが大きいほど飛躍的に増加する。
【００３４】さらに、本実施例では、双方向ツェナーダ
イオードを形成したトレンチ凹部２の側壁をチャネル部
分として活用することにより、ＦＥＴ面積の減少を抑制
することもできる。
イオードを形成したトレンチ凹部２の側壁をチャネル部
分として活用することにより、ＦＥＴ面積の減少を抑制
することもできる。
【００３５】なお、本発明は種々の変形が可能であり、
例えば上記実施例ではＮチャネルＭＯＳＦＥＴに関して
説明したが、ＰチャネルＭＯＳＦＥＴ及びＩＧＢＴ（絶
縁ゲートバイポーラトランジスタ）等の他のトレンチゲ
ートＭＯＳ型トランジスタ全般についても同様に適用す
ることができる。
例えば上記実施例ではＮチャネルＭＯＳＦＥＴに関して
説明したが、ＰチャネルＭＯＳＦＥＴ及びＩＧＢＴ（絶
縁ゲートバイポーラトランジスタ）等の他のトレンチゲ
ートＭＯＳ型トランジスタ全般についても同様に適用す
ることができる。
【００３６】さらに、上記実施例に使用した双方向ツェ
ナーダイオードの段数、ダイオード用トレンチ凹部２の
本数及びダイオード種（ＮＰ型、ＰＮ型）が異なる場合
であっても、本発明の適用を限定するものではない。
ナーダイオードの段数、ダイオード用トレンチ凹部２の
本数及びダイオード種（ＮＰ型、ＰＮ型）が異なる場合
であっても、本発明の適用を限定するものではない。
【００３７】
【発明の効果】以上詳細に説明したように本発明によれ
ば、表面に周期的に配列された溝を有効利用し、その１
本または複数本の凹部内に保護用ダイオードを形成し、
その両側面をチャネル領域として利用するようにしたの
で、ＦＥＴ面積の減少を抑制しつつ、保護用ダイオード
の破壊耐量を向上させることが可能となり、さらに、ア
バランシェ効果も改善することができる。
ば、表面に周期的に配列された溝を有効利用し、その１
本または複数本の凹部内に保護用ダイオードを形成し、
その両側面をチャネル領域として利用するようにしたの
で、ＦＥＴ面積の減少を抑制しつつ、保護用ダイオード
の破壊耐量を向上させることが可能となり、さらに、ア
バランシェ効果も改善することができる。
【図１】本発明を実施した半導体装置であるＮチャネル
トレンチＭＯＳＦＥＴの全体像を示す平面図である。
トレンチＭＯＳＦＥＴの全体像を示す平面図である。
【図２】トレンチ２に形成された双方向ツェナーダイオ
ードの断面形状を示す図である。
ードの断面形状を示す図である。
【図３】本実施例の等化回路を示す図である。
【図４】従来の一般的な電力用ＭＯＳＦＥＴチップにお
ける双方向ツェナーダイオードの形成領域を示す図であ
る。
ける双方向ツェナーダイオードの形成領域を示す図であ
る。
【図５】図４のＡ−Ａ´断面図である。
１ トレンチＭＯＳＦＥＴチップ ２ トレンチ凹部 ３ トレンチ凸部 ４ ゲートパット領域 ５ ゲートＡｌ（アルミ）配線 １１ 高濃度シリコン基板 １２ 低濃度エピタキシャル層 １３ ベース領域 １４ ソース領域 １５ 絶縁ゲート酸化膜 １６ Ｎ型ドープドポリ １７ Ｐ型ドープドポリ １８ Ｎ型ドープドポリ １９ 絶縁層間膜 ２０ ソースＡｌ配線 ２１ ゲートＡｌ配線
Claims (4)
- 【請求項１】 第１導電型半導体基板と、この半導体基
板主面に設けられた第１導電型からなる低濃度層と、こ
の低濃度層の上面に設けられた第２導電型第１半導体の
チャネル形成層と、該チャネル形成層表面に部分的に設
けられた第１導電型高濃度拡散第２半導体領域からなる
ソース領域と、該ソース領域の中央部に設けられ且つ前
記チャネル形成層を貫いて前記半導体基板に達する周期
的に形成された溝と、該溝の内壁面を被うゲート酸化膜
と、前記ゲート酸化膜上に設けられたゲート電極とを有
する半導体装置において、 第１導電型第３半導体領域と第２導電型第２半導体領域
との組み合わせで形成されるゲート・ソース間の保護用
ダイオードを前記溝に設けたことを特徴とする半導体装
置。 - 【請求項２】 前記保護用ダイオードは、双方向ツェナ
ーダイオードであることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記保護用ダイオードの両側面をチャネ
ル領域として構成したことを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記保護用ダイオードは、複数もしくは
１本の前記溝中に形成したことを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063497A JPH07273320A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063497A JPH07273320A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273320A true JPH07273320A (ja) | 1995-10-20 |
Family
ID=13230947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063497A Pending JPH07273320A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273320A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-03-31 JP JP6063497A patent/JPH07273320A/ja active Pending
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