JPH07273324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07273324A JPH07273324A JP6104894A JP6104894A JPH07273324A JP H07273324 A JPH07273324 A JP H07273324A JP 6104894 A JP6104894 A JP 6104894A JP 6104894 A JP6104894 A JP 6104894A JP H07273324 A JPH07273324 A JP H07273324A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】製造工程を削減し、併せて微細加工に適した半
導体装置の製造方法を提供する。 【構成】半導体基板１上にSiO2膜１２、多結晶シリコン
膜、Si3N4膜を積層して形成し、Si3N4膜をマスクとし
て、その多結晶シリコン膜を選択酸化することにより選
択酸化膜１６を形成し、Si3N4膜下に残った多結晶シリ
コン膜１３上に高融点金属シリサイド膜１７を積層形成
することによりゲ−ト電極を形成し、かつSiO2膜１２を
ゲ−ト酸化膜として用いることにより、製造工程を大幅
に削減できるとともに、ゲ−ト電極が選択酸化膜１６に
対して自己整合的に形成されるので、半導体装置の微細
加工が可能となる。
導体装置の製造方法を提供する。 【構成】半導体基板１上にSiO2膜１２、多結晶シリコン
膜、Si3N4膜を積層して形成し、Si3N4膜をマスクとし
て、その多結晶シリコン膜を選択酸化することにより選
択酸化膜１６を形成し、Si3N4膜下に残った多結晶シリ
コン膜１３上に高融点金属シリサイド膜１７を積層形成
することによりゲ−ト電極を形成し、かつSiO2膜１２を
ゲ−ト酸化膜として用いることにより、製造工程を大幅
に削減できるとともに、ゲ−ト電極が選択酸化膜１６に
対して自己整合的に形成されるので、半導体装置の微細
加工が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にその製造工程を削減し、併せて微細加工に
適した半導体装置の製造方法を提供することを目的とす
る。
に関し、特にその製造工程を削減し、併せて微細加工に
適した半導体装置の製造方法を提供することを目的とす
る。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図１０乃
至図１９を参照して説明する。まず、図１０に示すよう
に、ｐ型の半導体基板１上にパッド酸化膜２、多結晶シ
リコン膜３、Si3N4膜より成る耐酸化性膜４を形成す
る。次に、図１１に示すように、前記基板１上のフィ−
ルド領域５となる領域上の前記耐酸化性膜４を選択的に
除去し前記基板１の一部を露出する。そして、図１２に
示すように、前記耐酸化性膜４を耐酸化性マスクとして
前記工程で露出した多結晶シリコン膜３を熱酸化するこ
とにより前記フィ−ルド領域５にSiO2膜より成る選択酸
化膜６を成長させる。次いで、図１３に示すように、前
記耐酸化性膜４、多結晶シリコン膜３およびパッド酸化
膜２を除去した後に、犠牲酸化をし、その犠牲酸化膜を
除去した後に、熱酸化によりゲート酸化膜７を形成す
る。
至図１９を参照して説明する。まず、図１０に示すよう
に、ｐ型の半導体基板１上にパッド酸化膜２、多結晶シ
リコン膜３、Si3N4膜より成る耐酸化性膜４を形成す
る。次に、図１１に示すように、前記基板１上のフィ−
ルド領域５となる領域上の前記耐酸化性膜４を選択的に
除去し前記基板１の一部を露出する。そして、図１２に
示すように、前記耐酸化性膜４を耐酸化性マスクとして
前記工程で露出した多結晶シリコン膜３を熱酸化するこ
とにより前記フィ−ルド領域５にSiO2膜より成る選択酸
化膜６を成長させる。次いで、図１３に示すように、前
記耐酸化性膜４、多結晶シリコン膜３およびパッド酸化
膜２を除去した後に、犠牲酸化をし、その犠牲酸化膜を
除去した後に、熱酸化によりゲート酸化膜７を形成す
る。
【０００３】次に、図１４に示すように、ＬＰＣＶＤ法
により全面に多結晶シリコン膜８、WSix膜９を堆積す
る。そして、図１５に示すようにそれをパタ−ニングし
てゲート酸化膜７上に多結晶シリコン膜８とWSix膜９と
の積層膜から成るゲ−ト電極１０を形成する。そして、
図１６に示すように、Ａｓ+イオンを基板１にイオン注
入し、ｎ+型のソース領域１１とドレイン領域１２とを
形成する。図１７は、上記従来の製造方法によって製造
された半導体装置を示す平面図であって、図１６は図中
のＸ−Ｘ線における断面（ソース・ドレイン方向の断面
図）を示したものである。また、図１８は、図１７にお
けるＹ−Ｙにおける断面図（ゲート電極１０の延在方向
の断面図）を示したものである。
により全面に多結晶シリコン膜８、WSix膜９を堆積す
る。そして、図１５に示すようにそれをパタ−ニングし
てゲート酸化膜７上に多結晶シリコン膜８とWSix膜９と
の積層膜から成るゲ−ト電極１０を形成する。そして、
図１６に示すように、Ａｓ+イオンを基板１にイオン注
入し、ｎ+型のソース領域１１とドレイン領域１２とを
形成する。図１７は、上記従来の製造方法によって製造
された半導体装置を示す平面図であって、図１６は図中
のＸ−Ｘ線における断面（ソース・ドレイン方向の断面
図）を示したものである。また、図１８は、図１７にお
けるＹ−Ｙにおける断面図（ゲート電極１０の延在方向
の断面図）を示したものである。
【０００４】
【発明が解決しようとする課題】 しかしながら、上記
の半導体装置の製造方法では、フィールド領域の選択酸
化膜６の形成と、ゲ−ト電極１０の形成工程とを別々に
行っていたので、製造工程が多いという欠点があった。
さらに、ゲ−ト電極１０を構成する多結晶シリコン８
は、図１８に示すように、選択酸化膜６に対して自己整
合的に形成されていないために、マスクずれが生じ易く
半導体装置の微細化を困難にしていた。本発明は、上記
欠点に鑑みて為されたものであり、製造工程を削減し、
併せて微細加工に適した半導体装置の製造方法を提供す
ることを目的としている。
の半導体装置の製造方法では、フィールド領域の選択酸
化膜６の形成と、ゲ−ト電極１０の形成工程とを別々に
行っていたので、製造工程が多いという欠点があった。
さらに、ゲ−ト電極１０を構成する多結晶シリコン８
は、図１８に示すように、選択酸化膜６に対して自己整
合的に形成されていないために、マスクずれが生じ易く
半導体装置の微細化を困難にしていた。本発明は、上記
欠点に鑑みて為されたものであり、製造工程を削減し、
併せて微細加工に適した半導体装置の製造方法を提供す
ることを目的としている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置の製造方法は、一導電型の
半導体基板上の全面に絶縁膜、多結晶シリコン膜、およ
び耐酸化性膜を順次形成する工程と、前記基板上のフィ
−ルド領域となる領域上の前記耐酸化性膜を選択的に除
去し前記多結晶シリコン膜の表面を部分的に露出する工
程と、前記耐酸化性膜をマスクとして露出された前記半
導体膜を熱酸化することにより前記フィ−ルド領域に選
択酸化膜を成長させる工程と、前記酸化性膜を除去し全
面に高融点金属シリサイド膜を形成する工程と、前記半
導体膜および高融点金属シリサイド膜を同時にパタ−ニ
ングすることにより、ゲ−ト電極を形成する工程と、前
記ゲ−ト電極の両側の前記基板の表面に逆導電型のソ−
ス領域およびドレイン領域を形成する工程とを具備する
ことを特徴としている。
に、本発明に係る半導体装置の製造方法は、一導電型の
半導体基板上の全面に絶縁膜、多結晶シリコン膜、およ
び耐酸化性膜を順次形成する工程と、前記基板上のフィ
−ルド領域となる領域上の前記耐酸化性膜を選択的に除
去し前記多結晶シリコン膜の表面を部分的に露出する工
程と、前記耐酸化性膜をマスクとして露出された前記半
導体膜を熱酸化することにより前記フィ−ルド領域に選
択酸化膜を成長させる工程と、前記酸化性膜を除去し全
面に高融点金属シリサイド膜を形成する工程と、前記半
導体膜および高融点金属シリサイド膜を同時にパタ−ニ
ングすることにより、ゲ−ト電極を形成する工程と、前
記ゲ−ト電極の両側の前記基板の表面に逆導電型のソ−
ス領域およびドレイン領域を形成する工程とを具備する
ことを特徴としている。
【０００６】
【作用】本発明に係る半導体装置の製造方法は、上記多
結晶シリコン膜を、耐酸化性膜をマスクとして熱酸化し
て選択酸化膜を形成し、その耐酸化性膜下に残存した多
結晶シリコン膜をポリサイド構造のゲ−ト電極の形成に
利用し、かつパッド酸化膜に相当する絶縁膜を除去せ
ず、ゲート酸化膜として利用しているので、従来方法に
比して製造工程を大幅に削減できる。さらに上記多結晶
シリコン膜は選択酸化膜に対して自己整合的に形成され
るので、マスクずれが生じず、半導体装置の微細化が可
能となる。
結晶シリコン膜を、耐酸化性膜をマスクとして熱酸化し
て選択酸化膜を形成し、その耐酸化性膜下に残存した多
結晶シリコン膜をポリサイド構造のゲ−ト電極の形成に
利用し、かつパッド酸化膜に相当する絶縁膜を除去せ
ず、ゲート酸化膜として利用しているので、従来方法に
比して製造工程を大幅に削減できる。さらに上記多結晶
シリコン膜は選択酸化膜に対して自己整合的に形成され
るので、マスクずれが生じず、半導体装置の微細化が可
能となる。
【０００７】
【実施例】以下で、本発明の一実施例を図１乃至図９を
参照しながら説明する。まず、図１に示すように、ｐ型
の半導体基板１１上の全面に熱酸化により約２０ｎｍの
SiO2膜１２を形成し、その上にＬＰＣＶＤ法により約５
０ｎｍの多結晶シリコン膜１３を形成し、さらにその上
にＬＰＣＶＤ法により約１００ｎｍのSi 3N4膜より成る
耐酸化性膜１４を形成する。
参照しながら説明する。まず、図１に示すように、ｐ型
の半導体基板１１上の全面に熱酸化により約２０ｎｍの
SiO2膜１２を形成し、その上にＬＰＣＶＤ法により約５
０ｎｍの多結晶シリコン膜１３を形成し、さらにその上
にＬＰＣＶＤ法により約１００ｎｍのSi 3N4膜より成る
耐酸化性膜１４を形成する。
【０００８】次に、図２に示すように、基板１１上のフ
ィ−ルド領域１５となる領域上の耐酸化性膜１４を選択
的に除去し多結晶シリコン膜１３の表面を部分的に露出
する。次いで、図３に示すように、耐酸化性膜１４を耐
酸化性マスクとして前記工程で露出された前記多結晶シ
リコン膜１３を例えば１０００℃で熱酸化することによ
り前記フィ−ルド領域１５にSiO2膜より成る選択酸化膜
［ＬＯＣＯＳ酸化膜］１６を約８００ｎｍ成長させる。
ィ−ルド領域１５となる領域上の耐酸化性膜１４を選択
的に除去し多結晶シリコン膜１３の表面を部分的に露出
する。次いで、図３に示すように、耐酸化性膜１４を耐
酸化性マスクとして前記工程で露出された前記多結晶シ
リコン膜１３を例えば１０００℃で熱酸化することによ
り前記フィ−ルド領域１５にSiO2膜より成る選択酸化膜
［ＬＯＣＯＳ酸化膜］１６を約８００ｎｍ成長させる。
【０００９】そして、図４に示すように、耐酸化性膜１
４を除去した後に、図５に示すように、ＬＰＣＶＤ法に
より全面に約１５０ｎｍの高融点金属シリサイド膜１７
を形成する。その高融点金属シリサイド膜１７として
は、例えばWSix膜，TiSix膜等を使用できる。次に、図
６に示すように、高融点金属シリサイド膜１７上にレジ
スト膜（不図示）を形成し、そのレジスト膜をマスクと
して高融点金属シリサイド膜１７と多結晶シリコン膜１
３を順次、異方性エッチングすることにより、多結晶シ
リコン膜１３と高融点金属シリサイド膜１７との積層膜
から成る、いわゆるポリサイド構造のゲ−ト電極１８を
形成する。なお、選択酸化膜１６の形成時にパッド酸化
膜として用いたSiO2膜１２をそのままゲート酸化膜とし
ている。
４を除去した後に、図５に示すように、ＬＰＣＶＤ法に
より全面に約１５０ｎｍの高融点金属シリサイド膜１７
を形成する。その高融点金属シリサイド膜１７として
は、例えばWSix膜，TiSix膜等を使用できる。次に、図
６に示すように、高融点金属シリサイド膜１７上にレジ
スト膜（不図示）を形成し、そのレジスト膜をマスクと
して高融点金属シリサイド膜１７と多結晶シリコン膜１
３を順次、異方性エッチングすることにより、多結晶シ
リコン膜１３と高融点金属シリサイド膜１７との積層膜
から成る、いわゆるポリサイド構造のゲ−ト電極１８を
形成する。なお、選択酸化膜１６の形成時にパッド酸化
膜として用いたSiO2膜１２をそのままゲート酸化膜とし
ている。
【００１０】そして、図７に示すように、ゲ−ト電極１
８を実質的なマスクとしてＮ型不純物、例えばＡｓ+イ
オンを５×１０15／ｃｍ2、７０ＫｅＶの条件下でイオ
ン注入することにより、前記基板１１の表面にｎ+型の
ソ−ス領域１９およびドレイン領域２０を形成する。図
８は、上記本発明の製造方法によって製造された半導体
装置を示す平面図であって、図７は図中のＸ−Ｘ線にお
ける断面（ソース・ドレイン方向の断面図）を示したも
のである。また、図９は、図８におけるＹ−Ｙにおける
断面図（ゲ−ト電極上であって、その延在方向の断面
図）を示したものである。図９から明らかなように、上
記方法により製造された半導体装置では、選択酸化膜１
６上に延在された部分のゲ−ト電極１８は、高融点金属
シリサイド膜１７の単層膜から構成される。
８を実質的なマスクとしてＮ型不純物、例えばＡｓ+イ
オンを５×１０15／ｃｍ2、７０ＫｅＶの条件下でイオ
ン注入することにより、前記基板１１の表面にｎ+型の
ソ−ス領域１９およびドレイン領域２０を形成する。図
８は、上記本発明の製造方法によって製造された半導体
装置を示す平面図であって、図７は図中のＸ−Ｘ線にお
ける断面（ソース・ドレイン方向の断面図）を示したも
のである。また、図９は、図８におけるＹ−Ｙにおける
断面図（ゲ−ト電極上であって、その延在方向の断面
図）を示したものである。図９から明らかなように、上
記方法により製造された半導体装置では、選択酸化膜１
６上に延在された部分のゲ−ト電極１８は、高融点金属
シリサイド膜１７の単層膜から構成される。
【００１１】上記のように、本発明の半導体装置の製造
方法によれば、半導体基板１上にSiO2膜１２、多結晶シ
リコン膜１３を形成し、耐酸化性膜１４を耐酸化性マス
クとして、その多結晶シリコン膜１３を選択酸化するこ
とにより選択酸化膜１６を形成し、耐酸化性膜１４の下
に残存した多結晶シリコン膜１３をポリサイド構造のゲ
−ト電極１８の形成に利用しかつ、SiO2膜１２をゲート
酸化膜として用いているので、従来方法に比して大幅に
製造工程を削減できる。さらに、選択酸化膜１６は多結
晶シリコン膜１３に対して自己整合的に形成されるの
で、ゲ−ト電極１７の選択酸化膜１６に対するマスクず
れが発生しなくなり、半導体装置をさらに微細化するこ
とが可能となる。
方法によれば、半導体基板１上にSiO2膜１２、多結晶シ
リコン膜１３を形成し、耐酸化性膜１４を耐酸化性マス
クとして、その多結晶シリコン膜１３を選択酸化するこ
とにより選択酸化膜１６を形成し、耐酸化性膜１４の下
に残存した多結晶シリコン膜１３をポリサイド構造のゲ
−ト電極１８の形成に利用しかつ、SiO2膜１２をゲート
酸化膜として用いているので、従来方法に比して大幅に
製造工程を削減できる。さらに、選択酸化膜１６は多結
晶シリコン膜１３に対して自己整合的に形成されるの
で、ゲ−ト電極１７の選択酸化膜１６に対するマスクず
れが発生しなくなり、半導体装置をさらに微細化するこ
とが可能となる。
【００１２】なお、高融点金属シリサイド膜１７の代わ
りに、多結晶シリコン膜若しくは多結晶シリコン膜と高
融点金属シリサイド膜との積層膜を採用することもでき
る。
りに、多結晶シリコン膜若しくは多結晶シリコン膜と高
融点金属シリサイド膜との積層膜を採用することもでき
る。
【００１３】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、半導体基板上に絶縁膜、多
結晶シリコン膜を形成し、その多結晶シリコン膜上に形
成した耐酸化性膜をマスクとして多結晶シリコン膜を熱
酸化して選択酸化膜を形成し、その耐酸化性膜下に残存
した多結晶シリコン膜をゲート電極の形成に利用し、か
つ上記絶縁膜をそのままゲート酸化膜としているので、
従来方法に比して製造工程を大幅に削減できる。
体装置の製造方法によれば、半導体基板上に絶縁膜、多
結晶シリコン膜を形成し、その多結晶シリコン膜上に形
成した耐酸化性膜をマスクとして多結晶シリコン膜を熱
酸化して選択酸化膜を形成し、その耐酸化性膜下に残存
した多結晶シリコン膜をゲート電極の形成に利用し、か
つ上記絶縁膜をそのままゲート酸化膜としているので、
従来方法に比して製造工程を大幅に削減できる。
【００１４】さらに、本発明に係る半導体装置の製造方
法によれば、ゲ−ト電極を構成する多結晶シリコン膜は
選択酸化膜に対して自己整合的に形成されるので、従来
方法のようなマスクずれが生じず、半導体装置の微細化
が可能となる。
法によれば、ゲ−ト電極を構成する多結晶シリコン膜は
選択酸化膜に対して自己整合的に形成されるので、従来
方法のようなマスクずれが生じず、半導体装置の微細化
が可能となる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図７】本発明の一実施例に係る半導体装置の製造方法
を説明する第７の断面図である。
を説明する第７の断面図である。
【図８】本発明に係る製造方法によって製造された半導
体装置を示す平面図である。
体装置を示す平面図である。
【図９】図８におけるＹ−Ｙ線断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第１の断面図である。
る第１の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る第２の断面図である。
る第２の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る第３の断面図である。
る第３の断面図である。
【図１３】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１４】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１５】従来例に係る半導体装置の製造方法を説明す
る第６の断面図である。
る第６の断面図である。
【図１６】従来例に係る半導体装置の製造方法を説明す
る第７の断面図である。
る第７の断面図である。
【図１７】従来例に係る製造方法によって製造された半
導体装置を示す平面図である。
導体装置を示す平面図である。
【図１８】図１８におけるＹーＹ線断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板上の全面に絶縁
膜、多結晶シリコン膜、および耐酸化性膜を順次形成す
る工程と、前記基板上のフィ−ルド領域となる領域上の
前記耐酸化性膜を選択的に除去し前記半導体膜の表面を
部分的に露出する工程と、前記耐酸化性膜をマスクとし
て露出された前記多結晶シリコン膜を熱酸化することに
より前記フィ−ルド領域に選択酸化膜を成長させる工程
と、前記耐酸化性膜を除去し全面に高融点金属シリサイ
ド膜を形成する工程と、前記多結晶シリコン膜および高
融点金属シリサイド膜を同時にパタ−ニングすることに
より、ゲ−ト電極を形成する工程と、前記ゲ−ト電極の
両側の前記基板の表面に逆導電型のソ−ス領域およびド
レイン領域を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上の全面にSiO
2膜、多結晶シリコン膜、およびSi3N4膜より成る耐酸化
性膜を順次形成する工程と、前記基板上のフィ−ルド領
域となる領域上の前記耐酸化性膜を選択的に除去し前記
多結晶シリコン膜の表面を部分的に露出する工程と、前
記耐酸化性膜を耐酸化性マスクとして前記工程で露出さ
れた前記多結晶シリコン膜を熱酸化することにより前記
フィ−ルド領域にSiO2膜より成る選択酸化膜を成長させ
る工程と、前記耐酸化性膜を除去し全面にWSix膜を形成
する工程と、前記WSix膜上にレジスト膜を形成し，その
レジスト膜をマスクとして前記WSix膜と多結晶シリコン
膜を順次異方性エッチングすることにより、前記多結晶
シリコン膜と前記WSix膜との積層膜から成るゲ−ト電極
を形成する工程と、前記ゲ−ト電極をマスクとして逆導
電型不純物をイオン注入することにより前記基板の表面
に逆導電型のソ−ス領域およびドレイン領域を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6104894A JPH07273324A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6104894A JPH07273324A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273324A true JPH07273324A (ja) | 1995-10-20 |
Family
ID=13159960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6104894A Pending JPH07273324A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273324A (ja) |
-
1994
- 1994-03-30 JP JP6104894A patent/JPH07273324A/ja active Pending
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