JPH0727358B2 - 画像表示装置 - Google Patents
画像表示装置Info
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- JPH0727358B2 JPH0727358B2 JP60056604A JP5660485A JPH0727358B2 JP H0727358 B2 JPH0727358 B2 JP H0727358B2 JP 60056604 A JP60056604 A JP 60056604A JP 5660485 A JP5660485 A JP 5660485A JP H0727358 B2 JPH0727358 B2 JP H0727358B2
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- JP
- Japan
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- display
- circuit
- signal
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Links
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 239000013589 supplement Substances 0.000 claims description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ブラウン管表示器などに所望の画像を表示
する画像表示装置に係り、たとえば、表示画面の水平表
示期間上の画素を任意に増加することにより、画像歪の
補正や任意かつ所望の画像を得る画像調整に関する。
する画像表示装置に係り、たとえば、表示画面の水平表
示期間上の画素を任意に増加することにより、画像歪の
補正や任意かつ所望の画像を得る画像調整に関する。
コンピュータとカラーテレビ受像機とを組み合わせるこ
とにより種々の画像情報を映像として表示する画像表示
装置が実用化されているが、カラーテレビの規格には、
NTSC、PALおよびSECAMの規格がある。
とにより種々の画像情報を映像として表示する画像表示
装置が実用化されているが、カラーテレビの規格には、
NTSC、PALおよびSECAMの規格がある。
このため、これら各規格間における走査線数の相違など
から規格間で同一の画像情報を表示させても、表示画面
に得られる画像は、それぞれ異なるものとなる。
から規格間で同一の画像情報を表示させても、表示画面
に得られる画像は、それぞれ異なるものとなる。
また、画素数との関係で画像情報を記憶し、かつ画面上
のアドレスに従って読み出して表示する場合、表示器な
どの特性、あるいは、その表示画面の大きさなどの関係
で表示文字などの画像に歪や文字間の間隔が狭いため、
文字が見にくいなどの不都合を生じることがある。
のアドレスに従って読み出して表示する場合、表示器な
どの特性、あるいは、その表示画面の大きさなどの関係
で表示文字などの画像に歪や文字間の間隔が狭いため、
文字が見にくいなどの不都合を生じることがある。
そこで、この発明は、画像のアスペクト比を調整するこ
とにより、任意かつ所望の画像を得ようとするものであ
る。
とにより、任意かつ所望の画像を得ようとするものであ
る。
この発明の画像表示装置は、第１図に例示するように、
外部から任意のアスペクト比でもって画面上に画像を表
示させるための信号を入力するアスペクト比調整入力手
段と、所定の画素数で構成され、画面上に表示されるた
めの画像情報を記憶する画像記憶手段と、前記画像記憶
手段か表示すべき画像情報を読み出すため読出信号を発
生する読出信号発生手段と、画像表示のための同期信号
を発生する同期信号発生手段と、前記アスペクト比調整
入力手段によって入力された信号に基づいて前記読出信
号発生手段および同期信号発生手段を制御し、任意の間
隔で水平方向に画素を挿入し画面の水平方向に画像表示
可能な領域を補足するとともに、この画素の挿入直前に
表示された画像情報を前記挿入された画素上に表示する
ようにした画像補正手段とを備えたことを特徴とする。
外部から任意のアスペクト比でもって画面上に画像を表
示させるための信号を入力するアスペクト比調整入力手
段と、所定の画素数で構成され、画面上に表示されるた
めの画像情報を記憶する画像記憶手段と、前記画像記憶
手段か表示すべき画像情報を読み出すため読出信号を発
生する読出信号発生手段と、画像表示のための同期信号
を発生する同期信号発生手段と、前記アスペクト比調整
入力手段によって入力された信号に基づいて前記読出信
号発生手段および同期信号発生手段を制御し、任意の間
隔で水平方向に画素を挿入し画面の水平方向に画像表示
可能な領域を補足するとともに、この画素の挿入直前に
表示された画像情報を前記挿入された画素上に表示する
ようにした画像補正手段とを備えたことを特徴とする。
したがって、この発明は、特定の画面の水平方向の表示
領域に任意の表示部分を挿入して画面上のアスペクト比
を調整して画面を補正する。
領域に任意の表示部分を挿入して画面上のアスペクト比
を調整して画面を補正する。
また、画像補正手段によって挿入される表示部分は、キ
ャラクタ表示の間隙内に設定すれば、キャラクタ表示へ
の影響を防止できる。
ャラクタ表示の間隙内に設定すれば、キャラクタ表示へ
の影響を防止できる。
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図は、この発明の画像表示装置の実施例を示し、８
×８ドット表示の最右端に１ドット分の表示部を増加し
て画像の横方向の表示幅を修正するものである。
×８ドット表示の最右端に１ドット分の表示部を増加し
て画像の横方向の表示幅を修正するものである。
第１図において、この画像表示装置には、所定の画素か
らなる画像情報を記憶する書込み読出し可能な画像記憶
手段としてビデオ記憶素子（Ｖ−RAM）２が設けられ、
このビデオ記憶素子２には、キャラクタやグラフィック
などの種々の画像情報が図示していない中央演算処理装
置などの制御手段を介して書き込まれている。
らなる画像情報を記憶する書込み読出し可能な画像記憶
手段としてビデオ記憶素子（Ｖ−RAM）２が設けられ、
このビデオ記憶素子２には、キャラクタやグラフィック
などの種々の画像情報が図示していない中央演算処理装
置などの制御手段を介して書き込まれている。
このビデオ記憶素子２に記憶された画像情報は、読出信
号としての水平アドレスA0、A1・・・A4および垂直アド
レスA7、A8・・・A14の指定に基づいて読み出すことが
できる。
号としての水平アドレスA0、A1・・・A4および垂直アド
レスA7、A8・・・A14の指定に基づいて読み出すことが
できる。
ビデオ記憶素子２から表示すべき画像情報を読み出すた
めのアドレス指定、即ち、読出信号を発生する読出信号
発生手段として水平カウンタ４とともに、読出信号発生
手段として垂直カウンタ６が設けられ、水平カウンタ４
は342進カウンタ、垂直カウンタ６は262進カウンタで構
成されている。
めのアドレス指定、即ち、読出信号を発生する読出信号
発生手段として水平カウンタ４とともに、読出信号発生
手段として垂直カウンタ６が設けられ、水平カウンタ４
は342進カウンタ、垂直カウンタ６は262進カウンタで構
成されている。
水平カウンタ４が発生する９ビットのカウント出力中の
最下位および最上位のビットを除いた並列ビット出力HQ
1、HQ2・・・HQ7は、ビデオ記憶素子２の読出信号とし
て水平アドレスA0、A1・・・A6となり、垂直カウンタ６
が発生する８ビットの並列ビット出力VQ0、VQ1・・・VQ
7は、ビデオ記憶素子２の読出信号として垂直アドレスA
7、A8・・・A14に対応している。
最下位および最上位のビットを除いた並列ビット出力HQ
1、HQ2・・・HQ7は、ビデオ記憶素子２の読出信号とし
て水平アドレスA0、A1・・・A6となり、垂直カウンタ６
が発生する８ビットの並列ビット出力VQ0、VQ1・・・VQ
7は、ビデオ記憶素子２の読出信号として垂直アドレスA
7、A8・・・A14に対応している。
また、水平カウンタ４の全並列ビット出力HQ0、HQ1・・
・HQ8はデコーダ８に加えられ、デコーダ８は水平カウ
ンタ４の最終カウント値「341」の１クロックパルス前
のカウント値「340」を出力し、この出力はセレクト回
路10に加えられ、このセレクト回路10の出力は、遅延回
路12を介して水平カウンタ４のリセット入力Ｒ、垂直カ
ウンタ６のクロック入力CKに加えられている。
・HQ8はデコーダ８に加えられ、デコーダ８は水平カウ
ンタ４の最終カウント値「341」の１クロックパルス前
のカウント値「340」を出力し、この出力はセレクト回
路10に加えられ、このセレクト回路10の出力は、遅延回
路12を介して水平カウンタ４のリセット入力Ｒ、垂直カ
ウンタ６のクロック入力CKに加えられている。
また、水平カウンタ４の下位ビット出力HQ0、HQ1、HQ2
は、画像補正手段としての画像補正論理回路14に加えら
れている。
は、画像補正手段としての画像補正論理回路14に加えら
れている。
画像補正論理回路14は、調整入力端子22に入力された信
号に基づいて、後述の読出信号発生手段および同期信号
発生手段を制御することにより、任意の間隔で水平方向
に画素を挿入し画面の水平方向に画像表示可能な領域を
補足するとともに、この画素の挿入直前に表示された画
像情報を前記挿入された画素上に表示するための論理回
路である。
号に基づいて、後述の読出信号発生手段および同期信号
発生手段を制御することにより、任意の間隔で水平方向
に画素を挿入し画面の水平方向に画像表示可能な領域を
補足するとともに、この画素の挿入直前に表示された画
像情報を前記挿入された画素上に表示するための論理回
路である。
すなわち、水平カウンタ４の並列ビット出力HQ0、HQ1・
・・HQ8の下位ビット出力HQ2、HQ1およびインバータ15
によって反転されるHQ0はそれぞれAND回路16に入力さ
れ、この下位ビットHQ2、HQ1、HQ0が「１」「１」
「０」となったとき、前記AND回路16の入力条件が成立
し、論理積出力が発生するようにマトリックスが構成さ
れている。そして、AND回路16の出力は遅延回路18に加
えられ、この遅延回路18の出力は、AND回路20に加えら
れている。このAND回路20には、アスペクト比調整入力
手段としての調整入力端子22に加えられるアスペクト比
調整入力Ac、水平カウンタ４の出力をデコードするデコ
ーダ24の出力HN1、HN2のいずれか一方を選択するセレク
ト回路26の出力が加えられており、そのAND条件の成立
によって発生する出力は、インバータ28を介してAND回
路30に制御信号として加えられ、クロックパルスCPとの
AND条件の成立に応じて発生するパルス出力は、水平カ
ウンタ４のクロック入力CKに加えられている。
・・HQ8の下位ビット出力HQ2、HQ1およびインバータ15
によって反転されるHQ0はそれぞれAND回路16に入力さ
れ、この下位ビットHQ2、HQ1、HQ0が「１」「１」
「０」となったとき、前記AND回路16の入力条件が成立
し、論理積出力が発生するようにマトリックスが構成さ
れている。そして、AND回路16の出力は遅延回路18に加
えられ、この遅延回路18の出力は、AND回路20に加えら
れている。このAND回路20には、アスペクト比調整入力
手段としての調整入力端子22に加えられるアスペクト比
調整入力Ac、水平カウンタ４の出力をデコードするデコ
ーダ24の出力HN1、HN2のいずれか一方を選択するセレク
ト回路26の出力が加えられており、そのAND条件の成立
によって発生する出力は、インバータ28を介してAND回
路30に制御信号として加えられ、クロックパルスCPとの
AND条件の成立に応じて発生するパルス出力は、水平カ
ウンタ４のクロック入力CKに加えられている。
また、デコーダ24の出力HN3および出力HN4はセレクト回
路31に加えられており、各セレクト回路10、26、31には
アスペクト比調整入力Acがその選択制御入力として加え
られている。なお、デコーダ24の出力HN1は、カウント
数「０」〜「255」、出力HN2はカウント数「０」〜「22
7」、出力HN3はカウント数「261」〜「286」、出力HN4
はカウント数「289」〜「314」に設定されている。
路31に加えられており、各セレクト回路10、26、31には
アスペクト比調整入力Acがその選択制御入力として加え
られている。なお、デコーダ24の出力HN1は、カウント
数「０」〜「255」、出力HN2はカウント数「０」〜「22
7」、出力HN3はカウント数「261」〜「286」、出力HN4
はカウント数「289」〜「314」に設定されている。
一方、垂直カウンタ６の出力はデコーダ32に加えられ、
その特定出力VNm（たとえばカウント数261）は垂直カウ
ンタ６のリセット入力Ｒに加えられている。
その特定出力VNm（たとえばカウント数261）は垂直カウ
ンタ６のリセット入力Ｒに加えられている。
セレクト回路31の出力によって得られる水平同期信号Ｈ
と、垂直カウンタ６の出力を符号化するデコーダ32の出
力VN2で与えられる垂直同期信号Ｖは、エクスクルーシ
ブOR回路34（以下EX−OR34という）に加えられ、このEX
−OR34で得られた複合同期信号CSYNCは、ブラウン管表
示器36（以下CRT36という）に加えられている。即ち、
デコーダ24およびセレクト回路31が水平同期信号発生手
段、デコーダ32が垂直同期信号発生手段を構成してい
る。
と、垂直カウンタ６の出力を符号化するデコーダ32の出
力VN2で与えられる垂直同期信号Ｖは、エクスクルーシ
ブOR回路34（以下EX−OR34という）に加えられ、このEX
−OR34で得られた複合同期信号CSYNCは、ブラウン管表
示器36（以下CRT36という）に加えられている。即ち、
デコーダ24およびセレクト回路31が水平同期信号発生手
段、デコーダ32が垂直同期信号発生手段を構成してい
る。
そして、ビデオ記憶素子２から出力された８ビットの画
像情報は、レジスタ38を介して上位４ビットと下位４ビ
ットに分離されてセレクト回路40に加えられて４ビット
の画像情報に変換され、この画像情報はカラー信号源と
してのカラーパレット回路42に加えられる。このカラー
パレット回路42から出力された赤（Ｒ）、緑（Ｇ）およ
び青（Ｂ）の色信号は、それぞれAND回路44、46、48に
個別に加えられ、各AND回路44、46、48には、デコーダ3
2の出力VN1とセレクジト回路26の出力によるAND条件の
成立によって発生するAND回路50の出力が制御信号とし
て加えられている。各AND回路44、46、48の出力はDA変
換器52に加えられ、DA変換器52の出力は画像表示信号と
して複合同期信号CSYNCに同期してCRT36に加えられる。
像情報は、レジスタ38を介して上位４ビットと下位４ビ
ットに分離されてセレクト回路40に加えられて４ビット
の画像情報に変換され、この画像情報はカラー信号源と
してのカラーパレット回路42に加えられる。このカラー
パレット回路42から出力された赤（Ｒ）、緑（Ｇ）およ
び青（Ｂ）の色信号は、それぞれAND回路44、46、48に
個別に加えられ、各AND回路44、46、48には、デコーダ3
2の出力VN1とセレクジト回路26の出力によるAND条件の
成立によって発生するAND回路50の出力が制御信号とし
て加えられている。各AND回路44、46、48の出力はDA変
換器52に加えられ、DA変換器52の出力は画像表示信号と
して複合同期信号CSYNCに同期してCRT36に加えられる。
以上の構成に基づき、その動作を説明する。
水平カウンタ４の並列ビット出力HQ0〜HQ8がデコータ８
に加えられ、セレクト回路10からは調整入力端子22に加
えられるアスペクト比調整入力Acに応じてカウント値
「312」または最終カウント値「340」の何れかが選択さ
れて出力され、その出力信号は遅延回路12でクロックパ
ルスだけ遅延させた後、水平カウンタ４のリセット入力
Ｒ、垂直カウンタ６のクロック入力CKに加えられる。す
なわち、垂直カウンタ６は、セレクト回路10の出力に応
じて垂直同期信号期間が設定され、カウント値「341」
または「313」で設定された時間間隔を持つ垂直同期信
号が形成される。
に加えられ、セレクト回路10からは調整入力端子22に加
えられるアスペクト比調整入力Acに応じてカウント値
「312」または最終カウント値「340」の何れかが選択さ
れて出力され、その出力信号は遅延回路12でクロックパ
ルスだけ遅延させた後、水平カウンタ４のリセット入力
Ｒ、垂直カウンタ６のクロック入力CKに加えられる。す
なわち、垂直カウンタ６は、セレクト回路10の出力に応
じて垂直同期信号期間が設定され、カウント値「341」
または「313」で設定された時間間隔を持つ垂直同期信
号が形成される。
また、水平カウンタ４の下位ビット出力HQ0の反転信
号、出力HQ1およびHQ2はAND回路16に加えられ、すなわ
ち、出力HQ0、HQ1、HQ2が「０」「１」「１」によってA
ND条件が成立する。このAND回路16の出力は、遅延回路1
8で１クロックパルスだけ遅延させた後、AND回路20に加
えられる。
号、出力HQ1およびHQ2はAND回路16に加えられ、すなわ
ち、出力HQ0、HQ1、HQ2が「０」「１」「１」によってA
ND条件が成立する。このAND回路16の出力は、遅延回路1
8で１クロックパルスだけ遅延させた後、AND回路20に加
えられる。
このとき、調整入力端子22に加えられるアスペクト比調
整入力Acに「１」が立っている場合、その入力「１」
と、その調整入力Acによってセレクト回路26の選択出力
と、遅延回路18の遅延出力とによってAND条件が成立す
る。このAND回路20の出力は、インバータ28で反転さ
れ、その反転信号「０」がクロックパルスとともに、AN
D回路30に加えられ、AND回路30のAND条件が不成立とな
り、クロック入力CKが１クロックパルス分だけ停止し、
水平カウンタ４の最下位ビットのカウントが停止され
る。
整入力Acに「１」が立っている場合、その入力「１」
と、その調整入力Acによってセレクト回路26の選択出力
と、遅延回路18の遅延出力とによってAND条件が成立す
る。このAND回路20の出力は、インバータ28で反転さ
れ、その反転信号「０」がクロックパルスとともに、AN
D回路30に加えられ、AND回路30のAND条件が不成立とな
り、クロック入力CKが１クロックパルス分だけ停止し、
水平カウンタ４の最下位ビットのカウントが停止され
る。
この結果、再び９ドット目に８ドット目の表示を１クロ
ックパルス間だけ繰り返すことになり、９ドット目に新
たな表示部が形成されることになる。
ックパルス間だけ繰り返すことになり、９ドット目に新
たな表示部が形成されることになる。
そして、10ドット目のクロックパルスが加わると、AND
回路16のAND条件が不成立となり、AND回路20のAND条件
も不成立となるので、AND回路20の出力「０」のインバ
ータ28による反転信号「１」によってAND条件が成立
し、水平カウンタ４に再びクロック入力CKが加えられ
る。
回路16のAND条件が不成立となり、AND回路20のAND条件
も不成立となるので、AND回路20の出力「０」のインバ
ータ28による反転信号「１」によってAND条件が成立
し、水平カウンタ４に再びクロック入力CKが加えられ
る。
第１表は水平カウンタ４と水平アドレスの関係を示して
おり、下位ビット３桁が「０」「１」「１」となる水平
アドレス時、すなわち、９ドット目の水平アドレスのシ
フトを停止し、８ドット目の画像を持続した１ドット分
の表示部が加えられる。
おり、下位ビット３桁が「０」「１」「１」となる水平
アドレス時、すなわち、９ドット目の水平アドレスのシ
フトを停止し、８ドット目の画像を持続した１ドット分
の表示部が加えられる。
第２図はCRT36の画像表示エリヤの一例を示しており、H
1は左水平走査帰線期間、H2は水平アクティブ表示領
域、H3は右水平走査帰線期間、H4は水平同期信号期間、
V1は垂直走査帰線期間、V2は垂直アクティブ表示領域、
V3は垂直走査帰線期間、V4は垂直同期信号期間を示す。
すなわち、表示領域VDは、水平アクティブ領域H2と垂直
アクティブ領域V2で区画されており、水平方向の１画素
からなる表示部が、水平アクティブ領域H2の任意の位
置、この実施例では、８ドット毎に加えられている。
1は左水平走査帰線期間、H2は水平アクティブ表示領
域、H3は右水平走査帰線期間、H4は水平同期信号期間、
V1は垂直走査帰線期間、V2は垂直アクティブ表示領域、
V3は垂直走査帰線期間、V4は垂直同期信号期間を示す。
すなわち、表示領域VDは、水平アクティブ領域H2と垂直
アクティブ領域V2で区画されており、水平方向の１画素
からなる表示部が、水平アクティブ領域H2の任意の位
置、この実施例では、８ドット毎に加えられている。
第３図に示すように、８×８ドットの文字表示「PA・
・」のようにキャラクタ表示について、第４図に示すよ
うに、その表示の８ドット目に１ドットの表示部を挿入
したものであり、表示文字の間隔、すなわち、横方向の
行間を増加し、表示文字「PA・・」が見易くなってい
る。
・」のようにキャラクタ表示について、第４図に示すよ
うに、その表示の８ドット目に１ドットの表示部を挿入
したものであり、表示文字の間隔、すなわち、横方向の
行間を増加し、表示文字「PA・・」が見易くなってい
る。
また、このようなアスペクト比の調整による画像補正に
よってキャラクタ表示の歪を除去することもでき、文字
表示ではその空間部分のドットエリヤを大きくすること
により、表示文字への影響を除くことができる。
よってキャラクタ表示の歪を除去することもでき、文字
表示ではその空間部分のドットエリヤを大きくすること
により、表示文字への影響を除くことができる。
なお、実施例ではアスペクト比の調整を８ドット目の１
ドットの表示部を加えたが、任意のアスペクト比を設定
するために表示部の挿入位置、挿入ドット数など任意に
設定し、任意の補正比率を設定して所望の画像を得るこ
とが可能である。
ドットの表示部を加えたが、任意のアスペクト比を設定
するために表示部の挿入位置、挿入ドット数など任意に
設定し、任意の補正比率を設定して所望の画像を得るこ
とが可能である。
以上説明したように、この発明によれば、テレビジョン
規格に合わせて表示すべき画像情報に任意の画素を補足
し、表示画面の水平方向の拡大によって画面のアスペク
ト比が調整できるので、任意かつ所望の画像を得ること
ができ、画像表示能力の向上を図ることができるととも
に、テレビジョン規格による画面のアスペクト比の相違
によって生じる画像歪を確実に防止することができる。
規格に合わせて表示すべき画像情報に任意の画素を補足
し、表示画面の水平方向の拡大によって画面のアスペク
ト比が調整できるので、任意かつ所望の画像を得ること
ができ、画像表示能力の向上を図ることができるととも
に、テレビジョン規格による画面のアスペクト比の相違
によって生じる画像歪を確実に防止することができる。
第１図はこの発明の画像表示装置の実施例を示すブロッ
ク図、第２図は画面の表示エリヤを示す説明図、第３図
は補正前の文字表示画像を示す説明図、第４図は補正後
の文字表示画像を示す説明図である。 ２……画像記憶手段としてのビデオ記憶素子、４……水
平カウンタ、６……垂直カウンタ、８……デコーダ、14
……画像補正手段としての画像補正論理回路、22……ア
スペクト比調整入力手段としての調整入力端子。
ク図、第２図は画面の表示エリヤを示す説明図、第３図
は補正前の文字表示画像を示す説明図、第４図は補正後
の文字表示画像を示す説明図である。 ２……画像記憶手段としてのビデオ記憶素子、４……水
平カウンタ、６……垂直カウンタ、８……デコーダ、14
……画像補正手段としての画像補正論理回路、22……ア
スペクト比調整入力手段としての調整入力端子。
Claims (2)
- 【請求項１】外部から任意のアスペクト比でもって画面
上に画像を表示させるための信号を入力するアスペクト
比調整入力手段と、 所定の画素数で構成され、画面上に表示されるための画
像情報を記憶する画像記憶手段と、 前記画像記憶手段から表示すべき画像情報を読み出すた
め読出信号を発生する読出信号発生手段と、 画像表示のための同期信号を発生する同期信号発生手段
と、 前記アスペクト比調整入力手段によって入力された信号
に基づいて前記読出信号発生手段および同期信号発生手
段を制御し、任意の間隔で水平方向に画素を挿入し画面
の水平方向に画像表示可能な領域を補足するとともに、
この画素の挿入直前に表示された画像情報を前記挿入さ
れた画素上に表示するようにした画像補正手段と、 を備えたことを特徴とする画像表示装置。 - 【請求項２】前記画像補正手段によって挿入される画素
は、画像記憶手段から読み出されたキャラクタの間隔内
に設定したことを特徴とする特許請求の範囲第１項に記
載の画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056604A JPH0727358B2 (ja) | 1985-03-20 | 1985-03-20 | 画像表示装置 |
| EP19860103631 EP0195998B1 (en) | 1985-03-20 | 1986-03-18 | Display controller |
| DE8686103631T DE3680693D1 (de) | 1985-03-20 | 1986-03-18 | Anzeigesteuergeraet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056604A JPH0727358B2 (ja) | 1985-03-20 | 1985-03-20 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214879A JPS61214879A (ja) | 1986-09-24 |
| JPH0727358B2 true JPH0727358B2 (ja) | 1995-03-29 |
Family
ID=13031826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056604A Expired - Lifetime JPH0727358B2 (ja) | 1985-03-20 | 1985-03-20 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727358B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2613933B2 (ja) * | 1988-12-02 | 1997-05-28 | 株式会社 日立製作所 | 表示容量変換装置および表示システム |
| JPH02308296A (ja) * | 1989-05-24 | 1990-12-21 | Hudson Soft Co Ltd | ビデオ信号周波数逓倍装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220787A (ja) * | 1983-05-30 | 1984-12-12 | 富士通株式会社 | 罫線出力制御方式 |
-
1985
- 1985-03-20 JP JP60056604A patent/JPH0727358B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214879A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |