JPH07273631A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07273631A JPH07273631A JP6058384A JP5838494A JPH07273631A JP H07273631 A JPH07273631 A JP H07273631A JP 6058384 A JP6058384 A JP 6058384A JP 5838494 A JP5838494 A JP 5838494A JP H07273631 A JPH07273631 A JP H07273631A
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- 238000010586 diagram Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 8
- 238000013459 approach Methods 0.000 description 3
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- 238000007599 discharging Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路内に設けられる出力回路のス
イッチング時に発生するノイズを低減する。 【構成】 入力端子Ｘに信号が入力されると、ドライバ
３０によって出力用ＰＭＯＳ４１及びＮＭＯＳ４２がオ
ン，オフ動作する。出力端子Ｙの電圧によってＰＭＯＳ
５１及びＮＭＯＳ６１のゲート制御が行われ、該出力端
子Ｙの電圧によってノードＮ３１，Ｎ３２がフィードバ
ック制御される。そのため、直流安定時の電流駆動能力
を損なうことなく、ＰＭＯＳ４１及びＮＭＯＳ４２の抵
抗値をそのスイッチングの開始時にのみ大きくできる。
従って、ＰＭＯＳ４１あるいはＮＭＯＳ４２に過渡的に
流れる大電流を制限し、この電流によるノイズを低減で
きる。
イッチング時に発生するノイズを低減する。 【構成】 入力端子Ｘに信号が入力されると、ドライバ
３０によって出力用ＰＭＯＳ４１及びＮＭＯＳ４２がオ
ン，オフ動作する。出力端子Ｙの電圧によってＰＭＯＳ
５１及びＮＭＯＳ６１のゲート制御が行われ、該出力端
子Ｙの電圧によってノードＮ３１，Ｎ３２がフィードバ
ック制御される。そのため、直流安定時の電流駆動能力
を損なうことなく、ＰＭＯＳ４１及びＮＭＯＳ４２の抵
抗値をそのスイッチングの開始時にのみ大きくできる。
従って、ＰＭＯＳ４１あるいはＮＭＯＳ４２に過渡的に
流れる大電流を制限し、この電流によるノイズを低減で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路を有するＭＯ
Ｓ型等の半導体集積回路、特にスイッチング時に発生す
る急激な大電流や、それによるノイズに対して対策を施
した出力回路に関するものである。
Ｓ型等の半導体集積回路、特にスイッチング時に発生す
る急激な大電流や、それによるノイズに対して対策を施
した出力回路に関するものである。
【０００２】
【従来の技術】図２は、従来のＭＯＳ型半導体集積回路
内に設けられる出力回路の回路図である。この出力回路
は、半導体集積回路内部の信号を外部に伝達する回路で
あり、該半導体集積回路内部の信号を入力する入力端子
Ｘを有し、それには信号入力用のドライバ１０が接続さ
れている。ドライバ１０は、２個のインバータ１１，１
２で構成され、それらの出力側ノード（接点）Ｎ１１，
Ｎ１２に、外部に接続される負荷を駆動するための出力
用のＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２１のゲート及びＮチャンネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）２２のゲートがそれ
ぞれ接続されている。ＰＭＯＳ２１のソースは高電位の
電源電位ＶＣＣに接続され、そのドレインが出力端子Ｙ
に接続されている。出力端子Ｙは、外部に負荷が接続さ
れる端子であり、それにはＮＭＯＳ２２のドレインが接
続され、さらにそのＮＭＯＳ２２のソースが接地電位Ｖ
ＳＳに接続されている。出力用のＰＭＯＳ２１は、電源
電位ＶＣＣ側から出力端子Ｙへ流出電流−ｉを流すトラ
ンジスタであり、またＮＭＯＳ２２は出力端子Ｙから接
地電位ＶＳＳ側に流入電流ｉを流すトランジスタであ
る。図３は、図２に示す出力回路の電圧電流波形図であ
る。半導体集積回路内で処理された信号は、処理結果を
外部に伝達するために入力端子Ｘに入力され、ドライバ
１０内のインバータ１１，１２で反転される。インバー
タ１１，１２で反転された信号は、それらの出力側ノー
ドＮ１１，Ｎ１２を介して、外部負荷を駆動するための
出力段のＰＭＯＳ２１のゲート及びＮＭＯＳ２２のゲー
トへそれぞれ送られる。すると、ＰＭＯＳ２１またはＮ
ＭＯＳ２２がオン，オフ動作し、出力端子Ｙに接続され
た負荷を駆動する。例えば、入力端子Ｘに入力される信
号が“Ｈ”レベルの時、それがインバータ１１，１２で
反転されてそれらの出力側ノードＮ１１，Ｎ１２が
“Ｌ”レベルになる。ノードＮ１１，Ｎ１２が“Ｌ”レ
ベルになると、ＰＭＯＳ２１がオンすると共にＮＭＯＳ
２２がオフする。すると、電源電位ＶＣＣ側から出力端
子Ｙへ流出電流−ｉが流れる。また、入力端子Ｘに入力
される信号が“Ｌ”レベルの時、それがインバータ１
１，１２で反転されてそれらの出力側ノードＮ１１，Ｎ
１２が“Ｈ”レベルになる。ノードＮ１１，Ｎ１２が
“Ｈ”レベルになると、ＰＭＯＳ２１がオフすると共に
ＮＭＯＳ２２がオンし、該ＮＭＯＳ２２を通して出力端
子Ｙから接地電位ＶＳＳ側へ流入電流ｉが流れる。
内に設けられる出力回路の回路図である。この出力回路
は、半導体集積回路内部の信号を外部に伝達する回路で
あり、該半導体集積回路内部の信号を入力する入力端子
Ｘを有し、それには信号入力用のドライバ１０が接続さ
れている。ドライバ１０は、２個のインバータ１１，１
２で構成され、それらの出力側ノード（接点）Ｎ１１，
Ｎ１２に、外部に接続される負荷を駆動するための出力
用のＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２１のゲート及びＮチャンネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）２２のゲートがそれ
ぞれ接続されている。ＰＭＯＳ２１のソースは高電位の
電源電位ＶＣＣに接続され、そのドレインが出力端子Ｙ
に接続されている。出力端子Ｙは、外部に負荷が接続さ
れる端子であり、それにはＮＭＯＳ２２のドレインが接
続され、さらにそのＮＭＯＳ２２のソースが接地電位Ｖ
ＳＳに接続されている。出力用のＰＭＯＳ２１は、電源
電位ＶＣＣ側から出力端子Ｙへ流出電流−ｉを流すトラ
ンジスタであり、またＮＭＯＳ２２は出力端子Ｙから接
地電位ＶＳＳ側に流入電流ｉを流すトランジスタであ
る。図３は、図２に示す出力回路の電圧電流波形図であ
る。半導体集積回路内で処理された信号は、処理結果を
外部に伝達するために入力端子Ｘに入力され、ドライバ
１０内のインバータ１１，１２で反転される。インバー
タ１１，１２で反転された信号は、それらの出力側ノー
ドＮ１１，Ｎ１２を介して、外部負荷を駆動するための
出力段のＰＭＯＳ２１のゲート及びＮＭＯＳ２２のゲー
トへそれぞれ送られる。すると、ＰＭＯＳ２１またはＮ
ＭＯＳ２２がオン，オフ動作し、出力端子Ｙに接続され
た負荷を駆動する。例えば、入力端子Ｘに入力される信
号が“Ｈ”レベルの時、それがインバータ１１，１２で
反転されてそれらの出力側ノードＮ１１，Ｎ１２が
“Ｌ”レベルになる。ノードＮ１１，Ｎ１２が“Ｌ”レ
ベルになると、ＰＭＯＳ２１がオンすると共にＮＭＯＳ
２２がオフする。すると、電源電位ＶＣＣ側から出力端
子Ｙへ流出電流−ｉが流れる。また、入力端子Ｘに入力
される信号が“Ｌ”レベルの時、それがインバータ１
１，１２で反転されてそれらの出力側ノードＮ１１，Ｎ
１２が“Ｈ”レベルになる。ノードＮ１１，Ｎ１２が
“Ｈ”レベルになると、ＰＭＯＳ２１がオフすると共に
ＮＭＯＳ２２がオンし、該ＮＭＯＳ２２を通して出力端
子Ｙから接地電位ＶＳＳ側へ流入電流ｉが流れる。
【０００３】
【発明が解決しようとする課題】半導体集積回路が高速
化するにつれ、その出力回路のスピードアップも求めら
れている。そこで、従来の図２に示す出力回路では、外
部の負荷を高速で駆動するために出力用ＰＭＯＳ２１及
びＮＭＯＳ２２のトランジスタサイズを大きくしてそれ
らのオン抵抗を低抵抗値に設定し、容量性負荷への充電
や放電を大電流で行うことにより、高速化を実現してい
る。ところが、負荷へ、または負荷から出力用ＰＭＯＳ
２１及びＮＭＯＳ２２に流れる充放電電流が大きいと、
次のような問題が生じる。図３の電圧電流波形図に示す
ように、出力端子Ｙが“Ｈ”レベルから“Ｌ”レベルに
変化する時、負荷からの流入電流（放電電流）ｉは該負
荷からＮＭＯＳ２２を経て接地電位ＶＳＳ側へ流れる。
また、出力端子Ｙが“Ｌ”レベルから“Ｈ”レベルに変
化する時、負荷への流出電流（充電電流）−ｉは電源電
位ＶＣＣ側からＰＭＯＳ２１を経て負荷へ流れる。これ
らの電流ｉ，−ｉにより、電源電位ＶＣＣ側あるいは接
地電位ＶＳＳ側に、または出力自身にノイズが発生す
る。このノイズは、半導体集積回路内の電源ライン、接
地ラインの抵抗、ボンディング線とインナーリードの抵
抗とインダクタンス等が原因となって起きる。このノイ
ズは、出力端子Ｙに接続される外部回路のみならず、半
導体集積回路内にも悪影響を及ぼす。例えば、半導体集
積回路内にラッチ入力回路、ラッチ回路、及びフリップ
フロップ回路等が設けられている時、そのラッチ入力回
路にノイズがのって該ラッチ回路に誤データを入力させ
たり、あるいは該フリップフロップ回路を反転させるお
それがある。さらに、出力用ＰＭＯＳ２１及びＮＭＯＳ
２２のスイッチング時に発生する電磁ノイズも問題とな
る。出力端子Ｙから出力される出力電圧の立上がりや立
下がり特性が急峻であればあるほど、高調波成分を多く
含んだノイズが発生することになる。この電磁ノイズ
は、外部のラジオ等の通信機器に電磁障害を引起こす原
因になる。本発明は、前記従来技術が持っていた課題と
して、従来の出力回路では外部の負荷を高速で駆動する
ために出力用トランジスタサイズを大きくして低抵抗値
に設定しているため、そのスイッチング時に大電流が流
れてノイズが発生するという点について解決し、スイッ
チング時に出力回路から発生するノイズを低減した半導
体集積回路を提供するものである。
化するにつれ、その出力回路のスピードアップも求めら
れている。そこで、従来の図２に示す出力回路では、外
部の負荷を高速で駆動するために出力用ＰＭＯＳ２１及
びＮＭＯＳ２２のトランジスタサイズを大きくしてそれ
らのオン抵抗を低抵抗値に設定し、容量性負荷への充電
や放電を大電流で行うことにより、高速化を実現してい
る。ところが、負荷へ、または負荷から出力用ＰＭＯＳ
２１及びＮＭＯＳ２２に流れる充放電電流が大きいと、
次のような問題が生じる。図３の電圧電流波形図に示す
ように、出力端子Ｙが“Ｈ”レベルから“Ｌ”レベルに
変化する時、負荷からの流入電流（放電電流）ｉは該負
荷からＮＭＯＳ２２を経て接地電位ＶＳＳ側へ流れる。
また、出力端子Ｙが“Ｌ”レベルから“Ｈ”レベルに変
化する時、負荷への流出電流（充電電流）−ｉは電源電
位ＶＣＣ側からＰＭＯＳ２１を経て負荷へ流れる。これ
らの電流ｉ，−ｉにより、電源電位ＶＣＣ側あるいは接
地電位ＶＳＳ側に、または出力自身にノイズが発生す
る。このノイズは、半導体集積回路内の電源ライン、接
地ラインの抵抗、ボンディング線とインナーリードの抵
抗とインダクタンス等が原因となって起きる。このノイ
ズは、出力端子Ｙに接続される外部回路のみならず、半
導体集積回路内にも悪影響を及ぼす。例えば、半導体集
積回路内にラッチ入力回路、ラッチ回路、及びフリップ
フロップ回路等が設けられている時、そのラッチ入力回
路にノイズがのって該ラッチ回路に誤データを入力させ
たり、あるいは該フリップフロップ回路を反転させるお
それがある。さらに、出力用ＰＭＯＳ２１及びＮＭＯＳ
２２のスイッチング時に発生する電磁ノイズも問題とな
る。出力端子Ｙから出力される出力電圧の立上がりや立
下がり特性が急峻であればあるほど、高調波成分を多く
含んだノイズが発生することになる。この電磁ノイズ
は、外部のラジオ等の通信機器に電磁障害を引起こす原
因になる。本発明は、前記従来技術が持っていた課題と
して、従来の出力回路では外部の負荷を高速で駆動する
ために出力用トランジスタサイズを大きくして低抵抗値
に設定しているため、そのスイッチング時に大電流が流
れてノイズが発生するという点について解決し、スイッ
チング時に出力回路から発生するノイズを低減した半導
体集積回路を提供するものである。
【０００４】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、ソースが電源電位（例えば、ＶＣ
ＣまたはＶＳＳ等）に、ドレインが負荷接続用の出力端
子にそれぞれ接続された出力用ＭＯＳトランジスタを有
する出力回路を備え、内部の信号に基づき前記出力用Ｍ
ＯＳトランジスタのゲートを制御してその内部の信号に
対応する出力信号を前記出力端子へ出力するＭＯＳ型等
の半導体集積回路において、制御用ＭＯＳトランジスタ
を設けている。この制御用ＭＯＳトランジスタは、前記
出力用ＭＯＳトランジスタと同チャンネル型で、かつソ
ースが前記電源電位に、ドレインが該出力用ＭＯＳトラ
ンジスタのゲートに、ゲートが前記出力端子にそれぞれ
接続されている。第２の発明では、第１の発明の制御用
ＭＯＳトランジスタのソースを、該制御用ＭＯＳトラン
ジスタと同チャンネル型でかつドレインとゲートが共通
接続されたクランプ用ＭＯＳトランジスタを介して、第
１の発明の電源電位に接続している。第３の発明では、
ソースが第１の電源電位（例えば、ＶＣＣ等）に、ドレ
インが負荷接続用の出力端子にそれぞれ接続された第１
チャンネル型（例えば、Ｐ型等）の第１の出力用ＭＯＳ
トランジスタと、ソースが第２の電源電位（例えば、Ｖ
ＳＳ等）に、ドレインが前記出力端子にそれぞれ接続さ
れた第２チャンネル型（例えば、Ｎ型等）の第２の出力
用ＭＯＳトランジスタとを有する出力回路を備え、内部
の信号に基づき前記第１及び第２の出力用ＭＯＳトラン
ジスタの各ゲートを制御してその内部の信号に対応する
出力信号を前記出力端子へ出力する半導体集積回路にお
いて、第１チャンネル型の第１の制御用ＭＯＳトランジ
スタと第２チャンネル型の第２の制御用ＭＯＳトランジ
スタとを設けている。ここで、第１の制御用ＭＯＳトラ
ンジスタは、ソースが前記第１の電源電位に、ドレイン
が前記第１の出力用ＭＯＳトランジスタのゲートに、ゲ
ートが前記出力端子にそれぞれ接続されている。また、
第２の制御用ＭＯＳトランジスタは、ソースが前記第２
の電源電位に、ドレインが前記第２の出力用ＭＯＳトラ
ンジスタのゲートに、ゲートが前記出力端子にそれぞれ
接続されている。第４の発明では、第３の発明の第１の
制御用ＭＯＳトランジスタのソースを、ドレインとゲー
トが共通接続された第１チャンネル型の第１のクランプ
用ＭＯＳトランジスタを介して、第３の発明の第１の電
源電位に接続している。さらに、第３の発明の第２の制
御用ＭＯＳトランジスタのソースを、ドレインとゲート
が共通接続された第２チャンネル型の第２のクランプ用
ＭＯＳトランジスタを介して、第３の発明の第２の電源
電位に接続している。
題を解決するために、ソースが電源電位（例えば、ＶＣ
ＣまたはＶＳＳ等）に、ドレインが負荷接続用の出力端
子にそれぞれ接続された出力用ＭＯＳトランジスタを有
する出力回路を備え、内部の信号に基づき前記出力用Ｍ
ＯＳトランジスタのゲートを制御してその内部の信号に
対応する出力信号を前記出力端子へ出力するＭＯＳ型等
の半導体集積回路において、制御用ＭＯＳトランジスタ
を設けている。この制御用ＭＯＳトランジスタは、前記
出力用ＭＯＳトランジスタと同チャンネル型で、かつソ
ースが前記電源電位に、ドレインが該出力用ＭＯＳトラ
ンジスタのゲートに、ゲートが前記出力端子にそれぞれ
接続されている。第２の発明では、第１の発明の制御用
ＭＯＳトランジスタのソースを、該制御用ＭＯＳトラン
ジスタと同チャンネル型でかつドレインとゲートが共通
接続されたクランプ用ＭＯＳトランジスタを介して、第
１の発明の電源電位に接続している。第３の発明では、
ソースが第１の電源電位（例えば、ＶＣＣ等）に、ドレ
インが負荷接続用の出力端子にそれぞれ接続された第１
チャンネル型（例えば、Ｐ型等）の第１の出力用ＭＯＳ
トランジスタと、ソースが第２の電源電位（例えば、Ｖ
ＳＳ等）に、ドレインが前記出力端子にそれぞれ接続さ
れた第２チャンネル型（例えば、Ｎ型等）の第２の出力
用ＭＯＳトランジスタとを有する出力回路を備え、内部
の信号に基づき前記第１及び第２の出力用ＭＯＳトラン
ジスタの各ゲートを制御してその内部の信号に対応する
出力信号を前記出力端子へ出力する半導体集積回路にお
いて、第１チャンネル型の第１の制御用ＭＯＳトランジ
スタと第２チャンネル型の第２の制御用ＭＯＳトランジ
スタとを設けている。ここで、第１の制御用ＭＯＳトラ
ンジスタは、ソースが前記第１の電源電位に、ドレイン
が前記第１の出力用ＭＯＳトランジスタのゲートに、ゲ
ートが前記出力端子にそれぞれ接続されている。また、
第２の制御用ＭＯＳトランジスタは、ソースが前記第２
の電源電位に、ドレインが前記第２の出力用ＭＯＳトラ
ンジスタのゲートに、ゲートが前記出力端子にそれぞれ
接続されている。第４の発明では、第３の発明の第１の
制御用ＭＯＳトランジスタのソースを、ドレインとゲー
トが共通接続された第１チャンネル型の第１のクランプ
用ＭＯＳトランジスタを介して、第３の発明の第１の電
源電位に接続している。さらに、第３の発明の第２の制
御用ＭＯＳトランジスタのソースを、ドレインとゲート
が共通接続された第２チャンネル型の第２のクランプ用
ＭＯＳトランジスタを介して、第３の発明の第２の電源
電位に接続している。
【０００５】
【作用】第１の発明によれば、以上のように出力回路を
有する半導体集積回路を構成したので、出力端子の電圧
によって制御用ＭＯＳトランジスタがゲート制御され、
外部の負荷を駆動する出力用ＭＯＳトランジスタのゲー
トにかかる信号電圧がフィードバック制御される。これ
により、出力用ＭＯＳトランジスタのスイッチングの開
始時のみ、該ＭＯＳトランジスタの抵抗値が大きくな
り、過渡的に流れる大電流が制限される。第２の発明に
よれば、出力用ＭＯＳトランジスタをオンさせる時、該
出力用ＭＯＳトランジスタのゲート電圧が、例えばクラ
ンプ用ＭＯＳトランジスタのスレショールド電圧以下に
ならないように該クランプ用ＭＯＳトランジスタでクラ
ンプされる。第３の発明によれば、出力端子の電圧によ
って第１及び第２の制御用ＭＯＳトランジスタのゲート
制御が行われ、外部の負荷を駆動する第１及び第２の出
力用ＭＯＳトランジスタのゲートにかかる信号電圧が、
フィードバックされる。これにより、第１及び第２の出
力用ＭＯＳトランジスタのスイッチングの開始時にのみ
該トランジスタの抵抗値が大きくなり、過渡的に流れる
大電流が制限される。第４の発明によれば、第１，第２
の出力用ＭＯＳトランジスタがオンする時、それらのＭ
ＯＳトランジスタのゲート電圧が、例えば第１，第２の
クランプ用ＭＯＳトランジスタのスレショールド電圧以
下にならないように該第１，第２のクランプ用ＭＯＳト
ランジスタでクランプされる。従って、前記課題を解決
できるのである。
有する半導体集積回路を構成したので、出力端子の電圧
によって制御用ＭＯＳトランジスタがゲート制御され、
外部の負荷を駆動する出力用ＭＯＳトランジスタのゲー
トにかかる信号電圧がフィードバック制御される。これ
により、出力用ＭＯＳトランジスタのスイッチングの開
始時のみ、該ＭＯＳトランジスタの抵抗値が大きくな
り、過渡的に流れる大電流が制限される。第２の発明に
よれば、出力用ＭＯＳトランジスタをオンさせる時、該
出力用ＭＯＳトランジスタのゲート電圧が、例えばクラ
ンプ用ＭＯＳトランジスタのスレショールド電圧以下に
ならないように該クランプ用ＭＯＳトランジスタでクラ
ンプされる。第３の発明によれば、出力端子の電圧によ
って第１及び第２の制御用ＭＯＳトランジスタのゲート
制御が行われ、外部の負荷を駆動する第１及び第２の出
力用ＭＯＳトランジスタのゲートにかかる信号電圧が、
フィードバックされる。これにより、第１及び第２の出
力用ＭＯＳトランジスタのスイッチングの開始時にのみ
該トランジスタの抵抗値が大きくなり、過渡的に流れる
大電流が制限される。第４の発明によれば、第１，第２
の出力用ＭＯＳトランジスタがオンする時、それらのＭ
ＯＳトランジスタのゲート電圧が、例えば第１，第２の
クランプ用ＭＯＳトランジスタのスレショールド電圧以
下にならないように該第１，第２のクランプ用ＭＯＳト
ランジスタでクランプされる。従って、前記課題を解決
できるのである。
【０００６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＭＯＳ型半導体集
積回路内に設けられる出力回路の回路図である。この出
力回路は、半導体集積回路内部の信号を外部に伝達する
回路であり、その内部の信号を入力する入力端子Ｘを有
し、それには出力用トランジスタのゲートを駆動するた
めの信号入力用ドライバ３０が接続されている。ドライ
バ３０は、入力端子Ｘの信号を反転する２個のインバー
タ３１，３２で構成されている。インバータ３１，３２
の出力側ノードＮ３１，Ｎ３２には、外部の負荷を駆動
するための出力用のＰＭＯＳ４１のゲート及びＮＭＯＳ
４２のゲートがそれぞれ接続されている。ＰＭＯＳ４１
のソースは電源電位ＶＣＣに接続され、さらにそのドレ
インが外部負荷接続用の出力端子Ｙに接続されている。
このＰＭＯＳ４１は、電源電位ＶＣＣ側から出力端子Ｙ
へ流出電流−ｉを流すトランジスタである。出力端子Ｙ
にはＮＭＯＳ４２のドレインが接続され、そのＮＭＯＳ
４２のソースが接地電位ＶＳＳに接続されている。この
ＮＭＯＳ４２は、出力端子Ｙから接地電位ＶＳＳ側へ流
入電流ｉを流すトランジスタである。ノードＮ３１に
は、ＰＭＯＳ４１のゲート電位を制御する制御用のＰＭ
ＯＳ５１のドレインが接続され、そのＰＭＯＳ５１のゲ
ートが出力端子Ｙに接続されている。ＰＭＯＳ５１のソ
ースには、クランプ用のＰＭＯＳ５２のドレイン及びゲ
ートが接続され、そのＰＭＯＳ５２のソースが電源電位
ＶＣＣに接続されている。また、ノードＮ３２には、Ｎ
ＭＯＳ４２のゲート電位を制御する制御用のＮＭＯＳ６
１のドレインが接続され、そのＮＭＯＳ６１のゲートが
出力端子Ｙに接続されている。ＮＭＯＳ６１のソースに
は、クランプ用のＮＭＯＳ６２のドレイン及びゲートが
接続され、そのＮＭＯＳ６２のソースが接地電位ＶＳＳ
に接続されている。
積回路内に設けられる出力回路の回路図である。この出
力回路は、半導体集積回路内部の信号を外部に伝達する
回路であり、その内部の信号を入力する入力端子Ｘを有
し、それには出力用トランジスタのゲートを駆動するた
めの信号入力用ドライバ３０が接続されている。ドライ
バ３０は、入力端子Ｘの信号を反転する２個のインバー
タ３１，３２で構成されている。インバータ３１，３２
の出力側ノードＮ３１，Ｎ３２には、外部の負荷を駆動
するための出力用のＰＭＯＳ４１のゲート及びＮＭＯＳ
４２のゲートがそれぞれ接続されている。ＰＭＯＳ４１
のソースは電源電位ＶＣＣに接続され、さらにそのドレ
インが外部負荷接続用の出力端子Ｙに接続されている。
このＰＭＯＳ４１は、電源電位ＶＣＣ側から出力端子Ｙ
へ流出電流−ｉを流すトランジスタである。出力端子Ｙ
にはＮＭＯＳ４２のドレインが接続され、そのＮＭＯＳ
４２のソースが接地電位ＶＳＳに接続されている。この
ＮＭＯＳ４２は、出力端子Ｙから接地電位ＶＳＳ側へ流
入電流ｉを流すトランジスタである。ノードＮ３１に
は、ＰＭＯＳ４１のゲート電位を制御する制御用のＰＭ
ＯＳ５１のドレインが接続され、そのＰＭＯＳ５１のゲ
ートが出力端子Ｙに接続されている。ＰＭＯＳ５１のソ
ースには、クランプ用のＰＭＯＳ５２のドレイン及びゲ
ートが接続され、そのＰＭＯＳ５２のソースが電源電位
ＶＣＣに接続されている。また、ノードＮ３２には、Ｎ
ＭＯＳ４２のゲート電位を制御する制御用のＮＭＯＳ６
１のドレインが接続され、そのＮＭＯＳ６１のゲートが
出力端子Ｙに接続されている。ＮＭＯＳ６１のソースに
は、クランプ用のＮＭＯＳ６２のドレイン及びゲートが
接続され、そのＮＭＯＳ６２のソースが接地電位ＶＳＳ
に接続されている。
【０００７】図４は図１に示す出力回路の電圧電流波形
図であり、この図を参照しつつ図１の出力回路の動作
（１），（２），（３）を説明する。 （１） 入力端子Ｘに“Ｈ”レベルが伝達されている場
合 入力端子Ｘに“Ｈ”レベルが入力されると、それがイン
バータ３１，３２で反転されてそれらの出力側ノードＮ
３１，Ｎ３２が“Ｌ”レベルとなる。ノードＮ３１，Ｎ
３２が“Ｌ”レベルになると、ＰＭＯＳ４１がオン、Ｎ
ＭＯＳ４２がオフし、該ＰＭＯＳ４１を通して電源電位
ＶＣＣ側から出力端子Ｙへ流出電流−ｉが流れ、該出力
端子Ｙが“Ｈ”レベルになる。 （２） 入力端子Ｘの電位が“Ｈ”レベルから“Ｌ”レ
ベルに変化する場合 入力端子Ｘの電位が“Ｈ”レベルから“Ｌ”レベルに変
化する時、インバータ３１の出力側ノードＮ３１の動作
をみると、次のようになる。即ち、ゲートが出力端子Ｙ
に接続されたＰＭＯＳ５１はオフしている。そして、Ｐ
ＭＯＳ５１，５２の影響を受けずに、ノードＮ３１を駆
動しているインバータ３１により、即“Ｌ”レベルから
“Ｈ”レベルになる。そのため、出力を駆動するＰＭＯ
Ｓ４１は、直ちにオフになる。一方、インバータ３２の
出力側ノードＮ３２の動作をみると、該ノードＮ３２を
駆動しているインバータ３２により、“Ｌ”レベルから
“Ｈ”レベルに立上がろうとする。しかし、この変化の
初期では出力端子Ｙのレベルがまだ“Ｈ”レベルのた
め、ＮＭＯＳ６１がオンしており、ＮＭＯＳ６２のスレ
ショールド電圧ＶtNで一時クランプされる。負荷を駆動
するＮＭＯＳ４２は弱くオンし、急激な電流（ｉ）の流
入が抑えられる。ところが、負荷を駆動するＮＭＯＳ４
２はオンしているので、出力端子Ｙの電圧レベルが徐々
に下がってくる。出力端子Ｙの電圧が下がってくると、
ＮＭＯＳ６１のゲート電圧が下がってくることになり、
該ＮＭＯＳ６１のオン抵抗が上がることになる。そのた
め、ノードＮ３２の電位は該ノードＮ３２を駆動してい
るインバータ３２により、“Ｈ”レベルに引上げられて
徐々に上がってくる。すると、ＮＭＯＳ４２のオン抵抗
がますます下がり、出力端子Ｙの電圧が接地電位ＶＳＳ
に近づいていく。その後、出力端子Ｙの電圧が接地電位
ＶＳＳになれば、ＮＭＯＳ６１が完全にオフし、ノード
Ｎ３２の電位が完全に“Ｈ”レベルになる。従って、負
荷を駆動するＮＭＯＳ４２が完全にオン状態になり、低
抵抗で負荷を駆動できることになる。
図であり、この図を参照しつつ図１の出力回路の動作
（１），（２），（３）を説明する。 （１） 入力端子Ｘに“Ｈ”レベルが伝達されている場
合 入力端子Ｘに“Ｈ”レベルが入力されると、それがイン
バータ３１，３２で反転されてそれらの出力側ノードＮ
３１，Ｎ３２が“Ｌ”レベルとなる。ノードＮ３１，Ｎ
３２が“Ｌ”レベルになると、ＰＭＯＳ４１がオン、Ｎ
ＭＯＳ４２がオフし、該ＰＭＯＳ４１を通して電源電位
ＶＣＣ側から出力端子Ｙへ流出電流−ｉが流れ、該出力
端子Ｙが“Ｈ”レベルになる。 （２） 入力端子Ｘの電位が“Ｈ”レベルから“Ｌ”レ
ベルに変化する場合 入力端子Ｘの電位が“Ｈ”レベルから“Ｌ”レベルに変
化する時、インバータ３１の出力側ノードＮ３１の動作
をみると、次のようになる。即ち、ゲートが出力端子Ｙ
に接続されたＰＭＯＳ５１はオフしている。そして、Ｐ
ＭＯＳ５１，５２の影響を受けずに、ノードＮ３１を駆
動しているインバータ３１により、即“Ｌ”レベルから
“Ｈ”レベルになる。そのため、出力を駆動するＰＭＯ
Ｓ４１は、直ちにオフになる。一方、インバータ３２の
出力側ノードＮ３２の動作をみると、該ノードＮ３２を
駆動しているインバータ３２により、“Ｌ”レベルから
“Ｈ”レベルに立上がろうとする。しかし、この変化の
初期では出力端子Ｙのレベルがまだ“Ｈ”レベルのた
め、ＮＭＯＳ６１がオンしており、ＮＭＯＳ６２のスレ
ショールド電圧ＶtNで一時クランプされる。負荷を駆動
するＮＭＯＳ４２は弱くオンし、急激な電流（ｉ）の流
入が抑えられる。ところが、負荷を駆動するＮＭＯＳ４
２はオンしているので、出力端子Ｙの電圧レベルが徐々
に下がってくる。出力端子Ｙの電圧が下がってくると、
ＮＭＯＳ６１のゲート電圧が下がってくることになり、
該ＮＭＯＳ６１のオン抵抗が上がることになる。そのた
め、ノードＮ３２の電位は該ノードＮ３２を駆動してい
るインバータ３２により、“Ｈ”レベルに引上げられて
徐々に上がってくる。すると、ＮＭＯＳ４２のオン抵抗
がますます下がり、出力端子Ｙの電圧が接地電位ＶＳＳ
に近づいていく。その後、出力端子Ｙの電圧が接地電位
ＶＳＳになれば、ＮＭＯＳ６１が完全にオフし、ノード
Ｎ３２の電位が完全に“Ｈ”レベルになる。従って、負
荷を駆動するＮＭＯＳ４２が完全にオン状態になり、低
抵抗で負荷を駆動できることになる。
【０００８】（３） 入力端子Ｘが“Ｌ”レベルから
“Ｈ”レベルに変化する場合 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに変化する
時は、前記（２）と全く逆の動作となる。即ち、ノード
Ｎ３２の動作をみると、ゲートが出力端子Ｙに接続され
ているＮＭＯＳ６１がオフしている。そして、ＮＭＯＳ
６１，６２の影響を受けずに、ノードＮ３２を駆動して
いるインバータ３２により、即“Ｈ”レベルから“Ｌ”
レベルになる。そのため、負荷を駆動するＮＭＯＳ４２
が直ちにオフ状態になる。一方、インバータ３１の出力
側ノードＮ３１の動作をみると、該ノードＮ３１を駆動
しているインバータ３１により、“Ｈ”レベルから
“Ｌ”レベルに下がろうとする。しかし、その変化の初
期では、出力端子Ｙのレベルがまだ“Ｌ”レベルのた
め、ＰＭＯＳ５１がオンしており、ＰＭＯＳ５２のスレ
ショールド電圧ＶtPで一時クランプされる。負荷を駆動
するＰＭＯＳ４１は弱くオンし、急激な電流（−ｉ）の
流出が抑えられる。ところが、負荷を駆動するＰＭＯＳ
４１はオンしているので、出力端子Ｙの電圧レベルが徐
々に上がってくる。出力端子Ｙの電圧が上がってくる
と、ＰＭＯＳ５１のゲート電圧が上がってくることにな
り、該ＰＭＯＳ５１のオン抵抗が上がることになる。そ
のため、ノードＮ３１の電位は該ノードＮ３１を駆動し
ているインバータ３１により、“Ｌ”レベルに引下げら
れて徐々に下がってくる。ＰＭＯＳ４１のオン抵抗がま
すます下がり、出力端子Ｙの電圧が電源電位ＶＣＣに近
づいていく。出力端子Ｙの電圧が電源電位ＶＣＣになれ
ば、ＰＭＯＳ５１が完全にオフし、ノードＮ３１の電位
は完全に“Ｌ”レベルになる。従って、負荷を駆動する
ＰＭＯＳ４１が完全にオン状態になり、低抵抗で負荷を
駆動できることになる。以上のように、この第１の実施
例では、外部の負荷を駆動するＰＭＯＳ４１及びＮＭＯ
Ｓ４２のゲートにかかる信号電圧を、ＰＭＯＳ５１，５
２及びＮＭＯＳ６１，６２によって出力端子Ｙの電圧を
フィードバックすることで制御するようにしている。そ
のため、直流安定時の電流駆動能力を損なうことなく、
負荷を駆動するＮＭＯＳ４１及びＰＭＯＳ４２の抵抗値
をそのスイッチングの開始時のみ大きくできるので、過
渡的に流れる大電流を制限し、この電流によるノイズを
低減できる利点がある。
“Ｈ”レベルに変化する場合 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに変化する
時は、前記（２）と全く逆の動作となる。即ち、ノード
Ｎ３２の動作をみると、ゲートが出力端子Ｙに接続され
ているＮＭＯＳ６１がオフしている。そして、ＮＭＯＳ
６１，６２の影響を受けずに、ノードＮ３２を駆動して
いるインバータ３２により、即“Ｈ”レベルから“Ｌ”
レベルになる。そのため、負荷を駆動するＮＭＯＳ４２
が直ちにオフ状態になる。一方、インバータ３１の出力
側ノードＮ３１の動作をみると、該ノードＮ３１を駆動
しているインバータ３１により、“Ｈ”レベルから
“Ｌ”レベルに下がろうとする。しかし、その変化の初
期では、出力端子Ｙのレベルがまだ“Ｌ”レベルのた
め、ＰＭＯＳ５１がオンしており、ＰＭＯＳ５２のスレ
ショールド電圧ＶtPで一時クランプされる。負荷を駆動
するＰＭＯＳ４１は弱くオンし、急激な電流（−ｉ）の
流出が抑えられる。ところが、負荷を駆動するＰＭＯＳ
４１はオンしているので、出力端子Ｙの電圧レベルが徐
々に上がってくる。出力端子Ｙの電圧が上がってくる
と、ＰＭＯＳ５１のゲート電圧が上がってくることにな
り、該ＰＭＯＳ５１のオン抵抗が上がることになる。そ
のため、ノードＮ３１の電位は該ノードＮ３１を駆動し
ているインバータ３１により、“Ｌ”レベルに引下げら
れて徐々に下がってくる。ＰＭＯＳ４１のオン抵抗がま
すます下がり、出力端子Ｙの電圧が電源電位ＶＣＣに近
づいていく。出力端子Ｙの電圧が電源電位ＶＣＣになれ
ば、ＰＭＯＳ５１が完全にオフし、ノードＮ３１の電位
は完全に“Ｌ”レベルになる。従って、負荷を駆動する
ＰＭＯＳ４１が完全にオン状態になり、低抵抗で負荷を
駆動できることになる。以上のように、この第１の実施
例では、外部の負荷を駆動するＰＭＯＳ４１及びＮＭＯ
Ｓ４２のゲートにかかる信号電圧を、ＰＭＯＳ５１，５
２及びＮＭＯＳ６１，６２によって出力端子Ｙの電圧を
フィードバックすることで制御するようにしている。そ
のため、直流安定時の電流駆動能力を損なうことなく、
負荷を駆動するＮＭＯＳ４１及びＰＭＯＳ４２の抵抗値
をそのスイッチングの開始時のみ大きくできるので、過
渡的に流れる大電流を制限し、この電流によるノイズを
低減できる利点がある。
【０００９】第２の実施例 図５は、本発明の第２の実施例を示すＭＯＳ型半導体集
積回路内に設けられる出力回路の回路図であり、第１の
実施例を示す図１中の要素と共通の要素には共通の符号
が付されている。この出力回路は、第１の実施例のイン
バータ３２、及びＰＭＯＳ４２，６１，６２のみで構成
されている点が該第１の実施例の出力回路と異なってい
る。この構成では通常、外部の出力端子Ｙが、例えば図
示しないプルアップ抵抗で高電位に吊上げられる。以
下、この出力回路の動作（１），（２），（３）を説明
する。 （１） 入力端子Ｘに“Ｈ”レベルの信号が伝達されて
いる場合 入力端子Ｘに“Ｈ”レベルの信号が入力されると、それ
がインバータ３２で反転されて該インバータ３２の出力
側ノードＮ３２が“Ｌ”レベルとなり、出力用ＮＭＯＳ
４２がオフする。そのため、出力端子Ｙは、図示しない
プルアップ抵抗を介して“Ｈ”レベルとなる。 （２） 入力端子Ｘが“Ｈ”レベルから“Ｌ”レベルに
変化する場合 入力端子Ｘが“Ｈ”レベルから“Ｌ”レベルに変化する
と、インバータ３２の出力側ノードＮ３２の電位が、完
全な“Ｌ”レベル、即ちＶＳＳレベルから“Ｈ”レベル
に上がろうとする。しかし、その変化の初期では出力端
子Ｙのレベルがまだ“Ｈ”レベルのため、ＮＭＯＳ４２
がオンしており、ＮＭＯＳ６２のスレショールド電圧Ｖ
tNで一時クランプされる。ところが、負荷を駆動するＮ
ＭＯＳ４２はオンしているので、出力端子Ｙの電圧レベ
ルが徐々に下がってくる。出力端子Ｙの電圧が下がって
くると、ＮＭＯＳ６１のゲート電圧が下がることにな
り、該ＮＭＯＳ６１のオン抵抗が上がることになる。そ
のため、ノードＮ３２の電位はインバータ３２の“Ｈ”
レベルに引上げられ、徐々に上がってくる。ＮＭＯＳ４
２のオン抵抗がますます下がり、出力端子Ｙの電圧は接
地電位ＶＳＳに近づいていく。出力端子Ｙの電圧が接地
電位ＶＳＳになれば、ＮＭＯＳ６１は完全にオフし、ノ
ードＮ３２の電位が完全に“Ｈ”レベルになる。従っ
て、負荷を駆動するＮＭＯＳ４２は完全にオン状態にな
り、低抵抗で負荷を駆動できることになる。
積回路内に設けられる出力回路の回路図であり、第１の
実施例を示す図１中の要素と共通の要素には共通の符号
が付されている。この出力回路は、第１の実施例のイン
バータ３２、及びＰＭＯＳ４２，６１，６２のみで構成
されている点が該第１の実施例の出力回路と異なってい
る。この構成では通常、外部の出力端子Ｙが、例えば図
示しないプルアップ抵抗で高電位に吊上げられる。以
下、この出力回路の動作（１），（２），（３）を説明
する。 （１） 入力端子Ｘに“Ｈ”レベルの信号が伝達されて
いる場合 入力端子Ｘに“Ｈ”レベルの信号が入力されると、それ
がインバータ３２で反転されて該インバータ３２の出力
側ノードＮ３２が“Ｌ”レベルとなり、出力用ＮＭＯＳ
４２がオフする。そのため、出力端子Ｙは、図示しない
プルアップ抵抗を介して“Ｈ”レベルとなる。 （２） 入力端子Ｘが“Ｈ”レベルから“Ｌ”レベルに
変化する場合 入力端子Ｘが“Ｈ”レベルから“Ｌ”レベルに変化する
と、インバータ３２の出力側ノードＮ３２の電位が、完
全な“Ｌ”レベル、即ちＶＳＳレベルから“Ｈ”レベル
に上がろうとする。しかし、その変化の初期では出力端
子Ｙのレベルがまだ“Ｈ”レベルのため、ＮＭＯＳ４２
がオンしており、ＮＭＯＳ６２のスレショールド電圧Ｖ
tNで一時クランプされる。ところが、負荷を駆動するＮ
ＭＯＳ４２はオンしているので、出力端子Ｙの電圧レベ
ルが徐々に下がってくる。出力端子Ｙの電圧が下がって
くると、ＮＭＯＳ６１のゲート電圧が下がることにな
り、該ＮＭＯＳ６１のオン抵抗が上がることになる。そ
のため、ノードＮ３２の電位はインバータ３２の“Ｈ”
レベルに引上げられ、徐々に上がってくる。ＮＭＯＳ４
２のオン抵抗がますます下がり、出力端子Ｙの電圧は接
地電位ＶＳＳに近づいていく。出力端子Ｙの電圧が接地
電位ＶＳＳになれば、ＮＭＯＳ６１は完全にオフし、ノ
ードＮ３２の電位が完全に“Ｈ”レベルになる。従っ
て、負荷を駆動するＮＭＯＳ４２は完全にオン状態にな
り、低抵抗で負荷を駆動できることになる。
【００１０】（３） 入力端子Ｘが“Ｌ”レベルから
“Ｈ”レベルに変化する場合 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに変化する
と、ノードＮ３２の電位は“Ｈ”レベルから“Ｌ”レベ
ルに変化する。しかしこの時、出力端子Ｙの電位がＶＳ
Ｓレベルであるため、ＮＭＯＳ６１がオフしている。そ
のため、ＮＭＯＳ６１，６２の影響はなく、ノードＮ３
２の電位が即“Ｌ”レベルに落ちる。ノードＮ３２の電
位が“Ｌ”レベルに落ちると、負荷を駆動するＮＭＯＳ
４２は直ちにオフし、出力端子Ｙをハイインピーダンス
にする。出力端子Ｙが図示しないプルアップ抵抗で高電
位に吊上げられている場合、該出力端子Ｙは直ちに
“Ｈ”レベルとなる。以上のように、この第２の実施例
では、外部の負荷を駆動するＮＭＯＳ４２のゲートにか
かる信号電圧を、ＮＭＯＳ６１，６２によって出力端子
Ｙの電圧をフィードバックすることで制御するようにし
たので、第１の実施例と同様に、直流安定時の電流駆動
能力を損なうことなく、負荷を駆動するＮＭＯＳ４２の
抵抗値をそのスイッチングの開始時のみ大きくできるの
で、過渡的に流れる大電流を制限し、この電流によるノ
イズを低減できる利点がある。しかも、この出力回路で
は、第１の実施例の出力回路よりも素子数が少ないの
で、回路構成が簡単になるという利点もある。
“Ｈ”レベルに変化する場合 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに変化する
と、ノードＮ３２の電位は“Ｈ”レベルから“Ｌ”レベ
ルに変化する。しかしこの時、出力端子Ｙの電位がＶＳ
Ｓレベルであるため、ＮＭＯＳ６１がオフしている。そ
のため、ＮＭＯＳ６１，６２の影響はなく、ノードＮ３
２の電位が即“Ｌ”レベルに落ちる。ノードＮ３２の電
位が“Ｌ”レベルに落ちると、負荷を駆動するＮＭＯＳ
４２は直ちにオフし、出力端子Ｙをハイインピーダンス
にする。出力端子Ｙが図示しないプルアップ抵抗で高電
位に吊上げられている場合、該出力端子Ｙは直ちに
“Ｈ”レベルとなる。以上のように、この第２の実施例
では、外部の負荷を駆動するＮＭＯＳ４２のゲートにか
かる信号電圧を、ＮＭＯＳ６１，６２によって出力端子
Ｙの電圧をフィードバックすることで制御するようにし
たので、第１の実施例と同様に、直流安定時の電流駆動
能力を損なうことなく、負荷を駆動するＮＭＯＳ４２の
抵抗値をそのスイッチングの開始時のみ大きくできるの
で、過渡的に流れる大電流を制限し、この電流によるノ
イズを低減できる利点がある。しかも、この出力回路で
は、第１の実施例の出力回路よりも素子数が少ないの
で、回路構成が簡単になるという利点もある。
【００１１】第３の実施例 図６は、本発明の第３の実施例を示すＭＯＳ型半導体集
積回路内に設けられる出力回路の回路図であり、第１の
実施例を示す図１中の要素と共通の要素には共通の符号
が付されている。この出力回路は、第１の実施例のイン
バータ３１、及びＰＭＯＳ４１，５１，５２のみで構成
されている点が該第１の実施例の出力回路と異なってい
る。通常、外部の出力端子Ｙは、図示しないプルダウン
抵抗で接地電位ＶＳＳに吊下げられる。この出力回路で
は、第２の実施例のＮＭＯＳ４２，６１，６２をＰＭＯ
Ｓ４１，５１，５２に置換えた回路構成となっているの
で、その動作が該第２の実施例と相補的である。以下、
この第３の実施例の動作（１），（２），（３）を説明
する。 （１） 入力端子Ｘに“Ｌ”レベルの信号が伝達されて
いる場合 入力端子Ｘに“Ｌ”レベルの信号が伝達されている場
合、インバータ３１の出力側ノードＮ３１が“Ｈ”レベ
ルとなり、ＰＭＯＳ４１がオフしている。そのため、出
力端子Ｙは、図示しないプルダウン抵抗によって“Ｌ”
レベルとなる。 （２） 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに
変化する場合 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに変化する
と、インバータ３１の出力側ノードＮ３１の電位が完全
な“Ｈ”レベル、即ち“Ｈ”レベルからＶＳＳレベルに
下がろうとする。しかし、その変化の初期では、出力端
子Ｙのレベルがまだ“Ｌ”レベルのため、ＰＭＯＳ５１
がオンしており、ＰＭＯＳ５２のスレショールド電圧Ｖ
tPで一時クランプされる。負荷を駆動するＰＭＯＳ４１
は弱くオンし、急激な電流の流入が抑えられる。ところ
が、負荷を駆動するＰＭＯＳ４１はオンしているので、
出力端子Ｙの電圧レベルが徐々に上がってくる。出力端
子Ｙの電圧が上がってくると、ＰＭＯＳ５１のゲート電
圧が上がることになり、該ＰＭＯＳ５１のオン抵抗が上
がることになる。そのため、ノードＮ３１の電位はイン
バータ３１の“Ｌ”レベルに引下げられ、徐々に下がっ
てくる。ＰＭＯＳ４１のオン抵抗がますます下がり、出
力端子Ｙの電圧は電源電位ＶＣＣに近づいていく。出力
端子Ｙの電圧が電源電位ＶＣＣになれば、ＰＭＯＳ５１
は完全にオフし、ノードＮ３１の電位が完全に“Ｌ”レ
ベルになる。従って、負荷を駆動するＰＭＯＳ４１が完
全にオン状態になり、低抵抗で負荷を駆動できることに
なる。
積回路内に設けられる出力回路の回路図であり、第１の
実施例を示す図１中の要素と共通の要素には共通の符号
が付されている。この出力回路は、第１の実施例のイン
バータ３１、及びＰＭＯＳ４１，５１，５２のみで構成
されている点が該第１の実施例の出力回路と異なってい
る。通常、外部の出力端子Ｙは、図示しないプルダウン
抵抗で接地電位ＶＳＳに吊下げられる。この出力回路で
は、第２の実施例のＮＭＯＳ４２，６１，６２をＰＭＯ
Ｓ４１，５１，５２に置換えた回路構成となっているの
で、その動作が該第２の実施例と相補的である。以下、
この第３の実施例の動作（１），（２），（３）を説明
する。 （１） 入力端子Ｘに“Ｌ”レベルの信号が伝達されて
いる場合 入力端子Ｘに“Ｌ”レベルの信号が伝達されている場
合、インバータ３１の出力側ノードＮ３１が“Ｈ”レベ
ルとなり、ＰＭＯＳ４１がオフしている。そのため、出
力端子Ｙは、図示しないプルダウン抵抗によって“Ｌ”
レベルとなる。 （２） 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに
変化する場合 入力端子Ｘが“Ｌ”レベルから“Ｈ”レベルに変化する
と、インバータ３１の出力側ノードＮ３１の電位が完全
な“Ｈ”レベル、即ち“Ｈ”レベルからＶＳＳレベルに
下がろうとする。しかし、その変化の初期では、出力端
子Ｙのレベルがまだ“Ｌ”レベルのため、ＰＭＯＳ５１
がオンしており、ＰＭＯＳ５２のスレショールド電圧Ｖ
tPで一時クランプされる。負荷を駆動するＰＭＯＳ４１
は弱くオンし、急激な電流の流入が抑えられる。ところ
が、負荷を駆動するＰＭＯＳ４１はオンしているので、
出力端子Ｙの電圧レベルが徐々に上がってくる。出力端
子Ｙの電圧が上がってくると、ＰＭＯＳ５１のゲート電
圧が上がることになり、該ＰＭＯＳ５１のオン抵抗が上
がることになる。そのため、ノードＮ３１の電位はイン
バータ３１の“Ｌ”レベルに引下げられ、徐々に下がっ
てくる。ＰＭＯＳ４１のオン抵抗がますます下がり、出
力端子Ｙの電圧は電源電位ＶＣＣに近づいていく。出力
端子Ｙの電圧が電源電位ＶＣＣになれば、ＰＭＯＳ５１
は完全にオフし、ノードＮ３１の電位が完全に“Ｌ”レ
ベルになる。従って、負荷を駆動するＰＭＯＳ４１が完
全にオン状態になり、低抵抗で負荷を駆動できることに
なる。
【００１２】（３） 入力端子Ｘが“Ｈ”レベルから
“Ｌ”レベルに変化する場合 入力端子Ｘが“Ｈ”レベルから“Ｌ”レベルに変化する
と、インバータ３１の出力側ノードＮ３１の電位は
“Ｌ”レベルから“Ｈ”レベルに変化する。しかし、こ
の時は出力端子Ｙの電位がＶＣＣレベルであるため、Ｐ
ＭＯＳ５１がオフしている。そのため、ＰＭＯＳ５１，
５２の影響はなく、ノードＮ３１の電位が即“Ｈ”レベ
ルになる。これにより、負荷を駆動するＰＭＯＳ４１は
直ちにオフし、出力端子Ｙをハイインピーダンスにす
る。出力端子Ｙが図示しないプルダウン抵抗で接地電位
ＶＳＳに吊下げられている場合、直ちに“Ｌ”レベルと
なる。以上のように、この第３の実施例では、外部の負
荷を駆動するＰＭＯＳ４１のゲートにかかる信号電圧
を、ＰＭＯＳ５１，５２によって出力端子Ｙの電圧をフ
ィードバックすることで制御するようにしたので、第２
の実施例と同様に、直流安定時の電流駆動能力を損なう
ことなく、過渡的に流れる大電流を制限してノイズを低
減でき、その上、素子数が少ないので、回路構成を簡単
化できるという利点がある。
“Ｌ”レベルに変化する場合 入力端子Ｘが“Ｈ”レベルから“Ｌ”レベルに変化する
と、インバータ３１の出力側ノードＮ３１の電位は
“Ｌ”レベルから“Ｈ”レベルに変化する。しかし、こ
の時は出力端子Ｙの電位がＶＣＣレベルであるため、Ｐ
ＭＯＳ５１がオフしている。そのため、ＰＭＯＳ５１，
５２の影響はなく、ノードＮ３１の電位が即“Ｈ”レベ
ルになる。これにより、負荷を駆動するＰＭＯＳ４１は
直ちにオフし、出力端子Ｙをハイインピーダンスにす
る。出力端子Ｙが図示しないプルダウン抵抗で接地電位
ＶＳＳに吊下げられている場合、直ちに“Ｌ”レベルと
なる。以上のように、この第３の実施例では、外部の負
荷を駆動するＰＭＯＳ４１のゲートにかかる信号電圧
を、ＰＭＯＳ５１，５２によって出力端子Ｙの電圧をフ
ィードバックすることで制御するようにしたので、第２
の実施例と同様に、直流安定時の電流駆動能力を損なう
ことなく、過渡的に流れる大電流を制限してノイズを低
減でき、その上、素子数が少ないので、回路構成を簡単
化できるという利点がある。
【００１３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のドライバ３０は、ＮＡＮＤゲート、ＮＯ
Ｒゲート等の論理ゲート、あるいはその他のドライバ手
段で構成してもよい。同様に、図５及び図６のインバー
タ３１，３２を論理ゲート等の他のドライバ手段で構成
してもよい。 （ｂ） 図１及び図６の出力回路において、ＰＭＯＳ５
２は、負荷を駆動するＰＭＯＳ４１をオンさせる時にノ
ードＮ３１の電圧を該ＰＭＯＳ５２のスレショールド電
圧ＶtP以下にならないようにクランプするためのもので
ある。そのため、インバータ３１等のドライバ手段の出
力オン抵抗とＰＭＯＳ５１のオン抵抗の比率を適切に設
定すれば、ＰＭＯＳ５２は必ずしも必要ない。ＰＭＯＳ
５２を省略した場合、回路構成をより簡単化できる。 （ｃ） 図１及び図５の出力回路において、ＮＭＯＳ６
２は負荷を駆動するＮＭＯＳ４２をオンさせる時にノー
ドＮ３２の電圧を該ＮＭＯＳ６２のスレショールド電圧
ＶtN以下にならないようにクランプするためのものであ
る。そのため、インバータ３２等のドライバ手段の出力
オン抵抗とＮＭＯＳ６１のオン抵抗の比率を適切に設定
すれば、ＮＭＯＳ６２は必ずしも必要ない。ＮＭＯＳ６
２を省略した場合、回路構成をより簡単化できる。 （ｄ） 図１、図５及び図６の出力回路において、ＰＭ
ＯＳをＮＭＯＳに、ＮＭＯＳをＰＭＯＳに代え、それに
応じて電源電位ＶＣＣを接地電位ＶＳＳに、接地電位Ｖ
ＳＳを電源電位ＶＣＣに代える等しても、上記実施例と
ほぼ同様の作用、効果が得られる。また、接地電位ＶＳ
Ｓを含む電源電位ＶＣＣを、他の一定電位に置換える等
してもよい。例えば、図１及び図６の電源電位ＶＣＣを
接地電位ＶＳＳに置換え、接地電位ＶＳＳを負の電位に
置換えてもよい。同様に、図５の出力回路において、接
地電位ＶＳＳを負の電位に置換えてもよい。 （ｅ） 上記実施例ではＭＯＳ型半導体集積回路につい
て説明したが、半導体集積回路の内部をバイポーラトラ
ンジスタや、あるいはバイポーラトランジスタと相補型
ＭＯＳトランジスタ（ＣＭＯＳ）を組合せたＢｉＣＭＯ
Ｓ等といった他のトランジスタ構成にしてもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のドライバ３０は、ＮＡＮＤゲート、ＮＯ
Ｒゲート等の論理ゲート、あるいはその他のドライバ手
段で構成してもよい。同様に、図５及び図６のインバー
タ３１，３２を論理ゲート等の他のドライバ手段で構成
してもよい。 （ｂ） 図１及び図６の出力回路において、ＰＭＯＳ５
２は、負荷を駆動するＰＭＯＳ４１をオンさせる時にノ
ードＮ３１の電圧を該ＰＭＯＳ５２のスレショールド電
圧ＶtP以下にならないようにクランプするためのもので
ある。そのため、インバータ３１等のドライバ手段の出
力オン抵抗とＰＭＯＳ５１のオン抵抗の比率を適切に設
定すれば、ＰＭＯＳ５２は必ずしも必要ない。ＰＭＯＳ
５２を省略した場合、回路構成をより簡単化できる。 （ｃ） 図１及び図５の出力回路において、ＮＭＯＳ６
２は負荷を駆動するＮＭＯＳ４２をオンさせる時にノー
ドＮ３２の電圧を該ＮＭＯＳ６２のスレショールド電圧
ＶtN以下にならないようにクランプするためのものであ
る。そのため、インバータ３２等のドライバ手段の出力
オン抵抗とＮＭＯＳ６１のオン抵抗の比率を適切に設定
すれば、ＮＭＯＳ６２は必ずしも必要ない。ＮＭＯＳ６
２を省略した場合、回路構成をより簡単化できる。 （ｄ） 図１、図５及び図６の出力回路において、ＰＭ
ＯＳをＮＭＯＳに、ＮＭＯＳをＰＭＯＳに代え、それに
応じて電源電位ＶＣＣを接地電位ＶＳＳに、接地電位Ｖ
ＳＳを電源電位ＶＣＣに代える等しても、上記実施例と
ほぼ同様の作用、効果が得られる。また、接地電位ＶＳ
Ｓを含む電源電位ＶＣＣを、他の一定電位に置換える等
してもよい。例えば、図１及び図６の電源電位ＶＣＣを
接地電位ＶＳＳに置換え、接地電位ＶＳＳを負の電位に
置換えてもよい。同様に、図５の出力回路において、接
地電位ＶＳＳを負の電位に置換えてもよい。 （ｅ） 上記実施例ではＭＯＳ型半導体集積回路につい
て説明したが、半導体集積回路の内部をバイポーラトラ
ンジスタや、あるいはバイポーラトランジスタと相補型
ＭＯＳトランジスタ（ＣＭＯＳ）を組合せたＢｉＣＭＯ
Ｓ等といった他のトランジスタ構成にしてもよい。
【００１４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、外部の負荷を駆動する出力用ＭＯＳトランジ
スタのゲートにかかる信号電圧を、制御用ＭＯＳトラン
ジスタによって出力端子の電圧をフィードバックするこ
とで制御するようにしたので、直流安定時の電流駆動能
力を損なうことなく、該出力用ＭＯＳトランジスタの抵
抗値をそのスイッチングの開始時にのみ大きくできる。
そのため、過渡的に流れる大電流を制限し、この電流に
よるノイズを低減できる。第２の発明によれば、出力用
ＭＯＳトランジスタがオンする時に該出力用ＭＯＳトラ
ンジスタのゲート電圧をクランプ用ＭＯＳトランジスタ
でクランプするようにしたので、制御用ＭＯＳトランジ
スタを用いた出力端子の電圧の的確なフィードバック制
御が行える。第３の発明によれば、外部の負荷を駆動す
る第１，第２の出力用ＭＯＳトランジスタのゲートにか
かる信号電圧を、第１，第２の制御用ＭＯＳトランジス
タによって出力端子の電圧をフィードバックすることで
制御するようにしたので、第１の発明と同様に、直流安
定時の電流駆動能力を損なうことなく、該第１，第２の
出力用ＭＯＳトランジスタの抵抗値をそのスイッチング
の開始時にのみ大きくできる。そのため、第１，第２の
出力用ＭＯＳトランジスタに過渡的に流れる大電流を制
限し、この電流によるノイズを低減できる。第４の発明
によれば、第１，第２のクランプ用ＭＯＳトランジスタ
を設けたので、第１，第２の出力用ＭＯＳトランジスタ
をオンさせる時にそのゲート電圧を該第１，第２のクラ
ンプ用ＭＯＳトランジスタでクランプできる。そのた
め、第１，第２の制御用ＭＯＳトランジスタを用いた出
力端子の電圧の的確なフィードバック制御が行える。
によれば、外部の負荷を駆動する出力用ＭＯＳトランジ
スタのゲートにかかる信号電圧を、制御用ＭＯＳトラン
ジスタによって出力端子の電圧をフィードバックするこ
とで制御するようにしたので、直流安定時の電流駆動能
力を損なうことなく、該出力用ＭＯＳトランジスタの抵
抗値をそのスイッチングの開始時にのみ大きくできる。
そのため、過渡的に流れる大電流を制限し、この電流に
よるノイズを低減できる。第２の発明によれば、出力用
ＭＯＳトランジスタがオンする時に該出力用ＭＯＳトラ
ンジスタのゲート電圧をクランプ用ＭＯＳトランジスタ
でクランプするようにしたので、制御用ＭＯＳトランジ
スタを用いた出力端子の電圧の的確なフィードバック制
御が行える。第３の発明によれば、外部の負荷を駆動す
る第１，第２の出力用ＭＯＳトランジスタのゲートにか
かる信号電圧を、第１，第２の制御用ＭＯＳトランジス
タによって出力端子の電圧をフィードバックすることで
制御するようにしたので、第１の発明と同様に、直流安
定時の電流駆動能力を損なうことなく、該第１，第２の
出力用ＭＯＳトランジスタの抵抗値をそのスイッチング
の開始時にのみ大きくできる。そのため、第１，第２の
出力用ＭＯＳトランジスタに過渡的に流れる大電流を制
限し、この電流によるノイズを低減できる。第４の発明
によれば、第１，第２のクランプ用ＭＯＳトランジスタ
を設けたので、第１，第２の出力用ＭＯＳトランジスタ
をオンさせる時にそのゲート電圧を該第１，第２のクラ
ンプ用ＭＯＳトランジスタでクランプできる。そのた
め、第１，第２の制御用ＭＯＳトランジスタを用いた出
力端子の電圧の的確なフィードバック制御が行える。
【図１】本発明の第１の実施例を示す半導体集積回路内
に設けられる出力回路の回路図である。
に設けられる出力回路の回路図である。
【図２】従来の半導体集積回路内に設けられる出力回路
の回路図である。
の回路図である。
【図３】図２の電圧電流波形図である。
【図４】図１の電圧電流波形図である。
【図５】本発明の第２の実施例を示す半導体集積回路内
に設けられる出力回路の回路図である。
に設けられる出力回路の回路図である。
【図６】本発明の第３の実施例を示す半導体集積回路内
に設けられる出力回路の回路図である。
に設けられる出力回路の回路図である。
３０ ドライバ ３１，３２ インバータ ４１ 出力用ＰＭＯＳ ４２ 出力用ＮＭＯＳ ５１ 制御用ＰＭＯＳ ５２ クランプ用ＰＭＯＳ ６１ 制御用ＮＭＯＳ ６２ クランプ用ＮＭＯＳ ＶＣＣ 電源電位 ＶＳＳ 接地電位 Ｘ 入力端子 Ｙ 出力端子
Claims (4)
- 【請求項１】 ソースが電源電位に、ドレインが負荷接
続用の出力端子にそれぞれ接続された出力用ＭＯＳトラ
ンジスタを有する出力回路を備え、 内部の信号に基づき前記出力用ＭＯＳトランジスタのゲ
ートを制御してその内部の信号に対応する出力信号を前
記出力端子へ出力する半導体集積回路において、 前記出力用ＭＯＳトランジスタと同チャンネル型で、か
つソースが前記電源電位に、ドレインが該出力用ＭＯＳ
トランジスタのゲートに、ゲートが前記出力端子にそれ
ぞれ接続された制御用ＭＯＳトランジスタを、 設けたことを特徴とする半導体集積回路。 - 【請求項２】 請求項１の制御用ＭＯＳトランジスタの
ソースを、該制御用ＭＯＳトランジスタと同チャンネル
型でかつドレインとゲートが共通接続されたクランプ用
ＭＯＳトランジスタを介して、請求項１の電源電位に接
続したことを特徴とする半導体集積回路。 - 【請求項３】 ソースが第１の電源電位に、ドレインが
負荷接続用の出力端子にそれぞれ接続された第１チャン
ネル型の第１の出力用ＭＯＳトランジスタと、 ソースが第２の電源電位に、ドレインが前記出力端子に
それぞれ接続された第２チャンネル型の第２の出力用Ｍ
ＯＳトランジスタとを有する出力回路を備え、 内部の信号に基づき前記第１及び第２の出力用ＭＯＳト
ランジスタの各ゲートを制御してその内部の信号に対応
する出力信号を前記出力端子へ出力する半導体集積回路
において、 ソースが前記第１の電源電位に、ドレインが前記第１の
出力用ＭＯＳトランジスタのゲートに、ゲートが前記出
力端子にそれぞれ接続された第１チャンネル型の第１の
制御用ＭＯＳトランジスタと、 ソースが前記第２の電源電位に、ドレインが前記第２の
出力用ＭＯＳトランジスタのゲートに、ゲートが前記出
力端子にそれぞれ接続された第２チャンネル型の第２の
制御用ＭＯＳトランジスタとを、 設けたことを特徴とする半導体集積回路。 - 【請求項４】 請求項３の第１の制御用ＭＯＳトランジ
スタのソースを、ドレインとゲートが共通接続された第
１チャンネル型の第１のクランプ用ＭＯＳトランジスタ
を介して、請求項３の第１の電源電位に接続し、 請求項３の第２の制御用ＭＯＳトランジスタのソース
を、ドレインとゲートが共通接続された第２チャンネル
型の第２のクランプ用ＭＯＳトランジスタを介して、請
求項３の第２の電源電位に接続したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058384A JPH07273631A (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058384A JPH07273631A (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273631A true JPH07273631A (ja) | 1995-10-20 |
Family
ID=13082848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6058384A Withdrawn JPH07273631A (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273631A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
| JP2017158011A (ja) * | 2016-03-01 | 2017-09-07 | 株式会社デンソー | 信号出力回路 |
-
1994
- 1994-03-29 JP JP6058384A patent/JPH07273631A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
| JP2017158011A (ja) * | 2016-03-01 | 2017-09-07 | 株式会社デンソー | 信号出力回路 |
| WO2017149957A1 (ja) * | 2016-03-01 | 2017-09-08 | 株式会社デンソー | 信号出力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |