JPH0727483B2 - 処理装置 - Google Patents
処理装置Info
- Publication number
- JPH0727483B2 JPH0727483B2 JP63101841A JP10184188A JPH0727483B2 JP H0727483 B2 JPH0727483 B2 JP H0727483B2 JP 63101841 A JP63101841 A JP 63101841A JP 10184188 A JP10184188 A JP 10184188A JP H0727483 B2 JPH0727483 B2 JP H0727483B2
- Authority
- JP
- Japan
- Prior art keywords
- reset signal
- cpu
- reset
- log
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔概要〕 複数CPUにおけるログ情報を収集するエラーロギング制
御方式に関し、 CPUから通知されたリセット信号が個別の回路に対する
ものである場合、このリセット信号および必要に応じて
その要因をログメモリに書き込み、CPUが発行するリセ
ット信号をログ情報として収集することを目的とし、 複数のCPUから共通バスを介して接続される装置と、こ
の装置内にログ情報を循環する態様で書き込むログメモ
リとを備え、あるCPUから上記装置に通知されたリセッ
ト信号が、CPUに対応づけて設けた回路に対する個別の
リセット信号の場合に、この個別のリセット信号に対応
して当該リセット信号および必要に応じてそのリセット
を行う要因を上記ログメモリに書き込み、ログ情報とし
て収集し得るように構成する。
御方式に関し、 CPUから通知されたリセット信号が個別の回路に対する
ものである場合、このリセット信号および必要に応じて
その要因をログメモリに書き込み、CPUが発行するリセ
ット信号をログ情報として収集することを目的とし、 複数のCPUから共通バスを介して接続される装置と、こ
の装置内にログ情報を循環する態様で書き込むログメモ
リとを備え、あるCPUから上記装置に通知されたリセッ
ト信号が、CPUに対応づけて設けた回路に対する個別の
リセット信号の場合に、この個別のリセット信号に対応
して当該リセット信号および必要に応じてそのリセット
を行う要因を上記ログメモリに書き込み、ログ情報とし
て収集し得るように構成する。
本発明は、複数CPUにおけるログ情報を収集するエラー
ロギング制御方式に関するものである。
ロギング制御方式に関するものである。
従来、IO制御アダプタなどの障害解析は、IO制御アダプ
タ内に設けたログメモリに収集したログデータを元に行
うようにしている。ログ情報は、CPUの発行するコマン
ドや、IO制御アダプタ内のファームウェアの走行が分か
るように取られる。
タ内に設けたログメモリに収集したログデータを元に行
うようにしている。ログ情報は、CPUの発行するコマン
ドや、IO制御アダプタ内のファームウェアの走行が分か
るように取られる。
従来、ハードウェアリセットに対応したファームウェア
による初期化ルーチン、あるいはCPUが発行した初期化
コマンドに対応してログメモリの内容がクリア（初期
化）されてしまう。このため、複数のCPUから共通バス
を介して接続されるIO制御アダプタに設けたログメモリ
が、各CPUから発行された初期化コマンド（リセット信
号）に対応してその都度クリアされてしまい、他のCPU
にとって欲しいログ情報が消去されて得られないという
問題があった。
による初期化ルーチン、あるいはCPUが発行した初期化
コマンドに対応してログメモリの内容がクリア（初期
化）されてしまう。このため、複数のCPUから共通バス
を介して接続されるIO制御アダプタに設けたログメモリ
が、各CPUから発行された初期化コマンド（リセット信
号）に対応してその都度クリアされてしまい、他のCPU
にとって欲しいログ情報が消去されて得られないという
問題があった。
本発明は、CPUから通知されたリセット信号が個別の回
路に対するものである場合、このリセット信号および必
要に応じてその要因をログメモリに書き込み、CPUが発
行するリセット信号をログ情報として収集することを目
的としている。
路に対するものである場合、このリセット信号および必
要に応じてその要因をログメモリに書き込み、CPUが発
行するリセット信号をログ情報として収集することを目
的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、CPU（０）０、CPU（１）１は、共通バ
スに接続され、装置（IO制御アダプタ）２などを制御す
るものである。
スに接続され、装置（IO制御アダプタ）２などを制御す
るものである。
スティタスレジスタ３は、CPU（０）０およびCPU（１）
１がリセットコマンドを発行したことに対応してリセッ
ト信号をセットするものである。
１がリセットコマンドを発行したことに対応してリセッ
ト信号をセットするものである。
コマンドレジスタ４は、コマンドをセットするものであ
る。
る。
MPU（マイクロプロセッサ）５は、装置（IO制御アダプ
タ）２に対する各種制御例えばディスク装置をアクセス
制御するものである。
タ）２に対する各種制御例えばディスク装置をアクセス
制御するものである。
ログメモリ６は、MPU5が実行したコマンド、リセット信
号などの情報を循環する態様で書き込むものである。
号などの情報を循環する態様で書き込むものである。
本発明は、第１図に示すように、共通バスに接続された
複数のCPU（０）０、CPU（１）１のうち例えばCPU
（０）０がリセットコマンドを発行（図中）したこと
に対応して、スティタスレジスタ３の例えばCPU（０）
系にリセット信号をセットすると共にNMI（ノンマスカ
ブル割込み）によってMPU5に通知（図中）する。そし
て、この通知を受けたMPU5がスティタスレジスタ３から
読み出したリセット信号によって該当する回路（例えば
CPU（０）系の回路）のリセットを行うと共に当該リセ
ット信号が投入されたことをログメモリ６に図示のよう
に書き込むようにしている。
複数のCPU（０）０、CPU（１）１のうち例えばCPU
（０）０がリセットコマンドを発行（図中）したこと
に対応して、スティタスレジスタ３の例えばCPU（０）
系にリセット信号をセットすると共にNMI（ノンマスカ
ブル割込み）によってMPU5に通知（図中）する。そし
て、この通知を受けたMPU5がスティタスレジスタ３から
読み出したリセット信号によって該当する回路（例えば
CPU（０）系の回路）のリセットを行うと共に当該リセ
ット信号が投入されたことをログメモリ６に図示のよう
に書き込むようにしている。
従って、共通バスに接続された複数のCPUのいずれかが
リセットコマンドを発行したことに対応して、このリセ
ットコマンドおよび必要に応じてその要因がログメモリ
６に書き込まれ、ログ情報として収集することが可能と
なる。
リセットコマンドを発行したことに対応して、このリセ
ットコマンドおよび必要に応じてその要因がログメモリ
６に書き込まれ、ログ情報として収集することが可能と
なる。
次に、第２図を用いて本発明の１実施例の構成および動
作を順次詳細に説明する。
作を順次詳細に説明する。
第２図において、スティタスレジスタ３は、共通バスに
接続されているCPU（０）20あるいはCPU（１）21がリセ
ットコマンドを発行したことに対応して、リセット信号
がセットされるものである。そして、このリセット信号
がセットされたことに対応して、NMI（ノンマスカブル
割込み）によってMPU15に当該スティタスレジスタ３に
リセット信号がセットされた旨を通知し、通知を受けた
MPU15がこのスティタスレジスタ３の内容を見て、該当
するインタフェース制御レジスタ（０）12−０あるいは
インタフェース制御レジスタ（１）12−１のいずれかを
リセットすると共に、このリセット信号および必要に応
じてこのリセット信号を発行した要因をログメモリ19に
書き込むようにしている。
接続されているCPU（０）20あるいはCPU（１）21がリセ
ットコマンドを発行したことに対応して、リセット信号
がセットされるものである。そして、このリセット信号
がセットされたことに対応して、NMI（ノンマスカブル
割込み）によってMPU15に当該スティタスレジスタ３に
リセット信号がセットされた旨を通知し、通知を受けた
MPU15がこのスティタスレジスタ３の内容を見て、該当
するインタフェース制御レジスタ（０）12−０あるいは
インタフェース制御レジスタ（１）12−１のいずれかを
リセットすると共に、このリセット信号および必要に応
じてこのリセット信号を発行した要因をログメモリ19に
書き込むようにしている。
ディスク制御チャネル11は、ディスク（DISK）装置18−
１をアクセス制御するものであって、12ないし19などか
ら構成されている。
１をアクセス制御するものであって、12ないし19などか
ら構成されている。
インタフェース制御レジスタ（０）12−０、インタフェ
ース制御レジスタ（１）12−１は、CPU（０）系ポー
ト、CPU（１）系ポートに対応するものであって、各種
制御情報などをセットするものである。これらは、CPU
（０）20、CPU（１）21に対応して個別に設けられてい
る。
ース制御レジスタ（１）12−１は、CPU（０）系ポー
ト、CPU（１）系ポートに対応するものであって、各種
制御情報などをセットするものである。これらは、CPU
（０）20、CPU（１）21に対応して個別に設けられてい
る。
両系に共通する共通回路としては、割込みを制御する割
込み制御部13、DMA転送を制御するDMA制御部14、各種制
御を行うMPU（マイクロプロセッサ）15、制御プラグラ
ムなどを格納したROM（読み出し専用メモリ）16、読み
書き可能なメモリであるRAM17、ディスク装置18−１に
対するアクセス制御を行うディスク制御部18、ログ情報
を循環する態様で書き込むログメモリ19などから構成さ
れている。
込み制御部13、DMA転送を制御するDMA制御部14、各種制
御を行うMPU（マイクロプロセッサ）15、制御プラグラ
ムなどを格納したROM（読み出し専用メモリ）16、読み
書き可能なメモリであるRAM17、ディスク装置18−１に
対するアクセス制御を行うディスク制御部18、ログ情報
を循環する態様で書き込むログメモリ19などから構成さ
れている。
CPU（０）20、CPU（１）21は、共通バスに接続されたCP
Uであって、各種制御を行うものである。
Uであって、各種制御を行うものである。
リセットレジスタ20−１、21−１は、リセットコマンド
を発行したことに対応して該当するCPU0系、CPU1系の位
置にリセット信号がセットされる。いずれか一方にセッ
トした場合には、NMIによって既述したように、該当す
るCPU0系ポート、あるいはCPU1系ポートに属するインタ
フェース制御レジスタ（０）12−０あるいは12−１がリ
セットされると共にログメモリ19にこのリセット信号が
書き込まれる。また、両者にセットした場合には、ディ
スク制御チャネル11内のAND回路によって図示全体リセ
ット信号が生成され、全ての回路がハードウェア的にリ
セットされる。ログメモリ19は、プログラムにより、リ
セットされる。
を発行したことに対応して該当するCPU0系、CPU1系の位
置にリセット信号がセットされる。いずれか一方にセッ
トした場合には、NMIによって既述したように、該当す
るCPU0系ポート、あるいはCPU1系ポートに属するインタ
フェース制御レジスタ（０）12−０あるいは12−１がリ
セットされると共にログメモリ19にこのリセット信号が
書き込まれる。また、両者にセットした場合には、ディ
スク制御チャネル11内のAND回路によって図示全体リセ
ット信号が生成され、全ての回路がハードウェア的にリ
セットされる。ログメモリ19は、プログラムにより、リ
セットされる。
メモリ（０）22、メモリ（１）23は、制御プログラムな
どを格納するものである。
どを格納するものである。
次に、動作を説明する。
第２図において、共通バスに接続されたCPU（０）20、2
1のうちのいずれかがリセットコマンドを発行してリセ
ットレジスタ20−１、21−１のCPU0系あるいはCPU1系の
いずれかにリセット信号をセットしたことに対応して、
スティタスレジスタ３に当該リセット信号がセットされ
てNMIによってMPU15に通知される。この通知に対応して
MPU15が、スティタスレジスタ３の内容を読み出してCPU
0系ポートあるいはCPU1系ポートに対応するインタフェ
ース制御レジスタ（０）12−０あるいは12−１をリセッ
トすると共に、当該リセット信号および必要に応じてこ
のリセット信号が発生された要因をログメモリ19に書き
込むようにしている。
1のうちのいずれかがリセットコマンドを発行してリセ
ットレジスタ20−１、21−１のCPU0系あるいはCPU1系の
いずれかにリセット信号をセットしたことに対応して、
スティタスレジスタ３に当該リセット信号がセットされ
てNMIによってMPU15に通知される。この通知に対応して
MPU15が、スティタスレジスタ３の内容を読み出してCPU
0系ポートあるいはCPU1系ポートに対応するインタフェ
ース制御レジスタ（０）12−０あるいは12−１をリセッ
トすると共に、当該リセット信号および必要に応じてこ
のリセット信号が発生された要因をログメモリ19に書き
込むようにしている。
また、CPU（０）20あるいはCPU（１）21がリセットコマ
ンドを発行して、リセットレジスタ20−１あるいは21−
１のCPU0系およびCPU1系の両者にリセット信号をセット
した場合には、ディスク制御チャネル11内のAND回路が
両者のリセット信号についてセットされたことを検出
し、全体リセット信号を生成する。この全体リセット信
号の生成に対応して、ディスク制御チャネル11内の全て
の回路をハードウェア的にリセットするようにしてい
る。ログメモリ19は、プログラムにより、リセットされ
る。
ンドを発行して、リセットレジスタ20−１あるいは21−
１のCPU0系およびCPU1系の両者にリセット信号をセット
した場合には、ディスク制御チャネル11内のAND回路が
両者のリセット信号についてセットされたことを検出
し、全体リセット信号を生成する。この全体リセット信
号の生成に対応して、ディスク制御チャネル11内の全て
の回路をハードウェア的にリセットするようにしてい
る。ログメモリ19は、プログラムにより、リセットされ
る。
以上のように、共通バスに接続された複数のCPU（０）2
0、CPU（１）21のいずれかがCPU0系あるいはCPU1系のう
ちのいずれかをリセットするリセットコマンドを発行し
たことに対応して、NMIによってMPU15に通知され、当該
リセット信号および必要に応じてこのリセット信号を発
生させた要因をログメモリ19に書き込むようにしてい
る。これにより、CPUが発行するリセット信号などをロ
グ情報として収集することが可能となる。
0、CPU（１）21のいずれかがCPU0系あるいはCPU1系のう
ちのいずれかをリセットするリセットコマンドを発行し
たことに対応して、NMIによってMPU15に通知され、当該
リセット信号および必要に応じてこのリセット信号を発
生させた要因をログメモリ19に書き込むようにしてい
る。これにより、CPUが発行するリセット信号などをロ
グ情報として収集することが可能となる。
以上説明したように、本発明によれば、共通バスに接続
された複数のCPUのいずれかがリセットコマンドを発行
したことに対応して、このリセットコマンドおよび必要
に応じてその要因をログメモリ６に書き込む構成を採用
しているため、複数CPUが発行するリセット信号および
その要因などをログ情報として収集することができる。
これにより、複数CPUによる障害分析を容易に行うこと
が可能となる。
された複数のCPUのいずれかがリセットコマンドを発行
したことに対応して、このリセットコマンドおよび必要
に応じてその要因をログメモリ６に書き込む構成を採用
しているため、複数CPUが発行するリセット信号および
その要因などをログ情報として収集することができる。
これにより、複数CPUによる障害分析を容易に行うこと
が可能となる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図である。 図中、０、１はCPU、２は装置（IO制御アダプタ）、３
はスティタスレジスタ、５はMPU（マイクロプロセッ
サ）、６はログメモリを表す。
例構成図である。 図中、０、１はCPU、２は装置（IO制御アダプタ）、３
はスティタスレジスタ、５はMPU（マイクロプロセッ
サ）、６はログメモリを表す。
Claims (1)
- 【請求項１】複数CPUにおけるログ情報を収集する処理
装置において、 複数のCPUから共通バスを介して接続される装置（２）
と、 この装置（２）内にログ情報を循環する態様で書き込む
ログメモリ（６）と、 この装置（２）内に、上記共通バスを介してあるCPUか
ら通知されたリセット信号が、上記複数のCPUに対応づ
けてそれぞれ設けた回路に対する個別のリセット信号の
場合に、この個別のリセット信号に対応して該当回路の
みをリセット、および当該リセット信号と必要に応じて
そのリセットを行う要因を上記ログメモリ（６）に書き
込み、一方、上記複数のCPUに対応づけてそれぞれ設け
た回路の全てに対するリセット信号の場合に、全ての回
路をリセットおよび上記ログメモリ（６）をクリアする
MPU（５）とを備えたことを特徴とする処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101841A JPH0727483B2 (ja) | 1988-04-25 | 1988-04-25 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101841A JPH0727483B2 (ja) | 1988-04-25 | 1988-04-25 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273146A JPH01273146A (ja) | 1989-11-01 |
| JPH0727483B2 true JPH0727483B2 (ja) | 1995-03-29 |
Family
ID=14311287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101841A Expired - Lifetime JPH0727483B2 (ja) | 1988-04-25 | 1988-04-25 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727483B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537266A (en) * | 1976-07-07 | 1978-01-23 | Matsushita Electric Ind Co Ltd | Time signalling timepiece |
| JPS62285147A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | トレ−サ制御方式 |
-
1988
- 1988-04-25 JP JP63101841A patent/JPH0727483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01273146A (ja) | 1989-11-01 |
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