JPH01273146A - 処理装置 - Google Patents
処理装置Info
- Publication number
- JPH01273146A JPH01273146A JP63101841A JP10184188A JPH01273146A JP H01273146 A JPH01273146 A JP H01273146A JP 63101841 A JP63101841 A JP 63101841A JP 10184188 A JP10184188 A JP 10184188A JP H01273146 A JPH01273146 A JP H01273146A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- reset signal
- reset
- log
- accordance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数ＣＰＵにおけるログ情報を収集するエラーロギング
制御方式に関し、 ＣＰＵから通知されたリセット信号が個別の回路に対す
るものである場合、このリセット信号および必要に応じ
てその要因をログメモリに書き込み、ＣＰＵが発行する
リセット信号をログ情報として収集することを目的とし
、 複数のＣＰＵから共通バスを介して接続される装置と、
この装置内にログ情報を循環する態様で書き込むログメ
モリとを備え、あるＣＰＵから上記装置に通知されたリ
セット信号が、ＣＰＵに対応づけて設けた回路に対する
個別のリセット信号の場合に、この個別のリセット信号
に対応して当該リセット信号および必要に応じてそのリ
セットを行う要因を上記ログメモリに書き込み、ログ情
報として収集し得るように構成する。
制御方式に関し、 ＣＰＵから通知されたリセット信号が個別の回路に対す
るものである場合、このリセット信号および必要に応じ
てその要因をログメモリに書き込み、ＣＰＵが発行する
リセット信号をログ情報として収集することを目的とし
、 複数のＣＰＵから共通バスを介して接続される装置と、
この装置内にログ情報を循環する態様で書き込むログメ
モリとを備え、あるＣＰＵから上記装置に通知されたリ
セット信号が、ＣＰＵに対応づけて設けた回路に対する
個別のリセット信号の場合に、この個別のリセット信号
に対応して当該リセット信号および必要に応じてそのリ
セットを行う要因を上記ログメモリに書き込み、ログ情
報として収集し得るように構成する。
本発明は、複数ＣＰＵにおけるログ情報を収集するエラ
ーロギング制御方式に関するものである。
ーロギング制御方式に関するものである。
［従来の技術と発明が解決しようとする課題〕従来、■
０制御アダプタなどの障害解析は、■０１１Ｊｉｌアダ
プタ内に設けたログメモリに収集したログデータを元に
行うようにしている。ログ情報は、ＣＰＵの発行するコ
マンドや、ＩＯ制御アダプタ内のファームウェアの走行
が分かるように取られる。
０制御アダプタなどの障害解析は、■０１１Ｊｉｌアダ
プタ内に設けたログメモリに収集したログデータを元に
行うようにしている。ログ情報は、ＣＰＵの発行するコ
マンドや、ＩＯ制御アダプタ内のファームウェアの走行
が分かるように取られる。
従来、ハードウェアリセットに対応したファームウェア
による初期化ルーチン、あるいはＣＰＵが発行した初期
化コマンドに対応してログメモリの内容がクリア（初期
化）されてしまう、このため、複数のＣＰＵから共通バ
スを介して接続されるＩＯ制御アダプタに設けたログメ
モリが、各ＣＰＵから発行された初期化コマンド（リセ
ット信号）に対応してその都度クリアされてしまい、他
のＣＰＵにとって欲しいログ情報が消去されて得られな
いという問題があった。
による初期化ルーチン、あるいはＣＰＵが発行した初期
化コマンドに対応してログメモリの内容がクリア（初期
化）されてしまう、このため、複数のＣＰＵから共通バ
スを介して接続されるＩＯ制御アダプタに設けたログメ
モリが、各ＣＰＵから発行された初期化コマンド（リセ
ット信号）に対応してその都度クリアされてしまい、他
のＣＰＵにとって欲しいログ情報が消去されて得られな
いという問題があった。
本発明は、ＣＰＵから通知されたリセット信号が個別の
回路に対するものである場合、このリセット信号および
必要に応じてその要因をログメモリに書き込み、ＣＰＵ
が発行するリセット信号をログ情報として収集すること
を目的としている。
回路に対するものである場合、このリセット信号および
必要に応じてその要因をログメモリに書き込み、ＣＰＵ
が発行するリセット信号をログ情報として収集すること
を目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、ＣＰＵ（０）ＯｌＣＰＵ（Ｉｌｌは、
共通バスに接続され、装置（１０制御アダプタ）２など
を制御するものである。
共通バスに接続され、装置（１０制御アダプタ）２など
を制御するものである。
スティタスレジスタ３は、ＣＰＵ（０）０およびＣＰＵ
ｆｌｌｌがリセットコマンドを発行したことに対応して
リセット信号をセントするものである。
ｆｌｌｌがリセットコマンドを発行したことに対応して
リセット信号をセントするものである。
コマンドレジスタ４は、コマンドをセットするものであ
る。
る。
ＭＰＵ （マイクロプロセッサ）５は、装置（ＩＯ制御
アダプタ）２に対応する各種制御例えばディスク装置を
アクセス制御するものである。
アダプタ）２に対応する各種制御例えばディスク装置を
アクセス制御するものである。
ログメモリ６は、ＭＰＵ５が実行したコマンド、リセ−
／ ト信号などの情報を循環する態様で書き込むもので
ある。
／ ト信号などの情報を循環する態様で書き込むもので
ある。
本発明は、第１図に示すように、共通バスに接続された
複数のＣＰＵ（０）Ｏ，ＣＰＵ（１１１のうち例えばＣ
ＰＵ（０）Ｏがリセットコマンドを発行（図中■）した
ことに対応して、スティタスレジスタ３の例えばＣＰ
Ｕ （０）系にリセット信号をセントすると共にＮＭＩ
（ノンマスカブル割込み）によってＭＰＵ５に通知（図
中■）する。そして、この通知を受けたＭＰＵ５がステ
ィタスレジスタ３から読み出したりセント信号によって
該当する回路（例えばＣＰ Ｕ （０）系の回路）のリ
セットを行うと共に当該リセット信号が投入されたこと
をログメモリ６に図示のように書き込むようにしている
。
複数のＣＰＵ（０）Ｏ，ＣＰＵ（１１１のうち例えばＣ
ＰＵ（０）Ｏがリセットコマンドを発行（図中■）した
ことに対応して、スティタスレジスタ３の例えばＣＰ
Ｕ （０）系にリセット信号をセントすると共にＮＭＩ
（ノンマスカブル割込み）によってＭＰＵ５に通知（図
中■）する。そして、この通知を受けたＭＰＵ５がステ
ィタスレジスタ３から読み出したりセント信号によって
該当する回路（例えばＣＰ Ｕ （０）系の回路）のリ
セットを行うと共に当該リセット信号が投入されたこと
をログメモリ６に図示のように書き込むようにしている
。
従って、共通バスに接続された複数のＣＰＵのいずれか
がリセットコマンドを発行したことに対応して、このリ
セットコマンドおよび必要に応じてその要因がログメモ
リ６に書き込まれ、ログ情報として収集することが可能
となる。
がリセットコマンドを発行したことに対応して、このリ
セットコマンドおよび必要に応じてその要因がログメモ
リ６に書き込まれ、ログ情報として収集することが可能
となる。
次に、第２図を用いて本発明の１実施例の構成および動
作を順次詳細に説明する。
作を順次詳細に説明する。
第２図において、スティタスレジスタ３は、共通バスに
接続されているＣＰＵ（０）２０あるいはＣＰＵ（ｌ１
２１がリセットコマンドを発行したことに対応して、リ
セット信号がセットされるものである。そして、このリ
セット信号がセントされたことに対応して、ＮＭ［（ノ
ンマスカブル割込み）によってＭＰＵ１５に当該スティ
タスレジスタ３にリセット信号がセントされた旨を通知
し、通知を受けたＭＰＵ１５がこのスティタスレジスタ
３の内容を見て、該当するインタフェース制御レジスタ
（０）１２−０あるいはインタフェース制御レジスタ＋
１１１２−１のいずれかをリセットすると共に、このリ
セット信号および必要に応じてこのリセット信号を発行
した要因をログメモリ１９に書き込むようにしている。
接続されているＣＰＵ（０）２０あるいはＣＰＵ（ｌ１
２１がリセットコマンドを発行したことに対応して、リ
セット信号がセットされるものである。そして、このリ
セット信号がセントされたことに対応して、ＮＭ［（ノ
ンマスカブル割込み）によってＭＰＵ１５に当該スティ
タスレジスタ３にリセット信号がセントされた旨を通知
し、通知を受けたＭＰＵ１５がこのスティタスレジスタ
３の内容を見て、該当するインタフェース制御レジスタ
（０）１２−０あるいはインタフェース制御レジスタ＋
１１１２−１のいずれかをリセットすると共に、このリ
セット信号および必要に応じてこのリセット信号を発行
した要因をログメモリ１９に書き込むようにしている。
ディスク制御チャネル１１は、ディスク（ＤＩＳＫ）装
置１８−１をアクセス制御するものであって、１２ない
し１９などから構成されている。
置１８−１をアクセス制御するものであって、１２ない
し１９などから構成されている。
インタフェース制御レジスタ（０）１２−０、インタフ
ェース制御レジスタ＋１１１２−１は、ＣＰＵ（０）系
ボート、ＣＰ Ｕ （１１系ボートに対応するものであ
って、各種制御情報などをセットするものである。これ
らは、ＣＰＵ（０）２０、ＣＰＵ＋１１に対応して個別
に設けられている。
ェース制御レジスタ＋１１１２−１は、ＣＰＵ（０）系
ボート、ＣＰ Ｕ （１１系ボートに対応するものであ
って、各種制御情報などをセットするものである。これ
らは、ＣＰＵ（０）２０、ＣＰＵ＋１１に対応して個別
に設けられている。
両系に共通する共通回路としては、割込みを制御する割
込み制御部１３、ＤＭＡ転送を制御するＤＭＡＩ＃ｌｌ
Ｉ部１４、各種制御を行うＭＰＵ （マイクロプロセッ
サ）Ｉ５、制御プログラムなどを格納したＲＯＭ （読
み出し専用メモリ）１６、読み書き可能なメモリである
ＲＡＭ１７、ディスク装″！１Ｂ−１に対するアクセス
制御を行うディスク制御部１８、ログ情報を循環するＢ
様で書き込むログメモリ１９などから構成されている。
込み制御部１３、ＤＭＡ転送を制御するＤＭＡＩ＃ｌｌ
Ｉ部１４、各種制御を行うＭＰＵ （マイクロプロセッ
サ）Ｉ５、制御プログラムなどを格納したＲＯＭ （読
み出し専用メモリ）１６、読み書き可能なメモリである
ＲＡＭ１７、ディスク装″！１Ｂ−１に対するアクセス
制御を行うディスク制御部１８、ログ情報を循環するＢ
様で書き込むログメモリ１９などから構成されている。
ＣＰＵ（０）２０、ＣＰＵ（１１２１は、共通バスに接
続されたＣＰＵであって、各種制御を行うものである。
続されたＣＰＵであって、各種制御を行うものである。
リセットレジスタ２０−１．２１−１は、リセットコマ
ンドを発行したことに対応して該当するｃｐｕｏ系、Ｃ
ＰＵＬ系の位置にリセット信号がセットされる。いずれ
か一方にセットした場合には、ＮＭＩによって既述した
ように、１亥当するＣＰＵ０系ポート、あるいはＣＰＵ
Ｉ系ポートに属するインタフェース制御レジスタ（０）
１２−０あるいは１２−１がリセットされると共にログ
メモリ１９にこのリセット信号が書き込まれる。また、
両者にセントした場合には、ディスク！ｌ１１３１チャ
ネル１１内のＡＮＤ回路によって図示全体リセット信号
が生成され、全ての回路がハードウェア的にリセットさ
れる。ログメモリ１９は、プログラムにより、リセット
される。
ンドを発行したことに対応して該当するｃｐｕｏ系、Ｃ
ＰＵＬ系の位置にリセット信号がセットされる。いずれ
か一方にセットした場合には、ＮＭＩによって既述した
ように、１亥当するＣＰＵ０系ポート、あるいはＣＰＵ
Ｉ系ポートに属するインタフェース制御レジスタ（０）
１２−０あるいは１２−１がリセットされると共にログ
メモリ１９にこのリセット信号が書き込まれる。また、
両者にセントした場合には、ディスク！ｌ１１３１チャ
ネル１１内のＡＮＤ回路によって図示全体リセット信号
が生成され、全ての回路がハードウェア的にリセットさ
れる。ログメモリ１９は、プログラムにより、リセット
される。
メモリ（０）２２、メモリ＋１） ２３は、ｉｕｉプロ
グラムなどを格納するものである。
グラムなどを格納するものである。
次に、動作を説明する。
第２図において、共通バスに接続されたＣＰＵ（０）２
０．２１のうちのいずれかがリセットコマンドを発行し
てリセットレジスタ２０−１．２１−１のＣＰＵ０系あ
るいはＣＰＵＩ系のいずれかにリセット信号をセットし
たことに対応して、スティタスレジスタ３に当該リセッ
ト信号がセットされてＮＭＩによってＭＰＵ１５に通知
される。
０．２１のうちのいずれかがリセットコマンドを発行し
てリセットレジスタ２０−１．２１−１のＣＰＵ０系あ
るいはＣＰＵＩ系のいずれかにリセット信号をセットし
たことに対応して、スティタスレジスタ３に当該リセッ
ト信号がセットされてＮＭＩによってＭＰＵ１５に通知
される。
この通知に対応してＭＰＵ１５が、スティタスレジスタ
３の内容を読み出してｃｐｕｏ系ポートあるいはＣＰＵ
Ｉ系ボートに対応するインタフェース制御レジスタ（０
）１２−０あるいは１２−１をリセットすると共に、当
該リセット信号および必要に応じてこのリセット信号が
発生された要因をログメモリ１９に書き込むようにして
いる。
３の内容を読み出してｃｐｕｏ系ポートあるいはＣＰＵ
Ｉ系ボートに対応するインタフェース制御レジスタ（０
）１２−０あるいは１２−１をリセットすると共に、当
該リセット信号および必要に応じてこのリセット信号が
発生された要因をログメモリ１９に書き込むようにして
いる。
また、ｃｐｕ（０）２０あるいはＣＰＵ＋１１２１がリ
セットコマンドを発行して、リセットレジスタ２０−１
あるいは２１−１のＣＰＵ０系およびＣＰＵＩ系の両者
にリセット信号をセットした場合には、ディスク制御チ
ャネルｌｌ内のＡＮＤ回路が両者のリセット信号につい
てセットされたことを検出し、全体リセット信号を生成
する。この全体リセット信号の生成に対応して、ディス
ク制御チャネルｌｌ内の全ての回路をハードウェア的に
リセットするようにしている。ログメモリ１９は、プロ
グラムにより、リセットされる。
セットコマンドを発行して、リセットレジスタ２０−１
あるいは２１−１のＣＰＵ０系およびＣＰＵＩ系の両者
にリセット信号をセットした場合には、ディスク制御チ
ャネルｌｌ内のＡＮＤ回路が両者のリセット信号につい
てセットされたことを検出し、全体リセット信号を生成
する。この全体リセット信号の生成に対応して、ディス
ク制御チャネルｌｌ内の全ての回路をハードウェア的に
リセットするようにしている。ログメモリ１９は、プロ
グラムにより、リセットされる。
以上のように、共通バスに接続された複数のＣｐＵ（０
）２０．ＣＰＵ（１１２１のいずれかがＣＰＵ０系ある
いはＣＰＵＩ系のうちのいずれかをリセットするリセッ
トコマンドを発行したことに対応して、ＮＭＩによって
ＭＰＵ１５に通知され、当該リセット信号および必要に
応じてこのリセット信号を発生させた要因をログメモリ
１９に書き込むようにしている。これにより、ＣＰＵが
発行するリセット信号などをログ情報として収集するこ
とが可能となる。
）２０．ＣＰＵ（１１２１のいずれかがＣＰＵ０系ある
いはＣＰＵＩ系のうちのいずれかをリセットするリセッ
トコマンドを発行したことに対応して、ＮＭＩによって
ＭＰＵ１５に通知され、当該リセット信号および必要に
応じてこのリセット信号を発生させた要因をログメモリ
１９に書き込むようにしている。これにより、ＣＰＵが
発行するリセット信号などをログ情報として収集するこ
とが可能となる。
以上説明したように、本発明によれば、共通バスに接続
された複数のＣＰＵのいずれかがりセフトコマントを発
行したことに対応して、このリセットコマンドおよび必
要に応じてその要因をログメモリ６に書き込む構成を採
用しているため、複数ＣＰＵが発行するリセット信号お
よびその要因などをログ情報として収集することができ
る。これにより、複数ＣＰＵによる障害分析を容易に行
うことが可能となる。
された複数のＣＰＵのいずれかがりセフトコマントを発
行したことに対応して、このリセットコマンドおよび必
要に応じてその要因をログメモリ６に書き込む構成を採
用しているため、複数ＣＰＵが発行するリセット信号お
よびその要因などをログ情報として収集することができ
る。これにより、複数ＣＰＵによる障害分析を容易に行
うことが可能となる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図を示す。 図中、０．１はＣＰＵ、２は装置（ＩＯ１ＩＩＩＩ御ア
ダプタ）、３はスティタスレジスタ、５はＭＰＵ（マイ
クロプロセッサ）、６はログメモリを表す。
例構成図を示す。 図中、０．１はＣＰＵ、２は装置（ＩＯ１ＩＩＩＩ御ア
ダプタ）、３はスティタスレジスタ、５はＭＰＵ（マイ
クロプロセッサ）、６はログメモリを表す。
Claims (1)
- 【特許請求の範囲】 複数ＣＰＵにおけるログ情報を収集するエラーロギング
制御方式において、 複数のＣＰＵから共通バスを介して接続される装置（２
）と、 この装置（２）内にログ情報を循環する態様で書き込む
ログメモリ（６）とを備え、 あるＣＰＵから上記装置（２）に通知されたリセット信
号が、ＣＰＵに対応づけて設けた回路に対する個別のリ
セット信号の場合に、この個別のリセット信号に対応し
て当該リセット信号および必要に応じてそのリセットを
行う要因を上記ログメモリ（６）に書き込み、ログ情報
として収集し得るように構成したことを特徴とするエラ
ーロギング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101841A JPH0727483B2 (ja) | 1988-04-25 | 1988-04-25 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101841A JPH0727483B2 (ja) | 1988-04-25 | 1988-04-25 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273146A true JPH01273146A (ja) | 1989-11-01 |
| JPH0727483B2 JPH0727483B2 (ja) | 1995-03-29 |
Family
ID=14311287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101841A Expired - Lifetime JPH0727483B2 (ja) | 1988-04-25 | 1988-04-25 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727483B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537266A (en) * | 1976-07-07 | 1978-01-23 | Matsushita Electric Ind Co Ltd | Time signalling timepiece |
| JPS62285147A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | トレ−サ制御方式 |
-
1988
- 1988-04-25 JP JP63101841A patent/JPH0727483B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537266A (en) * | 1976-07-07 | 1978-01-23 | Matsushita Electric Ind Co Ltd | Time signalling timepiece |
| JPS62285147A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | トレ−サ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727483B2 (ja) | 1995-03-29 |
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