JPH0243663A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、第１実施例 （ｉ）第１実施例の構成 （ｉｉ）第１実施例の動作 ■、第２実施例 （ｉ）第２実施例の構成 （ｉｉ）第２実施例の動作 ■、第３実施例 （１）第３実施例の構成 （ｉｉ）第３実施例の動作 ■、第４実施例 ■、実施例のまとめ ■１発明の変形態様 発明の効果 〔概　要〕 機能の分化したマルチプロセッサシステムに関し、 システムの運用効率をあげることを目的とし、処理を行
なう複数の処理装置と、複数の処理装置の何れかに生じ
た障害を検出するエラー検出手段と、エラー検出手段か
ら導入されるエラー検出信号に基づいて、所定時間ごと
に切換信号を出力する切換手段とを具え、複数の処理装
置の何れかに障害が生じた場合に、切換信号に基づいて
、他の処理装置は、障害が生じた処理装置の処理を時分
割処理するように構成する。

〔産業上の利用分野〕

本発明は、例えば、マスク・スレーブ構成のように機能
が分化しているマルチプロセッサシステムに関するもの
である。

〔従来の技術〕 処理速度の向上などを目的として、複数の処理装置（プ
ロセッサ）を有して情報処理装置の処理部を構成するマ
ルチプロセッサシステムと呼ばれるものがある。

このマルチプロセッサシステムの中には、１つのプロセ
ッサを主プロセツサとし、この主プロセツサの指示に基
づいて、他のプロセッサが特定の処理を行なうマスク・
スレーブ構成を持つシステムがある。

このようなマルチプロセッサシステムにおいては、各プ
ロセッサの機能は分化されている。

〔発明が解決しようとする課題〕

ところで、上述したマスク・スレーブ構成のマルチプロ
セッサシステムように各プロセッサの機能が分化してい
るシステムにおいては、システム内の１つのプロセッサ
の動作に異常が生じた場合には、他のプロセッサが正常
に動作可能であってもシステム全体の動作を続行するこ
とはできないため、システムの運用効率が悪いという問
題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、システムの運用効率をあげるようにしたマルチプ
ロセッサシステムを提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のマルチプロセッサシステムの原理ブ
ロック図である。

図において、複数の処理装置１１０は、それぞれの処理
を行なう。

エラー検出手段１０１は、複数の処理装置１１０の何れ
かに生じた障害を検出する。

切換手段１０２は、エラー検出手段１０１から導入され
るエラー検出信号に基づいて、所定時間ごとに切換信号
を出力する。

従って、全体として、複数の処理装置１１０の何れかに
障害が生じた場合に、切換信号に基づいて、他の処理装
置１１０は、障害が生じた処理装置１１０の処理を時分
割処理するように構成する。

〔作　用〕

エラー検出手段１０１は、複数の処理装置１１０の何れ
かに障害を検知するとエラー検出信号を出力する。この
エラー検出信号によって切換手段１０２は有効となり、
所定時間ごとに切換信号が出力される。この切換信号に
基づいて、他の処理装置１１０は障害が生じた処理装置
１１０の処理を時分割処理する。

本発明にあっては、複数の処理装置の何れかに障害が生
じても、他の処理装置が障害が生じた処理装置の処理を
時分割処理するので、マルチプロセッサシステム全体と
しては動作を続行することができ、システムの運用効率
が向上する。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の第１実施例におけるマルチプロセッ
サシステムの構成を示す。

Ｉ　　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

処理装置１１０は、マスクプロセッサ２１０゜スレーブ
プロセッサ２２０．バスアービタ２０３゜コミュニケー
ションバッファ２０４．モード設定レジスタ２１７ａ、
２１７ｂ、モード制御レジスタ２０６．バスバッファ２
１８ａ、２１８ｂ、拡張アドレスコンバータ２１９ａ、
２１９ｂに相当する。

エラー検出手段１０１は、ノアゲート２０１に相当する
。

切換手段１０２は、タイマ２０２に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１−」す」（１侃 （ｉ）第１　　例の構成 第２図において、第１実施例によるマルチプロセッサシ
ステムは、システム全体の管理のためのマスク処理を行
なうマスクプロセッサ２１０と、マスクプロセッサ２１
０の指示に基づいた処理を行なうスレーブプロセッサ２
２０と、マスクプロセッサ２１０およびスレーブプロセ
ッサ２２０に障害が生じたことを検出するノアゲート２
０１と、ノアゲート２０１の出力状態に基づいて所定の
時間間隔で切換信号を出力するタイマ２０２と、マスク
プロセッサ２１０とスレーブプロセッサ２２０との間の
情報の授受を仲介するコミュニケーションバッファ２０
４と、バスリクエスト信号に基づいてコミュニケーショ
ンバッファ２０４を制御するバスアービタ２０３とで構
成されている。゛マスタプロセッサ２１０側には、マス
ク側バス２１１を介して、マスク処理のためのプログラ
ムおよびデータが格納されているメモリ２１２と、ＤＭ
Ａコントローラ（ＤＭＡＣ）２１３と、フロッピーディ
スク装置（ＦＤＵ）２１４．ハードディスク装置（ＨＤ
Ｕ）２１５．　シリアルインクフェース２１６などの周
辺装置が接続されている。

スレーブプロセッサ２２０側には、スレーブ側バス２２
１を介して、スレーブ処理のためのプログラムおよびデ
ータを格納しているメモリ２２２と、ＤＭＡＣ２２３と
、プリンタ２２４などの周辺装置が接続されている。

マスタエラー信号およびスレーブエラー信号（それぞれ
マスクプロセッサ２１０およびスレーブプロセッサ２２
０にエラーが生じた場合に“０′”とする）は、それぞ
れノアゲート２０１に導入され、ノアゲート２０１の出
力はタイマ２０２の制御端子Ｓに導入される。

タイマ２０２は、制御端子Ｓに“１ｎが導入されたとき
に有効となり動作するように構成されており、２つの出
力端子０１，０！は、それぞれマスクプロセッサ２１０
とスレーブプロセッサ２２０のそれぞれのタイマ割込端
子Ｔに接続されている。

ここで、マスクプロセッサ２１０およびスレーブプロセ
ッサ２２０がアクセスできるアドレス空間は、°“０Ｏ
ＯＯＯＨ”〜°“ＦＦＦＦＦＨ”　　（’“Ｈ”は１６
進数を表す添字である）であるものとする。

メモリ２１２およびＤＭＡＣ２１３，ＦＤＵ２１４、Ｈ
ＤＵ２１５．　　シリアルインタフェース２１６のアド
レスは、全アドレス空間のうち“０００００Ｈ″〜“７
ＦＦＦＦＨ”の領域に割り当てる。

一方、メモリ２２２およびＤＭＡＣ２２３，プリンタ２
２４のアドレスは、°“８００００Ｈ”〜”Ｆ　Ｆ　Ｆ
　Ｆ　Ｆ　Ｈ”　ニ割す当チル。

従って、マスクプロセッサ２１０の管理下にある装置お
よびプログラム、データのアドレスと、スレーブプロセ
ッサ２２０の管理下にある装置およびプログラム、デー
タのアドレスとが競合することはない。

マスクプロセッサ２１０．ＤＭＡＣ２１３，スレーブプ
ロセッサ２２０．ＤＭＡＣ２２３のそれぞれが、バスの
使用権を要求するために出力するバスリクエスト信号は
、それぞれバスアービタ２０３に導入されている。

コミュニケーションバッファ２０４は、バスアービタ２
０３が出力する方向制御信号に基づいてマスク側バス２
１１とスレーブ側バス２２１との間の情報の授受を制御
するように構成されている。

また、例えばスレーブプロセッサ２２０の管理下にある
プリンタ２２４からの割り込み信号は、バスを介してス
レーブプロセッサ２２０に導入されるとともに、コミュ
ニケーションバッファ２０４を介してアンドゲート２０
５の一方の入力端子に導入され、ノアゲート２０１の出
力と論理積をとった結果がマスクプロセッサ２１０に導
入される。

また、マスクプロセッサ２１０の管理下にあるＦＤＵ２
１４．ＨＤＵ２１５．　　シリアルインタフェース２１
６の割り込み信号も同様にして（特に図示しない）、マ
スクプロセッサ２１０に導入されるとともにスレーブプ
ロセッサ２２０にも導入されている。

（ｉｉ）１の 以下、第２図を参照して、第１実施例の動作を２つのプ
ロセッサが正常に動作している場合と、何れか一方に障
害が生じた場合とに分けて説明する。

（ｉｉ　−１）正常な場合 マスクプロセッサ２１０およびスレーブプロセッサ２２
０の両方が正常に動作している場合は、マスクプロセッ
サ２１０およびスレーブプロセッサ２２０は、それぞれ
マスク処理およびスレーブ処理を行なう。

この場合は、マスクエラー信号およびスレーブエラー信
号は両方とも“１”であるので、ノアゲート２０１の出
力は′″０”となり、タイマ２０２は動作しないので切
換信号は出力されない。

また、例えばプリンタ２２４からの割り込み信号により
、スレーブプロセッサ２２０に対して割り込み処理が起
動されるが、アンドゲート２０５にこの割り込み信号が
入力されてもノアゲート２０１の出力が“０”であるの
で、マスクプロセッサ２１０に対しては割り込みが起動
されることばない。

（ｉｉ　−２）何れか一方に障害が生じた場合例えば、
スレーブプロセッサ２２０に障害が生じた場合は、スレ
ーブエラー信号が°０″となり、これによりノアゲート
２０１の出力は“１”となるので、タイマ２０２は動作
を開始し所定時間（例えば時間ｔ）ごとに“′０゛°と
“１”の値をとる切換信号を出力する。

マスクプロセッサ２１０は、タイマ割り込み端子Ｔに入
力された切換信号が′°０”のときは、メモリ２１２．
ＤＭＡＣ２１３，ＦＤＵ２１４．ＨＤＵ２１５およびシ
リアルインタフェース２１６を管理するマスク処理を行
なう。

時間ｔが経過すると、タイマ２０２によって出力される
切換信号は“１”となる。

このとき、マスクプロセッサ２１０は、マスク処理のプ
ログラムカウンタの内容などをスタックなどに退避し、
一方スレープ処理のプログラムのアドレスをプログラム
カウンタにロードして、メモリ２２２．ＤＭＡＣ２２３
およびプリンタ２２４を管理するスレーブ処理を行なう
。

マスクプロセッサ２１０がスレーブ処理を行なう場合は
、マスクプロセッサ２１０はバスリクエスト信号を出力
して、コミュニケーションバッファ２０４を介してメモ
リ２２２．ＤＭＡＣ２２３゜プリンタ２２４に対してア
クセスする。

このようにして、タイマ２０２から出力される切換信号
に基づいて、マスクプロセッサ２１０はマスク処理とス
レーブ処理とを交互に行なう。

また、マスクプロセッサ２１０がスレーブ処理を行なっ
ているときは、プリンタ２２４の割り込み信号はコミュ
ニケーションバッファ２０４を介してアンドゲート２０
５に導入されるので、マスクプロセッサ２１０に対して
割り込み処理を起動することができる。

マスクプロセッサ２１０に障害が発生した場合も、同様
にしてスレーブプロセッサ２２０がマスク処理とスレー
ブ処理とを時分割処理することにより、システムの動作
を続行することができる。

■、第２実施例 第３図は、第２実施例によるマルチプロセッサシステム
の構成図である。

（ｉ）第２実施例の構成 図において、第２実施例によるマルチプロセッサシステ
ムは、第１実施例によるマルチプロセッサシステムに、
スレーブエラー信号に基づいて動作するモード設定レジ
スタ２１７ａと、マスクエラー信号に基づいて動作する
モード設定レジスタ２１７ｂと、モード設定レジスタ２
１７ａまたはモード設定レジスタ２１７ｂを介してのみ
アクセス可能なモード制御レジスタ２０６とを付加して
構成されている。

マスタエラー信号およびスレーブエラー信号は、モード
制御レジスタ２０６の入力端子Ｉ、、Ｉ。

に導入されている。

また、モード制御レジスタ２０６の出力端子０゜は、メ
モリ２１２．ＤＭＡＣ２１３，ＦＤＵ２１４、ＨＤＵ２
１５．　　シリアルインタフェース２１６の各制御端子
Ｓに接続されており、モード制御レジスタ２０６の出力
端子０２は、メモリ２２２゜ＤＭＡＣ２２３，プリンタ
２２４の各制御端子Ｓに接続されている。

ここで、メモリ２１２．ＤＭＡＣ２１３，ＦＤＵ２１４
．ＨＤＵ２１５．　　シリアルインタフェース２１６お
よびメモリ２２２．ＤＭＡＣ２２３゜プリンタ２２４は
、それぞれの制御端子Ｓへの入力が°“１″であるとき
のみ、マスクプロセッサ２１０あるいはスレーブプロセ
ッサ２２０からのアクセスが可能となるように構成され
ているものとする。

この場合、これらのメモリおよび装置のアドレスは、マ
スクプロセッサ２１０およびスレーブプロセッサ２２０
が扱うアドレス空間の全域に配置することができる。

（ｉ−２）モード制　レジスタの詳細構成第４図は、第
３図に示したマルチプロセッサシステムのモード制御レ
ジスタ２０６の詳細構成図である。

モード制御レジスタ２０６は、ナントゲート２６１と、
Ｄ型フリップフロップ（Ｄ−ＦＦ）２６２と、ナントゲ
ート２６３と、２つのエクスクル−シブノア（ＥＸ−Ｎ
ＯＲ）ゲート２６４ａ、２６４ｂと、２つのオアゲート
２６５ａ、２６５ｂとで形成されている。

ナントゲート２６１には、モード設定レジスタ２１７ａ
またはモード設定レジスタ２１７ｂを介して、アドレス
信号とライト信号が導入され、ナントゲート２６１の出
力はＤ−ＦＦ２６２のクロック端子に入力されている。

Ｄ−ＦＦ２６２の入力端子りには、データバスから１ビ
ツトの入力データが入力されている。

ナントゲート２６３の一方の入力端子には、モード制御
レジスタ２０６の入力端子Ｉｔに入力されているマスタ
エラー信号が導入されており、モード制御レジスタ２０
６の入力端子Ｉ２に入力されているスレーブエラー信号
は、ナントゲート２６３の他方の入力端子に導入される
とともに、ＥＸ−ＮＯＲゲート２６４ａ、２６４ｂのそ
れぞれの入力端子の一方に人力されている。

ＥＸ−ＮＯＲゲート２６４ａ、２６４ｂの他方の入力端
子には、それぞれＤ−ＦＦ２６２の出力端子Ｑと出力端
子ζからの出力が導入されている。

ＥＸ−ＮＯＲゲート２６４ａ、２６４ｂの出力は、それ
ぞれオアゲート２６５ａ、２６５ｂの入力端子の一方に
反転入力され、オアゲート２６５ａ、２６５ｂの入力端
子の他方には、共にナントゲート２６３の出力が反転入
力されている。

また、Ｄ−ＦＦ２６２は、制御端子Ｓに導入されるナン
トゲート２６３の出力が“０”　（つまりマスクプロセ
ッサ２１０．スレーブプロセッサ２２０の少なくとも１
つに障害が発生したとき）のみ有効となるように構成さ
れている。

オアゲート２６５ａの出力は、メモリ２１２゜ＤＭＡＣ
２１３，ＦＤＵ２１４．ＨＤＵ２１５゜シリアルインタ
フェース２１６に対するアクセスを有効とするマスク側
有効信号として、出力端子０１から出力される。

オアゲート２６５ｂの出力は、メモリ２２２゜ＤＭＡＣ
２２３，プリンタ２２４に対するアクセスを有効とする
スレーブ側有効信号として、出力端子０２から出力され
る。

第３図、第４図を参照して、モード制御レジスタ２０６
の動作を説明する。

第３図のモード設定レジスタ２１７ａまたは、モード設
定レジスタ２１７ｂを介して、モード制御レジスタ２０
６に対して書き込みを行なう場合は、ナントゲート２６
１の出力の立ち下がりにおいて、Ｄ−ＦＦ２６２にデー
タが書き込まれる。

このデータと、マスクエラー信号、スレーブエラー信号
とに基づいて、モード制御レジスタ２０６は、下表に示
すようなマスク側有効信号とスレーブ側有効信号を出力
する。

（本頁以下余白） 表において、ｒエラー信号（マスク）」はまずタエラー
信号、「エラー信号（スレーブ）Ｊはスレーブエラー信
号、ｒデータ」は書き込みデータ。

ｒ有効信号（マスク）１はマスク側有効信号、ｒ有効信
号（スレーブ）Ｊはスレーブ側有効信号を示す。

ここで、マスクエラー信号とスレーブエラー信号の両方
がＯｎとなる場合は、システム全体の動作が不可能とな
る。

（ｉｉ　−２）全体の動作 正常な場合は、上述のようにマスク側有効信号もスレー
ブ側有効信号もともに°“ｌ”となるので、マスクプロ
セッサ２１０は、メモリ２１２．ＤＭＡＣ２１３，ＦＤ
Ｕ２１４．ＨＤＵ２１５．　　シリアルインタフェース
２１６を管理下に置きマスク処理を行なう。また、スレ
ーブプロセッサ２２０は、メモリ２２２．ＤＭＡＣ２２
３，プリンタ２２４を管理下に置きスレーブ処理を行な
う。

一方、例えばスレーブプロセッサ２２０に障害が生じた
場合は、スレーブエラー信号に応じてモード設定レジス
タ２１７ａの動作が有効となり、マスクプロセッサ２１
０からモード制御レジスタ２０６に対する書き込みが可
能となる。

マスクプロセッサ２１０がマスク処理を行なっていると
きに、タイマ２０２から出力される切換信号が１°“に
切り換わると、マスクプロセッサ２１０はモード設定レ
ジスタ２１７ａを介してモード制御レジスタ２０６にデ
ータ“０”を書き込む。

上述したようなモード制御レジスタ２０６の動作により
、マスク側有効信号は“０”、スレーブ側有効信号が°
°１”となって、マスクプロセッサ２１０によるメモリ
２１２．ＤＭＡＣ２１３，ＦＤＵ２１４．ＨＤＵ２１５
．　　シリアルインタフェース２１６に対するアクセス
はできなくなり、代わってメモリ２２２．ＤＭＡＣ２２
３，プリンタ２２４に対するアクセスが許可される。

これにより、マスクプロセッサ２１０はメモリ２２２、
ＤＭＡＣ２２３，プリンタ２２４を管理下に置いてスレ
ーブ処理を行なう。

一方、切換信号が“Ｏ”になると、マスクプロセッサ２
１０はモード設定レジスタ２１７ａを介してモード制御
レジスタ２０６にデータ“１′°を書き込む、これによ
り、マスク側有効信号が“１”となって、マスクプロセ
ッサ２１０はメモリ２１２、ＤＭＡＣ２１３，ＦＤＵ２
１４．ＨＤＵ２１５、シリアルインタフェース２１６を
管理下に置いてマスク処理を行なう。

このようにして、モード制御レジスタ２０６が出力する
マスク側有効信号とスレーブ側有効信号によって、マス
クプロセッサ２１０がアクセス可能なメモリや周辺装置
が切り換えられることにより、マスクプロセッサ２１０
はマスク処理とスレーブ処理とを時分割処理する。

■、第３実施例 第５図は、第３実施例によるマルチプロセッサシステム
の構成図である。

（ｉ）第３　施例の構成 図において、第３実施例によるマルチプロセッサシステ
ムは、第３図に示した第２実施例によるマルチプロセッ
サシステムに、マスクプロセッサ２１０とメモリ２１２
．ＤＭＡＣ２１３，ＦＤＵ２１４、ＨＤＵ２１５．　　
シリアルインタフェース２１６との間の情報の授受を媒
介するバスバッファ２１８ａと、スレーブプロセッサ２
２０とメモＩＪ　２２２．　　ＤＭＡＣ２２３，プリン
タ２２４との間の情報の授受を媒介するパスバッファ２
１８ｂとを付加して構成されている。

モード制御レジスタ２０６は、上述した第２実施例と同
様に、マスク側有効信号とスレーブ側有効信号を生成し
、このマスク側有効信号はパスバッファ２１８ａの制御
端子Ｓに導入され、スレーブ側有効信号はパスバッファ
２１８ｂの制御端子Ｓに導入されている。

ここで、パスバッファ２１８ａ、パスバッファ２１８ｂ
は、制御端子Ｓへの入力が“ｌ“′のときのみ動作する
ように構成されているものとする。

（ｉｉ）第３　　　の動イ 上述した第２実施例と同様に、正常な場合はマスク側有
効信号およびスレーブ側有効信号はともに“１″となっ
ており、マスクプロセッサ２１０ババスバツフア２１８
ａを介してマスク側のメモリおよび周辺装置を管理下に
おいてマスク処理を行ない、スレーブプロセッサ２２０
はパスバッファ２１８ｂを介してスレーブ側のメモリお
よび周辺装置を管理下においてスレーブ処理を行なう。

例えば、スレーブプロセッサ２２０に障害が生じた場合
は、マスクプロセッサ２１０は、タイマ２０２からの切
換信号に基づいて、設定レジスタ２１７ａを介してモー
ド制御レジスタ２０６に“１″゛を書き込むことにより
、パスバッファ２１８ａを動作させてマスク処理を行な
い、モード制御レジスタ２０６に０”を書き込むことに
より、パスバッファ２１８ｂを動作させてスレーブ処理
を行なう。

■、第４実施例 第６図は、第４実施例によるマルチプロセッサシステム
の構成図である。

図において、第４実施例によるマルチプロセッサシステ
ムは、第２図に示した第１実施例によるマルチプロセッ
サシステムに、マスタ側バス２１１とスレーブ側バス２
２１のアドレスバスをそれぞれ１ビツトずつ拡張する拡
張アドレスコンバータ２１９ａ、２１９ｂを付加して構
成されている。

第７図は、第６図に示した拡張アドレスコンバータ２１
９の構成図である。

図において、拡張アドレスコンバータ２１９ａは、レジ
スタ７０１とデコーダ７０２とで構成されており、通常
はレジスタ７０１に“０”が書き込まれている。

拡張アドレスコンバータ２１９ｂは、同様にして構成さ
れており、通常はレジスタ７０１に“１゛が書き込まれ
ている。

レジスタ７０１の出力は、マスク側バス２１１の２０ビ
ツトのアドレスバス（ＡＯ〜Ａ１．）を１ビツト分拡張
するアドレスバスＡよ。とじて出力される。

ところで、マスク側バス２１１に接続されているメモリ
および周辺装置のアドレスは、２１ビツトのアドレス空
間のうち最上位ビットが“０′°の領域（即ち拡張アド
レスバスＡ２゜が“０°”）に割り当てられ、一方、ス
レーブ側バス２２１に接続されているメモリおよび周辺
装置のアドレスは、最上位ビットが“１°′の領域（即
ち拡張アドレスバスＡ２゜が“１”）に割り当てられて
いる。

従って、例えばスレーブプロセッサ２２０に障害が発生
した場合、マスクプロセッサ２１０は拡張アドレスコン
バータ２１９ａに０″を書き込むことにより、メモリ２
１２．ＤＭＡＣ２１３゜ＦＤＵ２１４．ＨＤＵ２１５．
　　シリアルインタフェース２１６に対するアクセスが
可能となり、“１”を書き込むことにより、メモリ２２
２．ＤＭＡＣ２２３，プリンタ２２４に対するアクセス
が可能となる。

これにより、マスクプロセッサ２１０が切換信号に基づ
いてマスク処理とスレーブ処理とを時分割処理すること
が可能となる。

また、タイマ２０２から出力される所定時間ｔごとに°
′０゛′と“１”の値をとる切換信号を直接レジスタ７
０１に書き込んで拡張アドレスバスの信号として用いる
ことにより、マスクプロセッサ２１０がアクセス可能と
なるメモリおよび周辺装置を切り換えて、マスク処理と
スレーブ処理とを時分割処理することが可能となる。

■、　　　　のまとめ 上述したように、マスク処理で管理するメモリおよび周
辺装置に対するアクセスとスレーブ処理で管理するメモ
リおよび装置に対するアクセスとが競合しないようにす
ることができ、例えばスレーブプロセッサ２２０に障害
が生じた場合に、マスクプロセッサ２１０がタイマ２０
２からの切換信号に基づいて、マスク処理とスレーブ処
理とを交互に行なうことが可能となる。

これにより、２つのプロセッサのうち一方が正常であれ
ば、１つのプロセッサがマスク処理とスレーブ処理とを
時分割処理することにより、システム全体の動作を続行
することができる。

■−１護トυ口」１遥 なお、上述した本発明の実施例にあっては、２つのプロ
セッサで構成されたマスク・スレーブ構成のマルチプロ
セッサシステムについて、説明したが、構成するプロセ
ッサの数は２つに限らない。

また、「！、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、マルチプロセッサシ
ステムを構成する機能の分化した複数の処理装置に障害
が生じた場合には、正常な処理装置が複数の処理を時分
割処理し、システム全体としては動作させることができ
、システムの運用効率が向上するので、実用的には極め
て有用である。

【図面の簡単な説明】

第１図は本発明のマルチプロセコサシステムの原理ブロ
ック図、 第２図は本発明の第１実施例によるマルチプロセッサシ
ステムの構成図、 第３図は第２実施例によるマルチプロセッサシステムの
構成図、 第４図は第３図に示したモード制御レジスタの構成図、 第５図は第３実施例によるマルチプロセッサシステムの
構成図、 第６図は第４実施例によるマルチプロセッサシステムの
構成図、 第７図は第６図に示した拡張アドレスコンバータの構成
図である。 図において、 １０１はエラー検出手段、 １０２は切換手段、 １１０は処理装置、 ２０１はノアゲート、 ２０２はタイマ、 ２０３はバスアービタ、 ２０４はコミュニケーションバッファ、２０５はアンド
ゲート、 ２０６はモード制御レジスタ、 ２１０はマスクプロセッサ、 ２１１はマスク側バス、 ２１２．２２２はメモリ、 ２１３．２２３はＤＭＡＣ１ ２１４はＦＤＵ、 ２１５はＨＤＵ。 ２１６はシリアルインタフェース、 ２１７はモード設定レジスタ、 ２１８はパスバッファ、 ２１９は拡張アドレスコンバータ、 ２２０はスレーブプロセッサ、 ２２１はスレーブ側バス、 ２２４はプリンタ、 ２６１はナントゲート、 ２６２はＤ型フリップフロップ、 ２６３はナントゲート、 ２６４はエクスクル−シブノアゲート、２６５はオアゲ
ート、 ７０１はレジスタ、 ７０２はデコーダである。 ７ト一゛号干三日目の原理７パロ１，７７図第１図 ↑へ未了ド゛レスコンハ”−ｌ？の吉竿旬構ピ９図第７
図

Claims (1)

【特許請求の範囲】
1. （１）処理を行なう複数の処理装置（１１０）と、前記
   複数の処理装置（１１０）の何れかに生じた障害を検出
   するエラー検出手段（１０１）と、前記エラー検出手段
   （１０１）から導入されるエラー検出信号に基づいて、
   所定時間ごとに切換信号を出力する切換手段（１０２）
   と、 を具え、前記複数の処理装置（１１０）の何れかに障害
   が生じた場合に、前記切換信号に基づいて、他の処理装
   置（１１０）は、障害が生じた処理装置（１１０）の処
   理を時分割処理するように構成したことを特徴とするマ
   ルチプロセッサシステム。