JPH0727508B2 - バスオ−ダの滞留制御方式 - Google Patents
バスオ−ダの滞留制御方式Info
- Publication number
- JPH0727508B2 JPH0727508B2 JP60162695A JP16269585A JPH0727508B2 JP H0727508 B2 JPH0727508 B2 JP H0727508B2 JP 60162695 A JP60162695 A JP 60162695A JP 16269585 A JP16269585 A JP 16269585A JP H0727508 B2 JPH0727508 B2 JP H0727508B2
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- Japan
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- order
- bus
- circuit
- busy
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Description
【発明の詳細な説明】 〔概要〕 バスオーダの滞留制御方式であって、特定オーダに対
し、内部処理実行状態をある時間内監視し、ビジー解除
にて待ち合わせオーダを受信可能となるよう構成し、連
続して受信されるオーダに対してビジーが返送される割
合を軽減するように制御している。
し、内部処理実行状態をある時間内監視し、ビジー解除
にて待ち合わせオーダを受信可能となるよう構成し、連
続して受信されるオーダに対してビジーが返送される割
合を軽減するように制御している。
本発明は、バス接続により制御される制御装置におい
て、特定オーダに対してビジーが所定時間以内に解消さ
れた場合に受信する旨のアンサ信号を返送するよう制御
するバスオーダの滞留制御方式に関するものである。
て、特定オーダに対してビジーが所定時間以内に解消さ
れた場合に受信する旨のアンサ信号を返送するよう制御
するバスオーダの滞留制御方式に関するものである。
従来の構成においては、例えば第３図に示すように、SP
バス33を介して制御装置31に連続に到来するオーダに対
して、その時の制御装置31が処理中か、あるいは空き状
態かに応じて受信できない旨のアンサ信号か、あるいは
受信できる旨のアンサ信号のいずれかをCP（中央処理装
置）32に返送していた。
バス33を介して制御装置31に連続に到来するオーダに対
して、その時の制御装置31が処理中か、あるいは空き状
態かに応じて受信できない旨のアンサ信号か、あるいは
受信できる旨のアンサ信号のいずれかをCP（中央処理装
置）32に返送していた。
詳述すると、第３図において、CP32からSPバス33を介し
て制御装置31に送出されたオーダは、SPバスインタフェ
ース34を介してオーダ解析回路35によって例えば直接制
御オーダ、WL（ワイヤードロジック）オーダおよびＰ間
（プロセッサとプロセッサとの間）オーダとに解析され
る。
て制御装置31に送出されたオーダは、SPバスインタフェ
ース34を介してオーダ解析回路35によって例えば直接制
御オーダ、WL（ワイヤードロジック）オーダおよびＰ間
（プロセッサとプロセッサとの間）オーダとに解析され
る。
自律的に動作しているマイコン46がSWバス44の使用権を
獲得して動作している時に、非同期に送出されるSPバス
命令のWLパスオーダが受信されると、WLパスデータ部35
−１にデータが受信されていなければ、当該受信したWL
パスオーダが蓄積される。そして、アンサ信号およびア
ンサ同期信号がCP32に返送され、正常に受信したことが
通知される。
獲得して動作している時に、非同期に送出されるSPバス
命令のWLパスオーダが受信されると、WLパスデータ部35
−１にデータが受信されていなければ、当該受信したWL
パスオーダが蓄積される。そして、アンサ信号およびア
ンサ同期信号がCP32に返送され、正常に受信したことが
通知される。
次に、マイコン46が動作状態であって、かつWLパスデー
タ部35−１に未処理のパスオーダデータが蓄積されてい
る状態であて、更にWLパスオーダが受信されると、ビジ
ーのアンサ信号およびアンサ同期信号がCP32に返送さ
れ、受信できないことが通知される。
タ部35−１に未処理のパスオーダデータが蓄積されてい
る状態であて、更にWLパスオーダが受信されると、ビジ
ーのアンサ信号およびアンサ同期信号がCP32に返送さ
れ、受信できないことが通知される。
尚、直接制御オーダが解析された場合には、直後制御部
38が直接オーダ内容によりアンサキューバッファレジス
タ50および制御状態表示・設定レジスタ51のデータ読み
取り、書き込み、マイコン46のストップ／スタート等、
マイコン46を介在せずCPが直接制御できる。WLオーダが
解析された場合には、WLREQ40およびWL/CPU競合回路41
を介して切換回路42を切り換え、WLパスデータ部35−
１、WLデータ送出回路43、切換回路42およびSWバス44を
介してTDネットワーク39を制御している。また、Ｐ間オ
ーダが解析された場合には、割込要求検出回路45を介し
てマイコン46に通知を発し、オーダキューバッファレジ
スタ47を介してデータ等を入力し、オーダレジスタ48、
切換回路42およびSWバス44を介してTDネットワーク39を
制御している。
38が直接オーダ内容によりアンサキューバッファレジス
タ50および制御状態表示・設定レジスタ51のデータ読み
取り、書き込み、マイコン46のストップ／スタート等、
マイコン46を介在せずCPが直接制御できる。WLオーダが
解析された場合には、WLREQ40およびWL/CPU競合回路41
を介して切換回路42を切り換え、WLパスデータ部35−
１、WLデータ送出回路43、切換回路42およびSWバス44を
介してTDネットワーク39を制御している。また、Ｐ間オ
ーダが解析された場合には、割込要求検出回路45を介し
てマイコン46に通知を発し、オーダキューバッファレジ
スタ47を介してデータ等を入力し、オーダレジスタ48、
切換回路42およびSWバス44を介してTDネットワーク39を
制御している。
第３図に示すようなバスオーダ制御方式では、制御装置
31が処理中の場合には、オーダは全て受信できない旨
（ビジー）のアンサ信号が返送される。このため、受信
できない旨のアンサ信号を返送されたオーダは全て無効
オーダとなってしまい、CP32が再度処理を行う必要が生
じ、CP32の処理能力が定価してしまうという問題点があ
った。
31が処理中の場合には、オーダは全て受信できない旨
（ビジー）のアンサ信号が返送される。このため、受信
できない旨のアンサ信号を返送されたオーダは全て無効
オーダとなってしまい、CP32が再度処理を行う必要が生
じ、CP32の処理能力が定価してしまうという問題点があ
った。
本発明は、制御装置が処理中の場合、ある時間の間、受
信できない旨のアンサ信号を返送しないで保持し、所定
時間経過後もなお処理が終了しない場合に限り受信でき
ない旨のアンサ信号を返送するように制御している。
信できない旨のアンサ信号を返送しないで保持し、所定
時間経過後もなお処理が終了しない場合に限り受信でき
ない旨のアンサ信号を返送するように制御している。
第１図は本発明の原理的構成図を示す。図中、１は制御
装置、２はCP（中央処理装置）、３はSPバス、４はSPバ
スインターフェース、５はオーダ解析回路、５−１はWL
パスデータ部、６はビジー検出回路、７はアンサ回路、
８はタイマー、９はＴネットワーク、10は切換回路、11
はマイコンを表す。
装置、２はCP（中央処理装置）、３はSPバス、４はSPバ
スインターフェース、５はオーダ解析回路、５−１はWL
パスデータ部、６はビジー検出回路、７はアンサ回路、
８はタイマー、９はＴネットワーク、10は切換回路、11
はマイコンを表す。
第１図において、CP2からSPバス３に送信されたオーダ
は、SPバスインタフェース４を介してオーダ解析回路５
によって、直接制御オーダ、WL（ワイヤードロジク）オ
ーダおよびＰ間（プロセッサとプロセッサとの間）オー
ダのうちのいずれかと解析される。WLオーダはビジー検
出回路６に入力され、WLパスデータ部５−１に未処理の
WLオーダが蓄積されている場合には、ビジー状態である
と検出される。ビジー状態であると検出された場合に
は、タイマ８が起動される。そして、所定時間経過する
までに、制御装置１が処理の実行を終了するか、あるい
は終了しないかに対応して、アンサ回路７が受信できる
旨のアンサ信号、あるいは受信できない旨のアンサ信号
をSPバスインタフェース４およびSPバス３を介してCP2
に返送する。この結果、タイマ８が作動している間、バ
ス上にオーダを滞留させることにより、受信できない旨
（ビジー）のアンサ信号の返送割合を減少させている。
は、SPバスインタフェース４を介してオーダ解析回路５
によって、直接制御オーダ、WL（ワイヤードロジク）オ
ーダおよびＰ間（プロセッサとプロセッサとの間）オー
ダのうちのいずれかと解析される。WLオーダはビジー検
出回路６に入力され、WLパスデータ部５−１に未処理の
WLオーダが蓄積されている場合には、ビジー状態である
と検出される。ビジー状態であると検出された場合に
は、タイマ８が起動される。そして、所定時間経過する
までに、制御装置１が処理の実行を終了するか、あるい
は終了しないかに対応して、アンサ回路７が受信できる
旨のアンサ信号、あるいは受信できない旨のアンサ信号
をSPバスインタフェース４およびSPバス３を介してCP2
に返送する。この結果、タイマ８が作動している間、バ
ス上にオーダを滞留させることにより、受信できない旨
（ビジー）のアンサ信号の返送割合を減少させている。
第２図は本発明の１実施例構成図を示す。図中12は直接
制御部、13はWLREQ、14はWL/CPU競合回路、15は第１オ
ーダ検出回路、16はビジー解除検出回路、17はWLデータ
送出回路、18、19はタイミング回路、20は割込要求検出
回路、21はオーダキューバッファレジスタ、22はマイク
ロプログラム、23はオーダレジスタを表す。尚、図中、
１ないし11は第１図に示すものに対応するものである。
制御部、13はWLREQ、14はWL/CPU競合回路、15は第１オ
ーダ検出回路、16はビジー解除検出回路、17はWLデータ
送出回路、18、19はタイミング回路、20は割込要求検出
回路、21はオーダキューバッファレジスタ、22はマイク
ロプログラム、23はオーダレジスタを表す。尚、図中、
１ないし11は第１図に示すものに対応するものである。
第２図において、データがWLパスデータ部５−１に蓄積
されている場合に、SPバス３、SPバスイターフェース４
およびオーダ解析回路５を介してWLオーダが受信される
と、ビジー検出回路６によってビジーとして送出され
る。この状態で更に、WLオーダの第１オーダ（２オーダ
形式あるいは３オーダ形式の第１オーダ）がオーダ解析
回路５によって受信されると、第１オーダ検出回路15に
よって当該旨が検出される。そして、タイマ８が起動さ
れ、所定時間経過してもビジー検出回路６によってビジ
ー信号が検出されている場合には、アンサ回路７がビジ
ー（受信できない旨）のアンサー信号を返送する。一
方、所定時間経過する以前にビジーが解除された場合に
は、アンサ回路７が受信できる旨のアンサ信号を返送す
る。待ち合わせ中のWLオーダの第１オーダから順にWLパ
スデータ部５−１に逐次蓄積し、WLデータ送出回路17に
データが送出される。そして、切換回路10およびSWバス
24を介してTDネットワーク９を制御する。この際、切換
回路10は、WLREQ13あるいはマイコン11−１から通知さ
れた信号に基づいてWL/CPU競合回路14がWLオーダあるい
はオーダレジスタ23からの信号をSWバス24に送出するよ
うに切り換えている。
されている場合に、SPバス３、SPバスイターフェース４
およびオーダ解析回路５を介してWLオーダが受信される
と、ビジー検出回路６によってビジーとして送出され
る。この状態で更に、WLオーダの第１オーダ（２オーダ
形式あるいは３オーダ形式の第１オーダ）がオーダ解析
回路５によって受信されると、第１オーダ検出回路15に
よって当該旨が検出される。そして、タイマ８が起動さ
れ、所定時間経過してもビジー検出回路６によってビジ
ー信号が検出されている場合には、アンサ回路７がビジ
ー（受信できない旨）のアンサー信号を返送する。一
方、所定時間経過する以前にビジーが解除された場合に
は、アンサ回路７が受信できる旨のアンサ信号を返送す
る。待ち合わせ中のWLオーダの第１オーダから順にWLパ
スデータ部５−１に逐次蓄積し、WLデータ送出回路17に
データが送出される。そして、切換回路10およびSWバス
24を介してTDネットワーク９を制御する。この際、切換
回路10は、WLREQ13あるいはマイコン11−１から通知さ
れた信号に基づいてWL/CPU競合回路14がWLオーダあるい
はオーダレジスタ23からの信号をSWバス24に送出するよ
うに切り換えている。
次に、オーダ解析回路５によって解析されたＰ間（プロ
セッサとプロセッサとの間）オーダは割込要求検出回路
20に通知される。これにより、マイコン11−１に割り込
みが発生し、SPバスインタフェース４からオーダキュバ
ッファレジスタ21に蓄積されたデータが読み出され、マ
イクロプログラム22に記述された手順に従って処理が行
われる。その結果がオーダレジスタ23に格納され、切換
回路10およびSWバス24を介してTDネットワーク９を制御
する。
セッサとプロセッサとの間）オーダは割込要求検出回路
20に通知される。これにより、マイコン11−１に割り込
みが発生し、SPバスインタフェース４からオーダキュバ
ッファレジスタ21に蓄積されたデータが読み出され、マ
イクロプログラム22に記述された手順に従って処理が行
われる。その結果がオーダレジスタ23に格納され、切換
回路10およびSWバス24を介してTDネットワーク９を制御
する。
また、オーダ解析回路５によって解析された直接制御オ
ーダは、直接制御部12に通知される。これにより、マイ
コンのストップ／スタートおよびマイコンを介せず制御
装置１内の一部のレジスタの読み取り、書き込み出来
る。
ーダは、直接制御部12に通知される。これにより、マイ
コンのストップ／スタートおよびマイコンを介せず制御
装置１内の一部のレジスタの読み取り、書き込み出来
る。
以上説明した如く、WLパスデータ部５−１に未処理のデ
ータが蓄積されている状態で、WLパスオーダの第１オー
ダを受信した後、所定時間経過する以前にビジーが解除
された場合には、受信できる旨のアンサ信号が返送され
る。これにより、ビジーとして返送される無効オーダを
減少させることができる。
ータが蓄積されている状態で、WLパスオーダの第１オー
ダを受信した後、所定時間経過する以前にビジーが解除
された場合には、受信できる旨のアンサ信号が返送され
る。これにより、ビジーとして返送される無効オーダを
減少させることができる。
以上説明した如く、本発明によれば、制御装置が処理中
の場合、ある時間の間、受信できない旨のアンサ信号を
返送しないで保持し、所定時間経過後もなお処理が終了
しない場合に限り受信できない旨のアンサ信号を返送す
る構成を採用しているため、受信できない旨のアンサ信
号が返送される割合を減少させ、CPの処理能力の減少を
防止することができる。
の場合、ある時間の間、受信できない旨のアンサ信号を
返送しないで保持し、所定時間経過後もなお処理が終了
しない場合に限り受信できない旨のアンサ信号を返送す
る構成を採用しているため、受信できない旨のアンサ信
号が返送される割合を減少させ、CPの処理能力の減少を
防止することができる。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例構成図、第３図は従来のバスオーダの制御方式の構
成図を示す。 図中、１は制御装置、２はCP（中央処理装置）、３はSP
バス、４はSPバスインタフェース、５はオーダ解析回
路、５−１はWLパスデータ部、６はビジー検出回路、７
はアンサ回路、８はタイマ、９はTDネットワーク、10は
切換回路、11はマイコンを表す。
施例構成図、第３図は従来のバスオーダの制御方式の構
成図を示す。 図中、１は制御装置、２はCP（中央処理装置）、３はSP
バス、４はSPバスインタフェース、５はオーダ解析回
路、５−１はWLパスデータ部、６はビジー検出回路、７
はアンサ回路、８はタイマ、９はTDネットワーク、10は
切換回路、11はマイコンを表す。
フロントページの続き (72)発明者 三瓶 健 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社武蔵野電気通信研究所内 (72)発明者 岡下 一広 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭54−529（ＪＰ，Ａ)
Claims (1)
- 【請求項１】バスを介して受信した信号からオーダを検
出して制御を行う制御装置において、 バスを介して受信した信号からオーダの種別を解析する
オーダ解析回路（５）と、 制御装置で実行されている所定のオーダに対する処理実
行状態を検出するビジー検出回路（６）と、 ビジー検出回路（６）によってビジー状態が検出されて
いる状態のもとで、更に重複する態様で同種のオーダが
オーダ解析回路（５）によって検出されたことを契機と
して起動されるタイマ（８）と、 タイマ（８）によって所定時間計数される以前にビジー
検出回路（６）によって検出されているビジー状態が解
除された場合に受信する旨のアンサ信号を返送する、あ
るいは所定時間計数された後もビジー検出回路（６）に
よって引き続きビジー状態が検出された場合に受信でき
ない旨のアンサ信号を返送するアンサ回路（７）とを備
え、 アンサ回路（７）から返送したアンサ信号に対応して返
送された信号を受信して制御を行うことを特徴とするバ
スオーダの滞留制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162695A JPH0727508B2 (ja) | 1985-07-23 | 1985-07-23 | バスオ−ダの滞留制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162695A JPH0727508B2 (ja) | 1985-07-23 | 1985-07-23 | バスオ−ダの滞留制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6222170A JPS6222170A (ja) | 1987-01-30 |
| JPH0727508B2 true JPH0727508B2 (ja) | 1995-03-29 |
Family
ID=15759537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162695A Expired - Lifetime JPH0727508B2 (ja) | 1985-07-23 | 1985-07-23 | バスオ−ダの滞留制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727508B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604384A (en) * | 1993-02-08 | 1997-02-18 | Winner International Royalty Corporation | Anti-theft device for motor vehicle |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54529A (en) * | 1977-06-02 | 1979-01-05 | Yamatake Honeywell Co Ltd | Timeout interface unit |
-
1985
- 1985-07-23 JP JP60162695A patent/JPH0727508B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6222170A (ja) | 1987-01-30 |
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