JPH0281254A - マルチプロセッサ制御装置 - Google Patents
マルチプロセッサ制御装置Info
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- JPH0281254A JPH0281254A JP23250588A JP23250588A JPH0281254A JP H0281254 A JPH0281254 A JP H0281254A JP 23250588 A JP23250588 A JP 23250588A JP 23250588 A JP23250588 A JP 23250588A JP H0281254 A JPH0281254 A JP H0281254A
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- fifo memory
- slave
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、マルチプロセッサ制御装置に係り。
特にプロセッサ間の通信を効率良く行い、システムの処
理性能を高めるのに好適な制御装置に関する。
理性能を高めるのに好適な制御装置に関する。
複数のプロセッサにより処理負荷を分担するマルチプロ
セッサシステムにおいて、プロセッサ間の情報の授受は
不可欠であり、その効率がシステム全体の性能に大きく
影響する。
セッサシステムにおいて、プロセッサ間の情報の授受は
不可欠であり、その効率がシステム全体の性能に大きく
影響する。
従来のプロセッサ間通信方式としては、単純なレジスタ
渡し方式、共有メモリ方式、ＦＩＦＯメモリ方式などが
ある。
渡し方式、共有メモリ方式、ＦＩＦＯメモリ方式などが
ある。
このうちレジスタ渡し方式では、伝達する情報量があら
かじめ準備されたハードウェアにより制限される。
かじめ準備されたハードウェアにより制限される。
また、共有メモリ方式においては、同一エリアへのアク
セス競合を回避するための排他制御が必要となり、処理
オーバーヘッドが増大する。また、排他制御によって他
方のプロセッサに必ず待ち時間が発生し、プロセッサ数
に比例して競合する確立が増し、待ち時間の増加により
、システム性能が飽和してしまう。
セス競合を回避するための排他制御が必要となり、処理
オーバーヘッドが増大する。また、排他制御によって他
方のプロセッサに必ず待ち時間が発生し、プロセッサ数
に比例して競合する確立が増し、待ち時間の増加により
、システム性能が飽和してしまう。
ＦＩＦＯ方式は、プロセッサ間通信のために、ＦＩＦＯ
メモリを追加したもので、ハードウェア量は増すが、競
合が発生しないので、効率の良いプロセッサ間通信が実
現できる。また、近年の半導体技術の向上により２ポー
トメモリ技術が進歩し、コンパクトで大容量、高速のＦ
ＩＦＯ・メモリが入手できる様になったため、ハードウ
ェア量に制限されずＦＩＦＯメモリの使用が可能となっ
た。
メモリを追加したもので、ハードウェア量は増すが、競
合が発生しないので、効率の良いプロセッサ間通信が実
現できる。また、近年の半導体技術の向上により２ポー
トメモリ技術が進歩し、コンパクトで大容量、高速のＦ
ＩＦＯ・メモリが入手できる様になったため、ハードウ
ェア量に制限されずＦＩＦＯメモリの使用が可能となっ
た。
ＦＩＦＯメモリを使用したプロセッサ間通信に関する従
来技術としては、特開昭６２−８５３６９．６２−９３
７４２等が挙げられる。
来技術としては、特開昭６２−８５３６９．６２−９３
７４２等が挙げられる。
上記従来技術では、ＦＩＦＯメモリからの受信側の読出
しタイミングを、受信側プロセッサがアイドル状態の時
としているため、受信側プロセッサの処理が長時間にな
ると、その間情報伝達が行われない。
しタイミングを、受信側プロセッサがアイドル状態の時
としているため、受信側プロセッサの処理が長時間にな
ると、その間情報伝達が行われない。
一方、マルチプロセッサのシステム構成として、特開昭
６２−８５３６９に見られるような、全てのプロセッサ
が対等な立場で処理を分担する対称形マルチプロセッサ
方式と、特開昭６２−９３７４２に見られるような、１
台のマスタプロセッサと複数のスレーブプロセッサから
構成される非対称形マルチプロセッサ方式とがある。
６２−８５３６９に見られるような、全てのプロセッサ
が対等な立場で処理を分担する対称形マルチプロセッサ
方式と、特開昭６２−９３７４２に見られるような、１
台のマスタプロセッサと複数のスレーブプロセッサから
構成される非対称形マルチプロセッサ方式とがある。
マルチプロセッサシステムにおいては、複数のプロセッ
サが、入出力装置やメモリ等の資源を共有するため、複
数のプロセッサ間で資源の使用権を管理する排他制御が
必要となる。対称形マルチプロセッサ方式においては、
資源管理を行うために、全プロセッサが互いに協調をと
る必要があるため、そのためのオーバーヘッドが多くな
る。非対称形マルチプロセッサ方式においては、１台の
プロセッサが資源を管理するので、管理権のあるプロセ
ッサの負荷により制限されるものの、処理が簡単になる
ため、オーバーヘッドは少ない。
サが、入出力装置やメモリ等の資源を共有するため、複
数のプロセッサ間で資源の使用権を管理する排他制御が
必要となる。対称形マルチプロセッサ方式においては、
資源管理を行うために、全プロセッサが互いに協調をと
る必要があるため、そのためのオーバーヘッドが多くな
る。非対称形マルチプロセッサ方式においては、１台の
プロセッサが資源を管理するので、管理権のあるプロセ
ッサの負荷により制限されるものの、処理が簡単になる
ため、オーバーヘッドは少ない。
非対称形のマルチプロセッサ方式では、１台のマスタプ
ロセッサ上でオペレーティングシステムプログラムが実
行され、複数のスレーブプロセッサ上で、ユーザプログ
ラムが実行される。実行されるべきユーザプログラム（
以下ユーザプロセスと呼ぶ）の数は、スレーブプロセッ
サ数よりも多い場合が多いから、スレーブプロセッサは
時分割にユーザプロセスを実行する。しかしユーザプロ
セスの実行時間は各々異なるので、長いプロセスが実行
されると１次に実行されるプロセスはその分待たされる
。マルチタスキングシステムにおいては、Ｓ Ｊ Ｆ
（Ｓｈｏｒｔ Ｊｏｂ Ｆｉｒｓｔ）が、最もスループ
ットの高い方法であることが知られている。すなわち、
短いプロセスを優先して実行すると、単位時間に処理さ
れるプロセス数が多くなる。
ロセッサ上でオペレーティングシステムプログラムが実
行され、複数のスレーブプロセッサ上で、ユーザプログ
ラムが実行される。実行されるべきユーザプログラム（
以下ユーザプロセスと呼ぶ）の数は、スレーブプロセッ
サ数よりも多い場合が多いから、スレーブプロセッサは
時分割にユーザプロセスを実行する。しかしユーザプロ
セスの実行時間は各々異なるので、長いプロセスが実行
されると１次に実行されるプロセスはその分待たされる
。マルチタスキングシステムにおいては、Ｓ Ｊ Ｆ
（Ｓｈｏｒｔ Ｊｏｂ Ｆｉｒｓｔ）が、最もスループ
ットの高い方法であることが知られている。すなわち、
短いプロセスを優先して実行すると、単位時間に処理さ
れるプロセス数が多くなる。
上記の様な非対称形のマルチプロセッサ方式においては
、前述の従来技術の様にアイドル状態でしかＦＩＦＯメ
モリの読出しを行わないと、長いプロセスが長い時間プ
ロセッサを占有するため。
、前述の従来技術の様にアイドル状態でしかＦＩＦＯメ
モリの読出しを行わないと、長いプロセスが長い時間プ
ロセッサを占有するため。
処理するプロセス数が減少し、ＳＪＦによる効率的処理
とは反する結果になる。
とは反する結果になる。
本発明の目的は、非対称形のマルチプロセッサシステム
において、ＦＩＦＯメモリを使って効率の良いプロセッ
サ間通信を行うと同時に、スレーブプロセッサのプロセ
ススイッチをＳＪＦに近い形で行うことでシステム全体
のスループットを向上させることにある。
において、ＦＩＦＯメモリを使って効率の良いプロセッ
サ間通信を行うと同時に、スレーブプロセッサのプロセ
ススイッチをＳＪＦに近い形で行うことでシステム全体
のスループットを向上させることにある。
上記目的を達成するため、請求項１記載の発明は、プロ
セスの生成消滅および資源管理を行う１台のマスタプロ
セッサと、プロセスの実行を行う１台以上のスレーブプ
ロセッサと、上記マスタプロセッサが書込み、上記スレ
ーブプロセッサが読出す第１のＦＩＦＯメモリと、上記
スレーブプロセッサが書込み、上記マスタプロセッサが
読出す第２のＦＩＦＯメモリとを有し、上記マスタプロ
セッサから上記スレーブプロセッサへのプロセス実行起
動は、第１のＦＩＦＯメモリを介して行われ、上記スレ
ーブプロセッサから上記マスタプロセッサへのプロセス
終了応答および資源使用要求は、第２のＦＩＦＯメモリ
を介して行われるマルチプロセッサシステムにおいて、 第１のＦＩＦＯメモリは、書込機所定時間経過しても読
出しが行われないと上記スレーブプロセッサに対し割込
みを入れる手段を有し、上記スレーブプロセッサは、上
記割込みを検出すると、ただちに実行中のプロセスを中
断し、新たなプロセス情報を第１のＦＩＦＯメモリから
読出す手段を有することを特徴とする。
セスの生成消滅および資源管理を行う１台のマスタプロ
セッサと、プロセスの実行を行う１台以上のスレーブプ
ロセッサと、上記マスタプロセッサが書込み、上記スレ
ーブプロセッサが読出す第１のＦＩＦＯメモリと、上記
スレーブプロセッサが書込み、上記マスタプロセッサが
読出す第２のＦＩＦＯメモリとを有し、上記マスタプロ
セッサから上記スレーブプロセッサへのプロセス実行起
動は、第１のＦＩＦＯメモリを介して行われ、上記スレ
ーブプロセッサから上記マスタプロセッサへのプロセス
終了応答および資源使用要求は、第２のＦＩＦＯメモリ
を介して行われるマルチプロセッサシステムにおいて、 第１のＦＩＦＯメモリは、書込機所定時間経過しても読
出しが行われないと上記スレーブプロセッサに対し割込
みを入れる手段を有し、上記スレーブプロセッサは、上
記割込みを検出すると、ただちに実行中のプロセスを中
断し、新たなプロセス情報を第１のＦＩＦＯメモリから
読出す手段を有することを特徴とする。
また、請求項２記載の発明は、上記スレーブプロセッサ
が、資源使用要求が生じると、その要求情報を第２のＦ
ＩＦＯメモリに書込むと同時に、現在実行中のプロセス
を中断し、新たなプロセス情報を第１のＦＩＦＯメモリ
から読出す手段を有することを特徴とする。
が、資源使用要求が生じると、その要求情報を第２のＦ
ＩＦＯメモリに書込むと同時に、現在実行中のプロセス
を中断し、新たなプロセス情報を第１のＦＩＦＯメモリ
から読出す手段を有することを特徴とする。
請求項１記載の発明では、スレーブプロセッサは、アイ
ドル状態になった時１次に実行すべきフムロセス情報を
第１のＦＩＦＯメモリから読出すとともに、マスタプロ
セッサから第１のＦＩＦＯメモリに書込みが行われた後
、所定時間経過して読出し要求割込みが発生すると、た
だちに実行中のプロセスを中断し、次に実行すべきプロ
セス情報を第１のＦＩＦＯメモリから読出す、それによ
って、長いプロセスが長時間スレーブプロセッサを占有
することをなくし、短いプロセスを優先して処理させる
ことができる。しかも、一定周期のタイマ割込みにより
プロセススイッチを行う場合と比較して、次に実行すべ
きプロセスがない時は割込みが入らないので、プロセス
実行を妨げることがない。
ドル状態になった時１次に実行すべきフムロセス情報を
第１のＦＩＦＯメモリから読出すとともに、マスタプロ
セッサから第１のＦＩＦＯメモリに書込みが行われた後
、所定時間経過して読出し要求割込みが発生すると、た
だちに実行中のプロセスを中断し、次に実行すべきプロ
セス情報を第１のＦＩＦＯメモリから読出す、それによ
って、長いプロセスが長時間スレーブプロセッサを占有
することをなくし、短いプロセスを優先して処理させる
ことができる。しかも、一定周期のタイマ割込みにより
プロセススイッチを行う場合と比較して、次に実行すべ
きプロセスがない時は割込みが入らないので、プロセス
実行を妨げることがない。
また、請求項２記載の発明では、資源使用要求が生じる
と、スレーブプロセッサは、要求情報を第２のＦＩＦＯ
メモリに書込むと同時に、現在実行中のプロセスを中断
し、新たなプロセス情報を第１のＦＩＦＯメモ！ノから
読出す、それによって、資源使用待ちによる空き時間を
少なくし、システムの実行効率を上げることができる。
と、スレーブプロセッサは、要求情報を第２のＦＩＦＯ
メモリに書込むと同時に、現在実行中のプロセスを中断
し、新たなプロセス情報を第１のＦＩＦＯメモ！ノから
読出す、それによって、資源使用待ちによる空き時間を
少なくし、システムの実行効率を上げることができる。
第１図は、本発明の一実施例のマルチプロセッサシステ
ムの全体構成を示す。
ムの全体構成を示す。
マスタプロセッサ２と、スレーブプロセッサ３および４
は、システムバス１に接続されている。
は、システムバス１に接続されている。
システムバス１には、各プロセッサの共有資源であるメ
モリ５が接続され、各プロセッサからアクセスすること
が可能である。
モリ５が接続され、各プロセッサからアクセスすること
が可能である。
マスタプロセッサ２は、プロセッサ部２■と、ＦＩＦＯ
メモリ２２とから構成されている。ＦＩＦＯメモリ２２
は、システムバス側からデータを書込み、プロセッサ部
２１から読出せる様になっている。
メモリ２２とから構成されている。ＦＩＦＯメモリ２２
は、システムバス側からデータを書込み、プロセッサ部
２１から読出せる様になっている。
スレーブプロセッサ３は、プロセッサ部３１と。
ＦＩＦＯメモリ３２と、読出し監視タイマ３３とから構
成されている。ＦＩＦＯメモリ３２は、システムバス側
からデータを書込み、プロセッサ部３１から読出す構造
となっている。
成されている。ＦＩＦＯメモリ３２は、システムバス側
からデータを書込み、プロセッサ部３１から読出す構造
となっている。
スレーブプロセッサ４もプロセッサ３と同一の構成であ
り、４１．４２．４３は３１．３２．３３に対応する部
分である。
り、４１．４２．４３は３１．３２．３３に対応する部
分である。
第２図はスレーブプロセッサ３の構成をさらに詳しく示
した図である。
した図である。
プロセッサ部３１は、データバス３２０とアドレスバス
３１０を介してシステムバス１と接続されている。ＦＩ
ＦＯメモリ３２にはデータ入力バス３２５と、データ出
力バス３２６が接続され、データ入力バス３２５とデー
タ出力バス３２６は、データバス３１０に接続されてい
る。
３１０を介してシステムバス１と接続されている。ＦＩ
ＦＯメモリ３２にはデータ入力バス３２５と、データ出
力バス３２６が接続され、データ入力バス３２５とデー
タ出力バス３２６は、データバス３１０に接続されてい
る。
システムバス１側からＦＩＦＯメモリ３２へのデータ書
込みは、書込み要求信号３２１を使ってシステムバス１
からデータバス３２０とデータ入力バス３２５を介して
データを送信することにより行われる。
込みは、書込み要求信号３２１を使ってシステムバス１
からデータバス３２０とデータ入力バス３２５を介して
データを送信することにより行われる。
ＦＩＦＯメモリ３２からのデータ読出しは、読出し要求
信号３２２を使ってデータ出力バス３２６とデータバス
３２０を介してプロセッサ部３１にデータを送信するこ
とにより行われる。
信号３２２を使ってデータ出力バス３２６とデータバス
３２０を介してプロセッサ部３１にデータを送信するこ
とにより行われる。
ＦＩＦＯメモリ３２は、データが満杯であることを示す
Ｆｕｌｌフラグ３５と、データが空であることを示すＥ
＋５ｐｔｙフラグ３６を持っている。マスタプロセッサ
２は、システムバス１を介して、Ｆｕｌｌフラグ３５の
出力信号３５１を読出しＦＩＦＯメモリ３２が満杯でな
いことを確認してデータを書込む。
Ｆｕｌｌフラグ３５と、データが空であることを示すＥ
＋５ｐｔｙフラグ３６を持っている。マスタプロセッサ
２は、システムバス１を介して、Ｆｕｌｌフラグ３５の
出力信号３５１を読出しＦＩＦＯメモリ３２が満杯でな
いことを確認してデータを書込む。
また、プロセッサ部３１もデータを読出す前に。
Ｅｍｐｔｙフラグ３６の出力信号３６１を読み、有効な
データが入っていることを確認後、データを読出す。
データが入っていることを確認後、データを読出す。
第３図は読出し監視タイマ３３の構成を示したものであ
る。
る。
読出し監視タイマ３３は、ワンショットマルチバイブレ
ータ３３１と読出し要求フラグ３３２とから構成されて
いる。ワンショットマルチバイブレータ３３１は、クリ
ア人力３３３がローレベルの時にクリアされ、ローレベ
ルからハイレベルに遷移するとトリガされ、外付けのコ
ンデンサ３３４と抵抗器３３５の時定数によって与えら
れるパルス幅の信号３３６を出力する。信号３３６の後
縁でフラグ３３２がセットされる。
ータ３３１と読出し要求フラグ３３２とから構成されて
いる。ワンショットマルチバイブレータ３３１は、クリ
ア人力３３３がローレベルの時にクリアされ、ローレベ
ルからハイレベルに遷移するとトリガされ、外付けのコ
ンデンサ３３４と抵抗器３３５の時定数によって与えら
れるパルス幅の信号３３６を出力する。信号３３６の後
縁でフラグ３３２がセットされる。
今、ワンショットマルチバイブレータ３３１のクリア入
力３３３には、ＦＩＦＯメモリ３２のＥｍｐｔｙフラグ
出力３６１をインバータ３６７によって反転した信号が
入力されている。 Ｅｓｔｐｔｙフラグ出力３６１がハ
イレベルの時、すなわちＦＩＦＯメモリが空の時は、ク
リア人力３３３はローレベルとなり、ワンショットマル
チバイブレータ３３１はクリアされ続ける。
力３３３には、ＦＩＦＯメモリ３２のＥｍｐｔｙフラグ
出力３６１をインバータ３６７によって反転した信号が
入力されている。 Ｅｓｔｐｔｙフラグ出力３６１がハ
イレベルの時、すなわちＦＩＦＯメモリが空の時は、ク
リア人力３３３はローレベルとなり、ワンショットマル
チバイブレータ３３１はクリアされ続ける。
Ｅｍ＋ｐｔｙフラグ出力３６１がローレベル、すなわち
。
。
ＦＩＦＯメモリ３２が空でなくなると、クリア人力３３
３がハイレベルとなり、マルチバイブレータ出力３３６
としてパルスが出力される。
３がハイレベルとなり、マルチバイブレータ出力３３６
としてパルスが出力される。
ＦＩＦＯメモリ３２にデータの書込みがあってから所定
時間内に読出しが行われると、フラグ３３２のセットは
行われないが、所定時間内に読出されないと、フラグ３
３２がセットされ、割込み信号３４がオンになる。
時間内に読出しが行われると、フラグ３３２のセットは
行われないが、所定時間内に読出されないと、フラグ３
３２がセットされ、割込み信号３４がオンになる。
その後、ＦＩＦＯメモリ３２が空になると、クリア入力
３３７がローレベルになることで、フラグ３３２がクリ
アされ、割込みが解除される。
３３７がローレベルになることで、フラグ３３２がクリ
アされ、割込みが解除される。
第４図は、スレーブプロセッサ３の動作をタイムチャー
トで表わしたものである。
トで表わしたものである。
時点６１では、プロセスＡが終了し、プロセスＡの終了
処理、すなわちマスタプロセッサ側ＦＩＦＯメモリ２２
への情報書込みを行い１時点６２で、ディスバッチ処理
、すなわちＦＩＦＯメモリ３２にデータがあるか否かを
判定し、時点６３でプロセス開始処理、すなわちＦＩＦ
Ｏメモリ３２からの情報読出しを行い、時点６４でプロ
セスＢの実行を開始する。
処理、すなわちマスタプロセッサ側ＦＩＦＯメモリ２２
への情報書込みを行い１時点６２で、ディスバッチ処理
、すなわちＦＩＦＯメモリ３２にデータがあるか否かを
判定し、時点６３でプロセス開始処理、すなわちＦＩＦ
Ｏメモリ３２からの情報読出しを行い、時点６４でプロ
セスＢの実行を開始する。
プロセスＢの実行が所定時間より長いと、前述の読出し
監視タイマ３３からの読出し要求割込みが入り１時点６
５で読出し要求割込み処理を行う０割込み処理は、時点
６６で現プロセスを中断するための終了処理を起動し、
時点６７でディスバッチ処理、時点６８で次のプロセス
開始処理を行った後、プロセスＣの実行を開始する。
監視タイマ３３からの読出し要求割込みが入り１時点６
５で読出し要求割込み処理を行う０割込み処理は、時点
６６で現プロセスを中断するための終了処理を起動し、
時点６７でディスバッチ処理、時点６８で次のプロセス
開始処理を行った後、プロセスＣの実行を開始する。
以下、同様にプロセスＤ、・・・へのプロセススイッチ
が行われる。
が行われる。
？１．７２．７３はマスタプロセッサからＦＩＦＯメモ
リ３２へのプロセス情報書込みのタイミングであり、書
込みと読出しが非同期で行えることを示している。
リ３２へのプロセス情報書込みのタイミングであり、書
込みと読出しが非同期で行えることを示している。
第４図には示していないが、プロセス実行中に資源使用
要求が生じた場合は、スーパバイザサービス要求処理、
すなわちマスタプロセッサ側ＦＩＦＯメモリ２２への情
報書込みに続いて、前述のディスバッチ処理を行ない、
ＦＩＦＯメモリ３２にデータがあることを確認して現プ
ロセスを中断するための終了処理の起動、次のプロセス
開始処理を行なった後、ＦＩＦＯメモリ３２から読出し
た次のプロセスの実行を開始する。
要求が生じた場合は、スーパバイザサービス要求処理、
すなわちマスタプロセッサ側ＦＩＦＯメモリ２２への情
報書込みに続いて、前述のディスバッチ処理を行ない、
ＦＩＦＯメモリ３２にデータがあることを確認して現プ
ロセスを中断するための終了処理の起動、次のプロセス
開始処理を行なった後、ＦＩＦＯメモリ３２から読出し
た次のプロセスの実行を開始する。
請求項１記載の発明によれば、非対称形のマルチプロセ
ッサシステムにおいて、ＦＩＦＯメモリを用いて競合の
ない効率的なプロセッサ間通信を実現でき、かつＦＩＦ
Ｏメモリからスレーブプロセッサへの読出し要求割込み
によって長いプロセスを中断し、短いプロセスを優先的
に実行させることができるので、ＳＪＦに近い制御とな
り、システム全体のスループットを向上させることがで
きる。
ッサシステムにおいて、ＦＩＦＯメモリを用いて競合の
ない効率的なプロセッサ間通信を実現でき、かつＦＩＦ
Ｏメモリからスレーブプロセッサへの読出し要求割込み
によって長いプロセスを中断し、短いプロセスを優先的
に実行させることができるので、ＳＪＦに近い制御とな
り、システム全体のスループットを向上させることがで
きる。
また、請求項２記載の発明によれば、スレーブプロセッ
サからの資源使用要求と同時に実行中のプロセスを中断
し、ＦＩＦＯメモリから新たなプロセス情報の読出しを
行なわせることで、資源使用待ちによる空き時間を少な
くすることができるので、それによってもスループット
を上げることができる。
サからの資源使用要求と同時に実行中のプロセスを中断
し、ＦＩＦＯメモリから新たなプロセス情報の読出しを
行なわせることで、資源使用待ちによる空き時間を少な
くすることができるので、それによってもスループット
を上げることができる。
第１図は本発明の一実施例のマルチプロセッサシステム
の全体構成図、第２図は第１図中のスレーブプロセッサ
の詳細構成図、第３図はスレーブプロセッサ側ＦＩＦＯ
メモリの読出し監視タイマの構成図、第４図はスレーブ
プロセッサの動作フローチャートである。 １・・・システムバス、２・・・マスタプロセッサ、３
・・・スレーブプロセッサ、２２．３２・・・ＦＩＦＯ
メモリ、３３・・・読出し監視タイマ、３４・・・読出
し要求割込み信号。 椛 を 図
の全体構成図、第２図は第１図中のスレーブプロセッサ
の詳細構成図、第３図はスレーブプロセッサ側ＦＩＦＯ
メモリの読出し監視タイマの構成図、第４図はスレーブ
プロセッサの動作フローチャートである。 １・・・システムバス、２・・・マスタプロセッサ、３
・・・スレーブプロセッサ、２２．３２・・・ＦＩＦＯ
メモリ、３３・・・読出し監視タイマ、３４・・・読出
し要求割込み信号。 椛 を 図
Claims (1)
- 【特許請求の範囲】 １、プロセスの生成消滅および資源管理を行う１台のマ
スタプロセッサと、 プロセスの実行を行う１台以上のスレーブプロセッサと
、 上記マスタプロセッサが書込み、上記スレーブプロセッ
サが読出す第１のＦＩＦＯメモリ（先入れ先出しメモリ
）と、 上記スレーブプロセッサが書込み、上記マスタプロセッ
サが読出す第２のＦＩＦＯメモリとを有し、 上記マスタプロセッサから上記スレーブプロセッサへの
プロセス実行起動は、第１のＦＩＦＯメモリを介して行
われ、 上記スレーブプロセッサから上記マスタプロセッサへの
プロセス終了応答および資源使用要求は、第２のＦＩＦ
Ｏメモリを介して行われるマルチプロセッサシステムに
おいて、 第１のＦＩＦＯメモリは、書込み後所定時間経過しても
読出しが行われないと上記スレーブプロセッサに対し割
込みを入れる手段を有し、上記スレーブプロセッサは、
上記割込みを検出すると、ただちに実行中のプロセスを
中断し、新たなプロセス情報を第１のＦＩＦＯメモリか
ら読出す手段を有することを特徴とするマルチプロセッ
サ制御装置。 ２、プロセスの生成消滅および資源管理を行う１台のマ
スタプロセッサと、 プロセスの実行を行う１台以上のスレーブプロセッサと
、 上記マスタプロセッサが書込み、上記スレーブプロセッ
サが読出す第１のＦＩＦＯメモリ（先入れ先出しメモリ
）と、 上記スレーブプロセッサが書込み、上記マスタプロセッ
サが読出す第２のＦＩＦＯメモリとを有し、 上記マスタプロセッサから上記スレーブプロセッサへの
プロセス実行起動は、第１のＦＩＦＯメモリを介して行
われ、 上記スレーブプロセッサから上記マスタプロセッサへの
プロセス終了応答および資源使用要求は、第２のＦＩＦ
Ｏメモリを介して行われるマルチプロセッサシステムに
おいて、 上記スレーブプロセッサは、資源使用要求が生じると、
その要求情報を第２のＦＩＦＯメモリに書込むと同時に
、現在実行中のプロセスを中断し、新たなプロセス情報
を第１のＦＩＦＯメモリから読出す手段を有することを
特徴とするマルチプロセッサ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23250588A JPH0281254A (ja) | 1988-09-19 | 1988-09-19 | マルチプロセッサ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23250588A JPH0281254A (ja) | 1988-09-19 | 1988-09-19 | マルチプロセッサ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281254A true JPH0281254A (ja) | 1990-03-22 |
Family
ID=16940379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23250588A Pending JPH0281254A (ja) | 1988-09-19 | 1988-09-19 | マルチプロセッサ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281254A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069464A1 (ja) * | 2005-12-14 | 2007-06-21 | Sonac Incorporated | 待合わせ機構を有する演算装置 |
| JP2012003673A (ja) * | 2010-06-21 | 2012-01-05 | Mitsubishi Electric Corp | Ｃｐｕ間通信システム及びｃｐｕ間通信方法 |
| JP2017187909A (ja) * | 2016-04-05 | 2017-10-12 | 株式会社デンソー | マイクロコンピュータ及び電子制御装置 |
-
1988
- 1988-09-19 JP JP23250588A patent/JPH0281254A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069464A1 (ja) * | 2005-12-14 | 2007-06-21 | Sonac Incorporated | 待合わせ機構を有する演算装置 |
| JP2012003673A (ja) * | 2010-06-21 | 2012-01-05 | Mitsubishi Electric Corp | Ｃｐｕ間通信システム及びｃｐｕ間通信方法 |
| JP2017187909A (ja) * | 2016-04-05 | 2017-10-12 | 株式会社デンソー | マイクロコンピュータ及び電子制御装置 |
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