JPH0728191B2 - 自動利得調節システム - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は入力信号のレベルを減衰又は増幅して出力信号
レベルを一定に維持する自動利得調節システム（AGC）
に関するもので、特にディジタル方式の自動利得調節シ
ステムに関するものである。

＜従来の技術＞ 従来の自動利得調節システムは1982年９月16日付で発行
された“Electronic Design"の第138頁に図示された第
10図のようなシステムがある。

第10図に図示された従来の自動利得調節システムは、入
力ライン８の入力信号を受けてそのレベルを調整して出
力する可変利得調節手段として提供されるステップ利得
調節器１と、出力ライン９上の信号変動に対してステッ
プ利得調節器１が影響を受けないようにするバッファ２
と、出力ライン９上の信号レベルに対応する一定の直流
電圧を検出して出力する整流検波回路10と、基準電圧入
力端子12から入力される所定の直流電圧を分圧して得る
ノード13、14の設定基準電圧と整流検波器10による直流
電圧とを比較器４、５で比較して所定の論理レベルを出
力するウインドー比較回路11と、所定のクロックパルス
を発生するクロックパルス発生器７と、ウインドー比較
回路11の論理出力と前記クロックパルスを受けてアップ
又はダウンカウントを行い、あるいは停止するアップダ
ウンカウンタ６と、で構成されている。

このシステムは、出力ライン９上の信号レベルが所定の
レベル以上のときにはウインドー比較回路11の論理出力
によってアップダウンカウンタ６がダウンカウンティン
グを行い、その反対の場合にはアップカウンティングを
行い、そして、設定された所定レベルの範囲にあるとき
にはカウンティングしないことによって、出力ライン９
上の出力信号のレベルを所定のレベル範囲に一定に維持
する動作をする。

＜発明が解決しようとする課題＞ 上記のような自動利得調節システムにおいては、整流検
波器10が増幅器３と、抵抗R1、R2と、ダイオードD1と、
キャパシタC1とで構成されたロウパスフィルタ及び整流
検波器として動作するので、半アナログシステムであっ
た。

また、入力ライン８から入力される入力信号の周波数が
高い場合には、増幅器（演算増幅器）３のスルーレイト
（Slew Rate）の制限のため、汎用の演算増幅器として
は実現することができないという問題、あるいは、整流
検波器10は充電時定数R1C1と放電時定数R2C1とで充電と
放電をしながら入力信号の最大値を探知するので、入力
信号の周波数に応じて適当な時定数を定めておかなけれ
ば安定した動作を行えないという問題があった。

加えて、入力信号にインパルス性の雑音が包含されてい
るような場合、雑音の最大値が検出されて増幅器の利得
調節が行われるので、雑音への対処が十分でなかった。

したがって本発明の目的は、高周波数の入力信号に対し
ても出力信号のレベルを一定範囲内に維持できるような
自動利得調節システムを提供することにある。また、本
発明の他の目的は、入力信号に含まれ得るインパルス性
の雑音で誤動作することのないような自動利得調節シス
テムを提供することにある。そして、本発明の更なる目
的は、システムの集積化に適したディジタル式の自動利
得調節システムを提供することにある。

＜実 施 例＞ 以下、本発明を図面を参照して詳細に説明する。

第１図は本発明による自動利得調節システムの好適な実
施例をブロック図で示した図面である。図中のステップ
利得調節器20は、後述するアップダウンカウンタ及び論
理回路26から出力される所定ビットのディジタルデータ
値をデータバス42を介して受けて入力端子31から入力さ
れる信号レベルをステップ式に増幅又は減衰させ、これ
によって所定レベルの信号を出力する可変利得調節器と
して動作するもので、そのような動作が可能な通常のデ
ィジタルアナログ変換器を使用できる。また、バッファ
21は、通常の単位利得をもつボルテージフォロア（Volt
age Follower）を使用することができ、出力ライン33に
おける信号変動に対し、ステップ利得調節器20が影響を
受けないように動作するバッファ回路である。尚、32は
出力端子である。

出力ライン33上の出力信号は、ウインドー比較器を構成
する一対のラッチング比較器22a、22bの反転入力端子
（−）に入力される。これらラッチング比較器22a、22b
の非反転入力端子（＋）には、直流基準電圧ＶREFを受
ける端子35と接地との間に直列接続された抵抗R10〜R12
の各接続点37、38から分圧されて発生されるウインドー
基準電圧ＶWR1、ＶWR2がそれぞれ入力される。

さらに、ラッチング比較器22a、22bには10〜40MHzのサ
ンプリングクロックΦ１が入力され、このサンプリング
クロックΦ１のアップ又はダウンエッジでライン33上の
出力信号レベルとウインドー基準電圧ＶWR1、ＶWR2とを
比較して所定の論理信号LCOM1、LCOM2をそれぞれライン
39a、39bに出力する。

したがって、この第１図の実施例においては、ライン33
上の出力信号レベルがウインドー基準電圧ＶWR1より大
きければ両信号LCOM1、LCOM2が論理“0"となり、また、
ライン33上の出力信号レベルがウインドー基準電圧ＶWR
2より小さければ両信号LCOM1、LCOM2が論理“1"とな
る。そして、ライン33上の出力信号レベルがウインドー
基準電圧ＶWR1とＶWR2の間である場合には、信号LCOM1
が論理“1"、信号LCOM2が論理“0"となる。

信号LCOM1、LCOM2は一対の雑音誤動作防止回路23a、23b
の対応する入力端子Ｅに入力される。また、これら雑音
誤動作防止回路23a、23bにはサンプリングクロックΦ１
が入力され、そしてその出力ライン40a、40bはそれぞれ
オアゲート24a、24bに接続される。

雑音誤動作防止回路23a、23bは同じ回路構成とされ、そ
の詳細回路図が第２図に示されている。信号LCOM1、LCO
M2は入力端子Ｅから入力され、Ｄ型フリップフロップ52
−１〜52−ｎで構成されたＮビット２進リプルカウンタ
49のリセット端子Ｒに入力されると共にノアゲート51に
入力される。また、サンプリングクロックΦ１はインバ
ータ50を通じてノアゲート51に入力され、そしてノアゲ
ート51の出力は、Ｎビット２進リプルカウンタ49の１段
目のＤ型フリップフロップ52−１のクロック入力端子CK
に入力される。

Ｄ型フリップフロップ52−１〜52−ｎ−１の各出力端子
Ｑは次段のＤ型フリップフロップのクロック入力端子CK
に接続され、また、各Ｄ型フリップフロップ52−１〜52
−ｎの出力端子は入力端子Ｄに接続されると共にノア
ゲート53の入力に接続される。

この第２図の雑音誤動作防止回路23a、23bでは、ライン
33上の信号レベルがウインドー基準電圧ＶWR2より低い
場合（LCOM1＝LCOM2＝論理“1"）、両Ｎビット２進リプ
ルカウンタ49がリセットされ、しがってノアゲート53か
らの出力ライン40a、40bは論理“0"となる。反対に、ラ
イン33上の信号レベルがウインドー基準電圧ＶWR1より
高い場合（LCOM1＝LCOM2＝論理“0"）、サンプリングク
ロックΦ１が両Ｎビット２進リプルカウンタ49の１段目
のＤ型フリップフロップ52−１に入力され、2n−１度カ
ウンティングするごとに出力ライン40a、40bにサンプリ
ングクロックΦ１の１周期に該当するパルス信号である
CLK1、CLK2を発生する。

一方、ライン33上の信号レベルがウインドー基準電圧Ｖ
WR1とＶWR2との間である場合には、雑音誤動作防止回路
23bのリプルカウンタ49が動作してパルス信号CLK2を発
生する一方で、雑音誤動作防止回路23aのリプルカウン
タ49がリセットされて出力ライン40aは論理“0"に維持
される。

このような構成とされた雑音誤動作防止回路23a、23bで
は、ライン33上の信号にインパルス性の雑音が混じるこ
とでそのレベルがウインドー基準電圧ＶWR1より大きく
なった場合、雑音誤動作防止回路23a、23bの各Ｎビット
２進リプルカウンタ49はカウント動作を行うことになる
が、雑音がインパルス性であれば、2n−１度のカウンテ
ィング途中でライン33上の信号レベルがウインドー基準
電圧ＶWR1より低くなるので、対応するＮビット２進リ
プルカウンタ49がリセットされる。すなわち、2n−１度
のカウンティング途中でライン33上の信号がウインドー
基準電圧ＶWR1とＶWR2との間になると、雑音誤動作防止
回路23aのカウント動作が停止されてリセットされるの
でその出力CLK1は論理“0"となり、一方で雑音誤動作防
止回路23bはカウンティングを続行して2n−１度になる
とパルス信号CLK2を発生する。また、2n−１度のカウン
ティング途中でライン33上の信号がウインドー基準電圧
ＶWR2より低くなると、雑音誤動作防止回路23a、23bは
両者ともリセットされ、したがって出力ライン40a、40b
は論理“0"になる。

つまり、雑音と見なすべき信号の最大パルス幅より長く
Ｎビット２進リプルカウンタ49がカウント動作するよう
にビット数Ｎを設定しておけば、雑音による誤動作を防
止することができる。

雑音誤動作防止回路23a、23bから出力される信号CLK1、
CLK2はオアゲード24a、24bにそれぞれ入力される。ま
た、これらオアゲート24a、24bは、ラッチ回路を構成す
るＤ型フリップフロップ25a、25bの各出力端子Ｑからの
出力信号も入力とする。そして、オアゲート24a、24bの
出力はＤ型フリップフロップ25a、25bの入力端子Ｄにそ
れぞれ入力される。Ｄ型フリップフロップ25a、25bのク
ロックパルス入力端子CKにはサンプリングクロックΦ１
が入力され、またリセット端子Ｒには後述のリセットク
ロックΦ４が入力されてラッチ回路のリセットが行われ
る。したがって、このラッチ回路は、サンプリングクロ
ックΦ１のクロッキングによってライン40a、40b上の信
号CLK1、CLK2の論理状態でラッチを行い、その各出力端
子Ｑから出力信号LATC1、LATC2を出力する。そして、リ
セットクロックΦ４によりリセットされる。

出力信号LATC1、LATC2は、アップダウンカウンタ及び論
理回路26の入力端子Ｊ、Ｋにそれぞれ入力される。この
アップダウンカウンタ及び論理回路26は、リセット端子
36から入力されるリセット信号に応答してＮビット出力
端子Q0〜Qnをすべてリセットする。また、クロックパル
ス入力端子CKにクロックパルスΦ３を受け、入力端子
Ｊ、Ｋの論理状態によりアップ又はダウンカウティング
を行い、あるいは停止となる。

第３図に、このアップダウンカウンタ及び論理回路26の
具体的回路を示す。入力端子Ｊ、Ｋに入力される信号LA
TC1、LATC2を入力として出力ライン77上にアップカウン
ト制御信号UPCSを出力するノアゲート54と、同じく信号
LATC1、LATC2を入力として出力ライン78上にダウンカウ
ント制御信号DOWCSを出力するオアゲート55と、信号LAT
C1、LATC2を入力とする排他的（Exclusive）オアゲート
57と、ノアゲート54の出力信号UPCS及び５ビットアップ
ダウンカウンタ80の出力データ信号Q0〜Q4を入力として
ダウンカウンティング終了を知らせるノアゲート56と、
オアゲート55の出力信号DOWCS及び５ビットアップダウ
ンカウンタ80の出力データ信号▲▼〜▲▼を入
力としてアップカウンティング終了を知らせるノアゲー
ト58と、ノアゲート56、58の出力、排他的オアゲート57
の出力、及びカウンティングクロックΦ３を入力とし、
アップ又はダウンカウンティングのときにカウンティン
グクロックΦ３を出力するノアゲート81と、で構成され
た論理回路82、そして、アップ又はダウンカウンティン
グ時にノアゲート81から出力されるクロックΦ３をカウ
ンティングクロックとして受け、ノアゲート54の出力信
号UPCSが論理“1"であるときにアップカウントを行い、
オアゲート55の出力信号DOWCSが論理“1"であるときに
ダウンカウントを行うアップダウンカウンタ80を備えて
いる。

アップダウンカウンタ80は通常のアップダウンカウンタ
で、リセット端子36に入力されるリセット信号によって
全出力データのリセットを行うものである。

アップダウンカウンタ80内のＤ型フリップフロップ72〜
76から発生される５ビットのデータ出力Q0〜Q4が、第１
図に示すように、データバス42を通じてステップ利得調
節器20へ出力され、その利得を調節するために使用され
る。尚、59〜62は排他的オアゲート、63〜66はオアゲー
ト、67〜71は排他的ノアゲートをそれぞれ示している。

ステップ利得調節器20は、第４図に示すように、データ
バス42からのデータ信号Q0〜Q4によりスイッチS0〜S4が
ON・OFF動作するようになっており、演算増幅器83、帰
還抵抗Rf、及び抵抗R20〜R24から構成される非反転増幅
器として構成することができる。

すなわち、データ信号Q0〜Q4がすべて論理“0"であると
きにはスイッチS0〜S4がすべてOFFとなることによっ
て、非反転増幅器は利得が１となり入力端子31に入力さ
れる信号が出力ライン84に出力される。そして、スイッ
チS0〜S4が順次的にON・OFF動作していくこによって利
得がステップ式に増加する。

第１図において、クロックパルス発生器27は通常のクロ
ックパルスを発生する回路で、RC緩張発振器（RC Rela
xation Oscilator）が使用され、60Hzのクロックパルス
Φ５を発生する。

このクロックパルスΦ５は、選択器29に入力される一方
で、分周回路28で分周されてクロックΦ６とされて選択
器29に入力される。この選択器29は、第３図のオアゲー
ト55の出力ライン78上のダウンカウント制御信号DOWCS
とカウンティングクロックΦ３を受け、アップダウンカ
ウンタ80がダウンカウントを行う際にはスイッチSWが端
子43側へ接続し、ダウンカウントを行わないときにはス
イッチSWが端子44側へ接続するようにスイッチング動作
する。したがって、選択器29の出力クロックΦ２は、ダ
ウンカウンティングのときにクロックΦ５となり、ダウ
ンカウンティングでないときには分周クロックΦ６にな
る。

第５図は、このような選択器29の具体的回路を示す回路
図である。Ｄ型フリップフロップ85の入力端子Ｄには、
第３図の論理回路82のオアゲート55から出力されるダウ
ンカウント制御信号DOWCSが入力され、またクロック端
子CKには、カウンティングクロックΦ３及びリセットク
ロックΦ４を発生する後述のクロックパルス発生及び遅
延回路30から帰還されるカウンティングクロックΦ３が
入力される。そして出力端子ＱはトランジスタQ1のベー
スに接続される。

トランジスタQ1のコレクタは電源供給電圧Vcc（５ボル
ト）を受け、エミッタは、ダイオードD5を通じてトラン
ジスタQ4のベース及び電流源として動作するトランジス
タQ9のコレクタと接続される。一つの差動増幅器を構成
するトランジスタQ2、Q3の各ベースにはクロック▲
▼、Φ５がそれぞれ入力され、その各エミッタは共同に
接続されてトランジスタQ4のコレクタと接続されてい
る。また、一つの差動増幅器を構成する一対のトランジ
スタQ5、Q6の各コレクタには負荷抵抗R14、R15がそれぞ
れ接続され、これらが共通に抵抗R13を通じて電源供給
電圧Vccへつながれている。さらにトランジスタQ5、Q6
の各ベースにはクロックΦ６、▲▼が入力され、エ
ミッタは共通にトランジスタQ7のコレクタに接続されて
いる。

そして、トランジスタQ4、Q7のエミッタは共通に接続さ
れて電流源として動作するトランジスタQ10のコレクタ
へ接続される。トランジスタQ7のベースには、トランジ
スタQ8、Q11〜Q14、抵抗R16〜R19、R22〜R24、及びダイ
オードD6で構成されたバイアス供給回路が接続される。
その接続点87には、実施例で約3.4Vの一定な直流電圧が
供給される（トランジスタQ8のベースには4.8Vが供給さ
れる）。

したがって、ECLで構成されたＤ型フリップフロップ85
は、入力信号DOWCSが論理“1"であるとき（アップダウ
ンカウンタ80がダウンカウンティングのとき）にはクロ
ックΦ３のアップ又はダウンエッジで論理“1"（５ボル
ト）を出力し、ノード86を3.6ボルトに維持する。それ
によりトランジスタQ4がONとなり、トランジスタQ7がOF
Fとなることによって、トランジスタQ2のコレクタであ
る出力ライン88にはクロック▲▼の反転された信号
であるクロックΦ５がクロックΦ２として現れる。

一方、信号DOWCSが論理“0"（4.6ボルト）のとき（アッ
プダウンカウンタ80がダウンカウンティングしないと
き）にはノード86が3.2ボルトとなり、トランジスタQ4
がOFF、トランジスタQ7がONとなることによって、トラ
ンジスタQ5、Q6が動作する。したがって、出力ライン88
にはクロックΦ６が発生し、Φ２＝Φ６となる。

第１図のクロックパルス発生及び遅延回路30は、選択器
29から出力されるクロックΦ２を受けてサンプリングク
ロックΦ１によってクロッキングを行うことによって、
所定時間遅延されたカウンティングクロックΦ３とリセ
ットクロックΦ４を出力する。

第６図に、このクロックパルス発生及び遅延回路30の具
体的回路図を示す。出力端子Ｑと入力端子Ｄとが接続さ
れて直列接続されており、サンプリングクロックΦ１を
クロック入力端子CKに受けて該クロックΦ１の周期遅延
動作を行う４個のＤ型フリップフロップ90〜93と、Ｄ型
フリップフロップ90、91の各出力を入力とし、入力クロ
ックΦ２のアップ又はダウンエッジからクロックΦ１の
１周期のパルスとなるカウンティングクロックΦ３を出
力する排他的オアゲート94と、Ｄ型フリップフロップ9
2、93の各出力を入力とし、カウティングクロックΦ３
よりクロックΦ１の２周期程遅延されたリセットクロッ
クΦ４を出力する排他的オアゲート95と、から構成され
る。

出力されるカウンティングクロックΦ３はアップダウン
カウンタ80のクロック入力となり、リセットクロックΦ
４はラッチ回路を構成するＤ型フリップフロップ25a、2
5bの各リセット入力端子Ｒに入力される。

以下、この実施例の作動関係について第７図のタイミン
グ図を参照して詳細に説明する。

初期状態で、選択器29のスイッチSWは接点44に接続され
ており、クロックΦ２が分周回路28から出力されるクロ
ックΦ６（30Hz）に同じであると仮定し、また、出力ラ
イン33の出力信号AOSのレベル値がウインドー基準電圧
ＶWR2より低いと仮定する。

ウインドー比較器を構成するラッチング比較器22a、22b
は、サンプリングクロックΦ１によって出力信号AOSを
サンプリングしてウインドー基準電圧ＶWR1、ＶWR2と比
較するこにより、出力信号LCOM1、LCOM2を第７図の時間
T1におけるように論理“1"として出力する。

クロックパルス発生及び遅延回路30は、前述したように
30HzのクロックΦ２のアップ及びダウンエッジからサン
プリングクロックΦ１の１周期に該当する幅のクロック
パルスΦ３を発生し、また、そのクロックパルスΦ３よ
りクロックΦ１の２周期位相の遅いリセットパルスΦ４
を発生する。

ラッチング比較器22a、22bの出力信号LCOM1、LCOM2は、
雑音誤動作防止回路23a、23bの入力端子Ｅに入力され
る。そして、論理“1"の信号LCOM1、LCOM2を受けた雑音
誤動作防止回路23a、23bでは、Ｎビット２進リプルカウ
ンタ49のフリップフロップ52−１〜52−ｎがすべてリセ
ットされるので、出力信号CLK1、CLK2はすべて論理“0"
となる。

論理“0"の信号CLK1、CLK2、そしてリセットクロックΦ
４により論理“0"となった出力信号LATC1、LATC2が、オ
アゲート24a、24bの入力となり、したがって論理“0"の
出力がＤ型フリップフロップ25a、25bの入力端子Ｄに入
力され、サンプリングクロックΦ１によって、出力端子
Ｑには論理“0"としてラッチされた出力信号LATC1、LAT
C2が現れる。

この論理“0"の出力信号LATC1、LATC2はアップダウンカ
ウンタ及び論理回路26の入力端子Ｊ、Ｋに入力され、し
たがって、第３図の論理回路82のノアゲート54の出力信
号UPCSは論理“1"になり、オアゲート55の出力信号DOWC
Sは論理“0"になる。

この信号DOWCS及びクロックパルスΦ３は、選択器29を
構成する第５図のＤ型フリップフロップ85の入力端子Ｄ
及びクロック入力端子CKに入力され、その出力端子Ｑが
ロウ状態（4.6ボルト）にラッチされる。したがって、
ノード86の電圧がノード87の電圧より低くなってトラン
ジスタQ4がOFF、トランジスタQ7がONとなり、出力ライ
ン88上のクロックΦ２は30HzのクロックΦ６と同じにな
る。つまり、選択器29のスイッチSWは接点44に継続接続
されることになり、クロックパルス発生及び遅延回路30
は、30HzのクロックΦ２のアップ、ダウンエッジで前述
のようにクロックΦ３とリセットクロックΦ４を継続発
生する。

クロックΦ３は第３図の論理回路82を構成するノアゲー
ト81に入力され、アップダウンカウンタ80がフルカウン
ティングをしない場合、ノアゲート56、58から出力され
る出力される論理“0"、そして排他的オアゲート57から
出力される論理“0"によってカウンティングクロックΦ
３の反転されたクロック▲▼がノアゲート81の出力
ライン79に出力され、このクロック▲▼によりアッ
プダウンカウンタ80はアップカウンティングを行う。

したがって、５ビットアップダウンカウンタ80の出力Q
0、Q1、Q2、Q3、Q4は、第７図のカウンティングクロッ
クΦ３のダウンエッジから１ずつ増加した２進出力にな
ってデータバス42に出力され、ステップ利得調節器20は
１ステップずつ増加した出力信号を出力ライン33に出力
する。

出力ライン33の信号レベルが増加してウインドー基準電
圧ＶWR1、ＶWR2の間に入ってくると、ラッチング比較器
22a、22bの出力信号LCOM1、LCOM2は、第７図の時間T2に
おけるようにそれぞれ“ハイ”、“ロウ”状態になる。

“ハイ”状態の信号LCOM1によって雑音誤動作防止回路2
3aのＮビット２進リプルカウンタ49はリセットされ、ラ
イン40a上の信号CLK1は“ロウ”状態になる。したがっ
て、ラッチ回路を構成するＤ型フリップフロップ25aの
出力信号LATC1は“ロウ”状態でラッチされる。

一方、“ロウ”状態の信号LCOM2によって、雑音誤動作
防止回路23bのＮビット２進リプルカウンタ49はクロッ
クΦ１をクロックパルスとして受け、カウント動作を信
号LCOM2が“ロウ”状態になる時点t1から開始する。そ
して、時点t1から2n−１度クロックΦ１をカウンティン
グするたびに、クロックΦ１の１周期に該当するパルス
CLK2を信号LCOM2が“ロウ”状態を維持する間継続発生
する。

第７図の信号CLK2中のパルス96はオアゲート24bを通じ
てＤ型フリップフロップ25bに入力され、クロックΦ１
のクロッキングにより出力信号LATC2が“ハイ”状態に
ラッチされる。

ラッチ回路から出力される“ロウ”状態の信号LATC1と
“ハイ”状態の信号LATC2は、第３図の論理回路82の入
力端子Ｊ、Ｋにそれぞれ入力され、それによりノアゲー
ト54の出力信号UPCSは“ロウ”状態、オアゲート55の出
力信号DOWCSは“ハイ”状態になる。

“ハイ”状態の信号DOWCSは第５図の選択器29を構成す
るECLとされたＤ型フリップフロップ85に入力され、ま
た、第７図の30Hzのクロック97によってクロックパルス
発生及び遅延回路30から帰還されるクロックΦ３のパル
ス98がクロック入力端子CKに入力されると、Ｄ型フリッ
プフロップ85の出力端子Ｑから“ハイ”状態の信号が出
力される。

これにより、ノード86の電圧がノード87の電圧より高く
なってトランジスタQ4がON、トランジスタQ7がOFFとな
る。したがって、ライン88上のクロックΦ２は、30Hzの
クロックΦ６から60HzのクロックΦ５に変更されて出力
される。

このときのクロックΦ５は第７図のＢ点のように“ロ
ウ”状態にあるので、クロックΦ２はＣ点で“ロウ”状
態になり、また、クロックパルス発生及び遅延回路30か
らはパルス99を有するクロックΦ３が出力される。リセ
ットパルスΦ４はパルス98、99から遅延されたパルス10
0、101を有し、パルス100が第１図のＤ型フリップフロ
ップ25bをリセットさせる。それにより、出力信号LATC2
は第７図の部分102のように“ハイ”状態から“ロウ”
状態になる。

このとき、選択器29からは60HzのクロックΦ５がクロッ
クΦ２として出力され、そして、クロックパルス発生及
び遅延回路30からは、60HzのクロックΦ２のアップ、ダ
ウンエッジからクロックΦ１の１周期に該当するパルス
がカウンティングクロックΦ３として出力され、またこ
のクロックΦ３からクロックΦ１の２周期遅延されたリ
セットクロックΦ４が出力される。

一方、出力信号LATC1が“ロウ”状態、出力信号LATC2が
“ハイ”状態でカウンティングクロックΦ３が“ハイ”
になるときのアップダウンカウンタ80の動作について説
明すると、T2区間では、カウンティングクロックΦ３が
“ハイ”になるとき、信号LATC1は“ロウ”、信号LATC2
は“ハイ”であるので、第３図の論理回路82の排他的オ
アゲート57の出力が“ハイ”状態となり、ノアゲート81
の出力は“ロウ”状態になる。したがって、ライン79上
にはカウンティングクロックΦ３が現れなくなり、アッ
プダウンカウンタ80はカウント動作を行わない。その結
果、ステップ利得調節器20の利得変化は行われない。

入力端子31に入力される信号レベルが大きくなってライ
ン33上の出力信号AOSのレベルがウインドー基準電圧ＶW
R1より大きくなると、ラッチング比較器22a、22bの出力
信号LCOM1、LCOM2はすべて第７図の時間T3のように“ロ
ウ”状態となる。

すると、雑音誤動作防止回路23aは、信号LCOM1が“ロ
ウ”状態になる時点t2からクロックΦ１を2n−１度カウ
ンティングするたびに、クロックΦ１の１周期に該当す
るクロックパルス列CLK1を発生する。

したがって、クロックパルス列CLK1が“ハイ”状態にな
ると、Ｄ型フリップフロップ25aはクロックΦ１によっ
てクロッキングされて出力端子Ｑの出力信号LATC1を
“ハイ”とし、そしてクロックΦ４のダウンエッジでリ
セットを行う。また、Ｄ型フリップフロップ25bも前述
のように信号CLK2の“ハイ”状態で出力信号LATC2を
“ハイ”状態とし、クロックΦ４によりリセットを行
う。

その結果、アップダウンカウンタ及び論理回路26に入力
される信号LATC1、LATC2は、クロックΦ３が“ハイ”状
態のときにすべて“ハイ”状態となるので、第３図の論
理回路82を構成するオアゲート55の出力ライン78上の信
号DOWCSは“ハイ”状態、ノアゲート54の出力ライン77
上の信号UPCSは“ロウ”状態となり、また排他的オアゲ
ート57の出力信号は“ロウ”状態になる。

したがって、ノアゲート81の出力はクロックΦ３とな
り、アップダウンカウンタ80はクロックΦ３によりダウ
ンカウンティングを行うことになる。

信号DOWCSとクロックΦ３は第５図の選択器29に入力さ
れ、Ｄ型フリップフロップ85の出力は“ハイ”状態にラ
ッチされる。そして前述のように出力ライン88に発生す
るクロックΦ２は２分周されない60HzのクロックΦ５と
なり、クロックΦ３はクロックΦ５のアップ、ダウンエ
ッジからクロックΦ１の１周期に該当するパルス列を有
するようになる。

それにより、第７図の時間T3では、クロックΦ３が“ハ
イ”状態となるたびにダウンカウンティングが行われ、
データバス42上のデータQ0〜Q4は１ずつ減少されるデー
タとなり、したがってステップ利得調節器20は利得を減
少させてライン33上の信号AOSがウインドー基準電圧ＶW
R1のＶWR2との間に入るように動作する。そして、出力
信号のレベルがウインドー基準電圧ＶWR1とＶWR2との間
に入ると、第７図の時間T2のような条件になってカウン
ト動作が停止される。

アップダウンカウンタがカウンティングを継続してフル
カウンティングになっても出力レベルがＶWR1より小さ
くならないと、カウンタはカウンティングを継続するの
で、これを防止するためにノアゲート56を使用してい
る。すなわち、データQ0〜Q4がすべて“0"になるとノア
ゲート56の出力は“1"になるので、カウンティングクロ
ックΦ３は通過できなくなる。したがってカウントスト
ップになる。

ここで、AGC動作を停止させるウインドー基準電圧ＶWR
1、ＶWR2の幅を小さくすれば、それだけ出力ライン33上
の信号AOSの最大値レベルを更に一定に維持することが
できるが、そのウインドー幅がステップ利得調節器20の
１ステップ変化レベル幅より小さくなると、信号AOSの
最大値レベルがウインドー幅内に入らない場合が生じる
ため、一定の信号レベルを維持することができないこと
になる。したがって、ウインドー基準電圧幅は、ステッ
プ利得調節器20の１ステップ変化レベル幅より若干大き
くしておく必要がある。

第８図は、本発明の他の実施例の回路図を示している。
図中の出力ライン33上の出力信号AOSはアナログディジ
タル変換器（以下、A/D変換器とする）45に入力され、
サンプリングクロックΦ１がそのクロック入力端子CKに
入力される。このA/D変換器45の出力は論理回路46に入
力される。

論理回路46の出力信号LCOM1、LCOM2は、第１図と同様
に、出力ラインの信号AOSがウインドー基準電圧の間に
あればそれぞれ“ハイ”及び“ロウ”状態になり、ウイ
ンドー基準電圧より大きいならすべて“ロウ”状態にな
る。

すなわち、A/D変換器45の出力ビット数が８ビットであ
ると仮定し、A/D変換器45の出力ビットのWaitを計算し
て設定されたウインドー基準電圧幅で、出力されるA/D
変換器45の出力ディジタル値に対して論理回路46の出力
信号LCOM1、LCOM2が前述したように発生されるように構
成すれば、第１図の回路と同様の動作を行える。

残りの参照番号は第１図の参照番号と同一であり、その
動作も同様である。

第９図は、ステップ利得調節器の出力レベルがAGCの動
作範囲を外れていることを表示するための表示器の回路
図である。

ビデオファイルのようにあるファイルに貯蔵された情報
を再びCRT表示器にディスプレーする場合に、より鮮明
な画面を得るためにAGCシステムを使用するのが好適で
あるが、この場合、信号の最大値があまりに違うとAGC
の動作領域の制限のためにオーバーレンジ又はアンダー
レンジとなってAGCが動作しないことがある。このよう
なときにオーバーレンジとアンダーレンジを表示し、適
合するようにAGCの入力信号の初期レベルを調整するこ
とによって、AGCのフルカウンティングによる制限を取
り除くことができる。

図中のオアゲート120とノアゲート121は、第１図の出力
信号LATC1、LATC2を入力とする。オアゲート120の出力
と第３図のアップダウンカウンタ80の出力信号▲▼
〜▲▼はすべてノアゲート123に入力され、また、
ノアゲート121の出力とアップダウンカウンタ80の出力
信号Q0〜Q4はすべてノアゲート122に入力される。そし
て、ノアゲート122、123の出力はオアゲート124に入力
される。このオアゲート124の出力が発光ダイオード125
の入力となる。

信号LATC1、LATC2がすべて“ハイ”状態であるとき、第
３図のアップダウンカウンタ80はダウンカウンティング
を行う。このとき、フルカウンティング、すなわち信号
Q0〜Q4がすべて“0"になると、ノアゲート122の出力は
“ハイ”状態になるので、発光ダイオード125がONして
点灯する。

また、信号LATC1、LATC2がすべて“ロウ”状態であると
きには、ダウンカウンティングが行われる。このとき、
フルカウンティング、すなわち信号▲▼〜▲▼
がすべ“0"になると、ノアゲート123の出力は“ハイ”
状態になるので、発光ダイオード125がONされて点灯す
る。

したがって、動作がアンダーレンジであるかオーバーレ
ンジであるかを表示することができる。

＜効 果＞ 以上述べたように本発明は、出力信号の最大値を検出す
るため演算増幅器とキャパシタを使用するのではなく、
サンプリングによってサンプリングされた値を基準電圧
と比較して増幅器の利得を調節するので、高周波入力信
号でも使用することができる。また、サンプリングされ
た出力信号を基準電圧と直接比較するので、基準電圧の
ウインドー幅だけを小さくすれば出力信号の最大値を一
定レベルに正確に維持することができるようになる。加
えて、カウンタを使用したことでインパルス性の雑音に
よる誤動作を排除することができる。

A/D変換器のフルスケールが一定のレベルに固定されて
いる、例えばディジタルテレビジョン受像機やディジタ
ル信号処理システムのようなアナログディジタル（A/
D）変換器を使用するディジタルシステムにおいては、
入力信号の最大値がフルスケールより大きくなると、A/
D変換器がフルスケール以上の値を区別することができ
ずクリッピングすることになるので、元の信号の特性が
失われることになる。また、入力信号のレベルがフルス
ケールよりかなり小さい場合、フルスケールに近い信号
が入ってくるときよりも分解能力が落ち、元の信号に近
い信号を再生することができなくなる。このような場合
において、A/D変換器に対する入力を、本発明のAGCを通
じた後に印加するようにすれば、フルスケールより大き
いレベルの信号を早く減少させてクリッピングが起きな
いようにでき、また、フルスケールよりかなり小さいレ
ベルの信号が入って分解能力が低下することを防ぐため
に、低いレベルの信号は徐々に増加させて元の信号の特
性を変化させずに分解能力を良好に保つという効果を得
ることができる。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は第１図の雑音誤動作防止回路の具体的回路図、 第３図は第１図のアップダウンカウンタ及び論理回路の
具体的回路図、 第４図は第１図のステップ利得調節器の実施例を示す回
路図、 第５図は第１図の選択器の回路図、 第６図は第１図のクロックパルス発生（波形整形）及び
遅延回路の具体的回路図、 第７図は第１図のタイミング図、 第８図は本発明の他の実施例の回路図、 第９図はアンダーレンジ及びオーバーレンジ表示器の回
路図、そして 第10図は従来の自動利得調節システム図である。 20……ステップ利得調節器 22a、22b……ラッチング比較器 23a、23b……雑音誤動作防止回路 25……Ｄ型フリップフロップ（ラッチ手段） 26……アップダウンカウンタ及び論理回路 27……クロックパルス発生器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェ−シン リー 大韓民国 キョンギ‐ド スウォン‐シテ ィ ジョウォン‐ドン 471‐15 (56)参考文献 特開 昭60−201708（ＪＰ，Ａ) 特開 昭60−187138（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルデータに応じてステップ式利得
   調節が可能とされ、それにより入力信号を増幅又は減衰
   させて出力信号とするステップ利得調節手段と、 所定の幅で設定されたウインドー基準電圧と前記出力信
   号とをサンプリングクロックにより比較してディジタル
   比較値を出力するラッチング比較手段と、 前記ディジタル比較値に従って動作し、ディジタル比較
   値が第１論理状態のときにはリセットされ、ディジタル
   比較値が第２論理状態のときには前記サンプリングクロ
   ックを所定回数カウントしてからパルス信号を発生する
   雑音誤動作防止手段と、 所定のクロックパルス及びこれを分周した分周クロック
   を受けて、アップカウント時には分周クロックを出力
   し、ダウンカウント時にはクロックパルスを出力する選
   択手段と、 前記サンプリングクロックに応じて選択手段の出力を基
   にカウンティングクロックとこのカウンティングクロッ
   クから遅延したリセットクロックを発生するクロックパ
   ルス発生及び遅延手段と、 前記サンプリングクロックに応じて雑音誤動作防止手段
   の出力をラッチしてラッチ信号を出力し、前記リセット
   クロックによりリセットされるラッチ手段と、 前記ラッチ信号に応じて前記カウンティングクロックを
   基にアップ又はダウンカウントを行い、ステップ利得調
   節手段へディジタルデータを出力するアップダウンカウ
   ンタ及び論理手段と、 を備えたことを特徴とする自動利得調節システム。