JPS63228808A - 自動利得調節システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は入力信号のレベルを減衰又は増幅して出力信号
レベルを一定に維持する自動利得調節システムに関する
もので、特にディジタル方式の自動利得調節システムに
関するものである。

〈従来の技術〉 従来の自動利得制卸システムは１９８２年９月１６日付
に発行された“Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ″
の第１３８頁に図示された第１図のようなシステムがあ
る。

第１０図に図示された従来の自動利得調節システムは入
力ライン８の入力信号レベルについて出力信号のレベル
を調整する可変利得ｆｆ１節手段として提供されるステ
ップ利得調節器１と、出力ライン９上の信号変動に対し
て上記のステップ利得調節器１に影響を及ぼさないよう
にするバッファ２と、比較器４．５と、上記の出力ライ
ン９上の信号レベルに対応する一定の直流電圧を検出し
て出力する整流検波回路１０と、 基準電圧入力端子１２から入力する所定の直流電圧を分
圧してノード点１３と１４の設定基準電圧と上記の直流
電圧を比較して所定の論理レベルを出力するウィンドー
比較回路１１と、所定のクロックパルスを発生するクロ
ックパルス発生器７と、上記のウィンドー比較回路１１
の論理出力と上記のクロックパルスを入力してアップ又
はダウンカウント又は停止動作をするアップダウンカウ
ンター６とで構成されている。

したがって、出力ライン９上の信号レベルが所定レベル
の以上である時には上記のウィンドー比較回路１１の論
理出力によってアップダウンカウンター６がダウンカウ
ンティングし、その反対である時にはアップカウンティ
ングし、設定された所定レベルの範囲にある時にはカウ
ンティングしないことによって出力ライン９上の出力信
号のレベルを所定レベル範囲に一定に維持化する動作を
する。

〈発明が解決しようとする課題〉 しかし、上記のような自動利得調節システムにおいては
整流検波回路１０が増幅器３と抵抗Ｒ１＋Ｒｔとダイオ
ードＤ＋　とキャパシターＣＩとで構成されたロウバス
フィルターと整流検波器として作用するので半アナログ
システムであった。

また、入力ライン８の入力信号の周波数が高い場合には
増幅器（演算増幅器）３のスルーレイト（Ｓｌｅｗ　Ｒ
ａｔｅ　）の制限のため凡用の演算増幅器としては具現
することができなかったし、また上記の整流検波回路１
０は充電時定数ＲｒＣｒ　と放電時定数ＲｔＣ１とで充
電と放電をしながら入力信号の最大値を探知するので入
力信号の周波数により適当な時定数が定まられていなけ
れば安定した動作をすることができないという問題点が
あった。

また、上記のような従来の自動利得調節システムは入力
信号にインパルス性の雑音が包含されて入力する場合、
雑音の最大値が検出されて増幅器の利得が調節されるの
で雑音に対する解決方案がなかった。

したがって、本発明の目的は高い周波数の入力信号に対
しても出力信号のレベルを一定な範囲のレベルに維持す
ることができる自動利得調節システムを提供することに
ある。

また、本発明の他の目的は入力信号に含まれているイン
パルス性の雑音に対してもシステムが誤動作をしない自
動利得調節システムを提供することにある。

更に、本発明の他の目的はシステム集積化するに適合し
たディジタル方式の自動利得調節システムを提供するこ
とにある。

く実　施　例〉 以下、本発明を図面を参照して詳細に説明する。

第１図は本発明による自動利得調節システムのより良い
実施例のブロック図を示した図面である。

図面の中のステップ利得調節器２０は入力端子３１から
入力する信号レベルを、後述するアップダウンカウンタ
ー及び論理回路２６から出力する所定ビットのディジタ
ルデータ値をデータバス４２に入力して上記の入力信号
のレベルをステップとして増幅又は減衰することによっ
て、所定の信号レベルを出力する可変利得調節器として
動作して通常のディジタルアナログ変換器が使用される
ことを留意しなければならない。また、バッファ２１は
通常の単位利得を持つボルテージフォロワー（ｖｏｌｔ
ａｇｅ　ｆｏｌｌｏｗｅｒ）を使用することができるの
で出力ライン３３の信号変動に対してステップ利得調節
器２０が影響を受けないように作用するバッファ回路で
あることに留意しなければならない。尚、３２は出力端
子である。

上記の出力ライン３３上の出力信号はウィンドー比較器
を構成する一対のラッチング比較器２２ａと２２ｂの反
転入力端子（−）に入力する。

一方、直流基準電圧■□、を入力する端子３５と接地の
間には抵抗Ｒ８゜−Ｒ，□が直列に接続され、上記の抵
抗の接続点３７と３８から分圧されたつインド−基準電
圧ＶＷＩＩＩ　とＶＷＩＩｔが各々上記のラッチング比
較器２２ａと２′２ｂの非反転入力端子（＋）に入力す
る。

また上記のラッチング比較器２２ａと２２ｂには１０−
１０−４ＯのサンプリングクロックΦ８が入力して上記
のサンプリングクロッΦ１のアップ又はダウンエツジで
上記のラッチング比較器２２ａ及び２２ｂはライン３３
上の出力信号レベルと上記のウィンドー基準電圧Ｖ□、
及びｖ、４１１とを比較する動作をし、所定の論理信号
ＬＣＯＭ。

とＬ　ＣＯＭ　ｚを各々ライン３９ａと３９ｂに出力す
る。

したがって、第１図の実施例においては、ライン３３上
の出力信号レベルがウィンドー基準電圧■Ｗｊｌｌより
大きいなら、上記の信号Ｌ　ＣＯＭ　ｒ　とＬＣＯＭ□
は全て論理“０”になり、もしライン３３上の出力信号
レベルがウィンドー基準電圧ＶＷＲ１より小さいなら上
記の信号Ｌ　ＣＯＭ　Ｉ、！！−Ｌ　ＣＯＭｔは全て論
理“１′になり、若し、ライン３３上の出力信号レベル
が上記のウィンドー基準電圧Ｖ％１１Ｉｌ　とＶ□２と
の間にあるなら上記の信号ＬＣＯＭ、は論理″１”、Ｌ
　ＣＯＭ　ｚは論理″０″になる。

上記の信号Ｌ　ＣＯＭ　Ｉ　とＬＣＯＭ、は各々一対の
雑音誤動作防止回路２３ａと２３ｂの入力端子已に入力
し、且つサンプリングクロックΦ、が入力し、出力ライ
ン４０ａと４０ｂは各々オアゲート２４ａと２４ｂに接
続される。

上記の雑音誤動作防止回路２３ａと２３ｂは同一な回路
構成で、詳細な回路図は第２図に図示したように上記の
信号ＬＣＯＭ、とＬＣＯＭｚは入力端子已に入力してＤ
型フリップフロップ５２−１〜５２−ｎとで構成された
Ｎビット２進リプルカウンター４９のリセット端子Ｒに
入力すると共にノアゲート５１に入力する。

またサンプリングクロックΦ１はインバーター５０を通
じて上記のノアゲート５１に入力し、上記のノアゲート
５１の出力は上記のＮビット２進リプルカウンター４９
の初めの端り型フリップフロップ５２−１のクロック入
力端子ＣＫに接続される。

また上記のＤ型フリップフロップ゛５２−１〜５２−ｎ
−１の出力端子Ｑは次の端のクロック入力端子ＣＫに接
続されるし、各端の入力端子りと出力端子Ｑは各々共通
に接続されるし、ノアゲート５３に入力する。

したがって、第２図の雑音誤動作防止回路は上記のライ
ン３３上の信号レベルがウィンドー基準電圧ＶｗＩｌ、
より低い場合（Ｌ　ＣＯＭ　＋　−Ｌ　ＣＯＭ　ｇ＝論
理“ｌ”）上記のＮビット２進リプルカウンター４９を
リセットさせてノアゲート５３の出力ライン４０ａ及び
４０ｂか全て論理“０”に出力する。

一方、上記のライン３３上の信号レベルがウィンドー基
準電圧より大きい場合（ＬＣＯＭ、−ＬＣＯＭｇ−論理
“０″）には雑音誤動作防止回路２３ａと２３ｂはサン
プリングクロックΦ１をＮビット２進リプルカウンター
４９の初めの端り型フリップフロップ５２−１に入力し
て２ｎ−１度カウンティングをした時毎に上記の出力ラ
イン４０ａ及び４０ｂに上記のサンプリングクロック０
重の１周期に該当するパルス信号であるＣＬＫ、及びＣ
ＬＫ、を発生する。

またライン３３上の信号レベルがウィンドー基準電圧Ｖ
□、とＶＷＩＩｔとの間にある時には雑音誤動作防止回
路２３ｂの上記のカウンター４９が作動してパルス信号
ＣＬＫ、を発生させ、雑音誤動作防止回路２３ａはカウ
ンター４９がリセットされ、パルス信号ＣＬＫＩは論理
“０”状態を維持する。

したがって、上記の雑音誤動作防止回路２３ａ、２３ｂ
はライン３３上の信号にインパルス性の雑音が混じって
入力することによって上記のライン３３の信号レベルが
ウィンドー基準電圧Ｖ−□より大きくなれば上記の雑音
誤動作防止回路２３ａ、２３ｂのＮビット２進リプルカ
ウンター４９がカウンティング動作をするようになるが
、２”−１度カウンティングする途中で上記のライン３
３上の信号レベルがウィンドー基準電圧Ｖ。□より低く
なるので上記のＮビット２進リブルカウンター４９はリ
セットされる。２’−１度カウンティング途中でライン
３３の信号がウィンドー基準電圧Ｖｌｌｌｌ　とＶＷ＊
Ｚとの間になると雑音誤動作防止回路２３ａはカウンテ
ィングを停止し、リセットになるので出力ＣＬＫ、が“
Ｏ”になり、雑音誤動作防止回路２３ｂはカウンティン
グを継続して２′１−１度になるとパルスＣＬＫ！を発
生させる。また、２ｆｉ−１度カウンティングの途中に
ライン３３の信号がウィンドー基準電圧Ｖ＠１１１より
少なくなると雑音誤動作防止回路２３ａ、２３ｂは全て
リセットされる。従って、ＣＬＫ、とＣＬＫ、とは、“
０″になる。

其れ故に、雑音と見なす雑音信号の最大パルス幅の時間
より長く上記のＮビット２進リプルカウンターがカウン
ティング動作をするようにビット数Ｎを設定すれば雑音
に対する誤動作を防止することができるようになる。

上記の雑音誤動作防止回路２３ａと２３ｂから出力する
信号ＣＬＫ、とＣＬＫｔは各々ラッチ回路を構成するＤ
型フリップフロップ２５ａ及び２５ｂの出力端子Ｑの出
力信号と共にオアゲート２４ａと２４ｂに入力し、上記
のオアゲート２４ａと２４ｂの出力は各々上記のＤ型フ
リップフロップ２５ａと２５ｂの入力端子りに各々入力
し、且ツサンプリングクロックΦ鳳がクロックパルスと
してクロックパルス入力端子ＣＫに入力する。またリセ
ット端子ＲにはリセットクロックΦ４が入力して上記の
ラッチ回路をリセットさせる。したがって、ラッチ回路
はサンプリングクロックΦ１のクロッキングによってラ
イン４０ａと４０ｂ上の信号ＣＬＫ、とＣＬＫ、の論理
状態としてラッチされてＤ型フリップフロップ２５ａと
２５ｂの出力端子Ｑに出力信号ＬＡＴＣ，とＬ　Ａ　Ｔ
　Ｃｚを各々出力して後述するリセットクロックΦ４に
よってリセットされる。

上記の出力信号ＬＡＴＣ，とＬＡＴＣ，はアップダウン
カウンター及び論理回路２６の入力端子Ｊ、Ｋに入力し
て上記のアップダウンカウンター及び論理回路２６はリ
セット端子３６にリセット信号を入力してＮビット出力
端子Ｑ、−Ｑ、を全てリセットさせる。

またクロックパルス入力端子ＣＫにクロックパルスΦ、
を入力し、上記の入力端子Ｊ、にの論理状態によりアッ
プ又はダウンカウンティング又は停止動作を遂行する。

第３図は上記のアップダウンカウンター及び論理回路２
６の具体回路図を示しうた図面で、入力端子Ｊ、Ｋに入
力する出力信号Ｌ　Ａ　Ｔ　ＣＩとＬＡＴＣｔを各々入
力して出力ライン７７上のアップカウント制御信号ＵＰ
Ｃ３を出力するノアゲート５４と、 ダウンカウント制御信号ＤＯＷＣ３を出力するオアゲー
ト５５と、 排他的（ＩＥｘｃｌｕｓｉｖｅ）オアゲート５７と、上
記のノアゲート５４の出力信号ＵＰＣ’Ｓと、５ビツト
アツプダウンカウンター８ｏの出力データ信号Ｑ、−Ｑ
、を入力してダウンカウンティング終了を知らせるノア
ゲート５６と、上記のオアゲート５５の出力信号ＤＯＷ
Ｃ３と、上記の５ビツトアツプダウンカウンター８ｏの
出力データ信号τ。−刀を入力してアップカウンティン
グ終了を知らせるノアゲート５８と、上記のノアゲート
５６．５８と排他的オアゲート５７の出力とカウンティ
ングクロックΦ３を入力してアップ又はダウンカウンテ
ィングの時上記のカウンティングクロックΦ、を出力す
るノアゲート８１で構成された論理回路８２と、アップ
又はダウンカウンティング時ノアゲート８１から出力す
るクロックΦ、をカウンティングクロツタに入力し、上
記のノアゲート５４の出力信号ＵＰＣ３が論理“１”で
ある時アップカウントをし、上記のオアゲート５５の出
力信号ＤＯＷＣ３が論理“ｌ”である時ダウンカウンテ
ィングをするアップダウンカウンター８ｏで構成される
。

上記のアップダウンカウンター８ｏは通常のアップダウ
ンカウンターでリセット端子３６に入力するリセット信
号によって出力データが全てリセットされる。

またＤ型フリップフロップ７２−７６の出力端子から各
々出力する５ビットデータ出方Ｑ、　−Ｑ。

は第１図に図示したようにデータバス４２を通じてステ
ップ利得調節器２０の利得を調節するようになる。更に
、５９〜６２は排他的オアゲート、６３〜６６はオアゲ
ート、６７〜７１は排他的ノアゲートを各々示している
。

ステップ利得調節器２０は第４図に図示したように第１
図のデータバス４２に入力するデータ信号Ｑ、−Ｑ、に
よってスイッチＳｏ　　ＳａがＯＮ又はＯＦＦ動作をす
るので演算増幅器８３と帰還抵抗Ｒ１及び抵抗Ｒ１，−
Ｒ，４とで構成される非反転増幅器になることができる
。

したがって、データ信号Ｑ、−Ｑ、が全て°′０′であ
る時にはスイッチＳｏ　　Ｓｓは全てＯＦＦ状態になり
、上記の非反転増幅器は利得が１として入力端子３１に
入力する信号が出力ライン８４に出力し、スイッチ５ｏ
−Ｓａが順次的にＯＮ、ＯＦＦ動作をすることによって
利得がステップ式に増加される。

第１図において、クロックパルス発生器２７は通常のク
ロッパルスを発生する回路で、ＲＣ緩張発振器（ＲＣＲ
ｅ１ａｘａｔｉｏｎ　０ｓｃｉｌａｔｏｒ）が使用され
るし、６０ＨｚのクロックパルスΦ５を発生する。

上記のクロッパルスΦ、は選択器２９に、入力すると共
に分周回路２Ｂから分周されてその分周されたクロック
Φ、が選択器２９に入力する。

また選択器２９には第３図のオアゲート５５の出力ライ
ン７８上のダウンカウント制御信号ＤＯＷＣ３とカウン
ティングクロックΦ、が入力して上記のアップダウンカ
ウンター８０がダウンカウンティングをする時には選択
器２９のスイッチＳＷが端子４３に接続されるようにし
、ダウンカウンティングをしない時にはスイッチＳＷが
端子４４に接続されるようにスイッチング動作をするこ
とによって上記の選択器２９の出力クロツ、りΦ、ｔは
ダウンカウンティングの時クロックΦＳになり、ダウン
カウンティングがない時には分周クロックΦ、のように
なる。

一方、第５図は上記の選択器２９の具体回路図を示した
図面で、 Ｄ型フリップフロップ８５０入力端子りには第３図の論
理回路８２のオアゲート５５から出力するダウンカウン
ト制御信号ＤＯＷＣ３が入力し、クロック入力端子ＣＫ
には後述するカウンティングクロックΦコ及びリセット
クロックΦ４を発生するクロックパルス発生及び遅延回
路３０から帰還された上記のカウンティングクロックΦ
３を入力し、′出力端子ＱはトランジスターＱ、のベー
スと接続される。

上記のトランジスターＱ、のコレクターは電源供給電圧
Ｖｃｃ（５ボルト）と接続され、エミッターにはダイオ
ードＤ、を通じてトランジスターＱ４のベース及び電流
源として動作するトランジスターＱ、のコレクターと接
続される。一つの差動増幅器を構成するトランジスター
Ｑ２とＱ３のベースには各々上記のクロックΦ５とΦ、
が入力し、上記のトランジスターＱ２とＱ、のエミッタ
ーは共同に接続されてトランジスターＱ４のコレクター
と接続されている。また一つの差動増幅器を構成する一
対のトランジスターＱ、とＱ、のコレクターには各々の
負荷抵抗ＲＩ４とＲＩ％が接続され、共通に抵抗ＲＩ３
を通じて電源供給電圧Ｖｃｃと接続されている。また上
記のトランジスターＱ５とＱ。

のベースには各々クッロクΦ、とΦ、が入力され、エミ
ッターは共通にトランジスターＱ、のコレクターに接続
されている。

また上記のトランジスターＱ４とＱ７のエミッターは共
通に接続されて電流源として動作するトランジスターＱ
Ｉｏのコレクターと接続されるし、上記のトランジスタ
ーＱ、のベースにはトランジスターＱ８及びＱ＋＋Ｑｌ
ａと抵抗Ｒ１６ＲＩ９及びＲａｇ　　Ｒｚａ及びダイオ
ードＤ、とで構成されたバイアス供給回路が接続され、
ノード点８７には実施例で約３．４ｖの一定な直流電圧
が供給される（トランジスターＱ、のベースには４．８
ボルトが供給される）。

したがって、ＥＣＬで構成されたＤ型フリップフロップ
８５は入力信号ＤＯＷＣ３が論理“１”である時（アッ
プダウンカウンター８０がダウンカウンティングする時
）にはクロックΦ、のアップ又はダウンエツジで論理″
１”　（５ボルト）を出力し、ノード点８６を３．６ボ
ルトに維持する。

したがって、トランジスターＱ４がＯＮ状態になり、ト
ランジスターＱ７をＯＦＦ状態にすることによってトラ
ンジスターＱ８のコレクターである出力ライン８８には
クロックΦ、の反転された信号であるクロックΦ、がク
ロックΦ８になるようになる。

一方、上記の信号ＤＯＷＣ３が論理“Ｏ”　（アップダ
ウンカウンター８０がダウンカウンティングをしない時
）　　（４，６ボルト）である時には上記のノード点８
６は３．２ボルトになることによってトランジスターＱ
４はＯＦＦされ、トランジスターＱ、がＯＮ状態になる
ことによってトランジスターＱ、とＱ、が動作をするよ
うになる。

したがって、出力ライン８８にはクロックΦ。

が出力するようになってΦ２−Φ、になるようになる。

第１図のクロックパルス発生及び遅延回路３０は上記の
選択器２９から出力するクロックΦ、を入力にし、サン
プリングクロックΦ１によってクロッキングすることに
よって所定時間遅延されたカウンティングクロックΦ、
とリセットクロックΦ４を出力する。

第６図は上記のクロックパルス発生及び遅延回路３０の
具体回路図で、 出力端子Ｑが入力端子りと接続されて直列接続されてお
り、サンプリングクロックΦ１がクロック入力端子ＧＫ
に入力して上記のクロックΦ、の周期遅延動作をする４
個のＤ型フリップフロップ９０−９３と上記のＤ型フリ
ップフロップ９０と９１との出力を入力して上記の入力
クロックΦ２のアップ又はダウンエツジから上記のクロ
ックΦ。

の１周期のパルスになるカウンティングクロックΦ、を
出力する排他的オアゲート９４と、上記のＤ型フリップ
フロップ９２と９３との出力を入力して上記のカウンテ
ィングクロックΦ３よりクロックΦ、の２周期程遅延さ
れたリセットクロックΦ４を出力する排他的オアゲート
９５とで構成される。

したがって、上記のカウンティングクロックΦ。

はアップダウンカウンター８０のクロック入力になり、
リセットクロックΦ４は第１図のラッチ回路を構成する
Ｄ型フリップフロップ２５ａと２５ｂとのリセット入力
端子Ｒに入力する。

以下、本発明の実施例に対する作動関係を第７図のタイ
ミング図を参照して詳細に説明する。

初期状態で選択器２９のスイッチＳＷが接点４４に接続
されてクロックΦｇが分周回路２８から出力するクロッ
クΦｈ　　（３０Ｈｚ）と同じであると仮定し、出力ラ
イン３３の出力信号ＡＯＳのレベル値がウィンドー基準
電圧ｖｗｍｚより低いと仮定する。

ウィンドー比較器を構成するラッチング比較器２２ａと
２２ｂはサンプリングクロックΦ、によって上記の出力
信号ＡＯ３をサンプリングし、各々ウィンドー基準電圧
Ｖ□□及び■ｗｌＩ　と比較することによって出力信号
ＬＣＯＭ、とｔ、ｃｏＭｚは第７図の時間間隔Ｔ１にお
いてのように全て論理″１″になる。

またクロック発生及び遅延回路３０は前述したように３
０ＨｚのΦ２クロックのアップ及びダウンエツジから上
記のサンプリングクロックΦ１の１周期に該当する幅の
クロックパルスΦ、を発生し、また上記のクロックパル
スΦ、よりクロックΦ１の２周期位相が遅いリセットパ
ルスΦ４を発生する。

上記のラッチング比較器２２ａと２２ｂとの出力信号Ｌ
　ＣＯＭ　ＩとＬ　ＣＯＭ　ｔは各々雑音誤動作防止回
路２３ａと２３ｂの入力端子Ｅに入力する。

上記の論理″１”の信号ＬＣＯＭ、とり、ＣＯＭ。

を入力する雑音誤動作防止回路２３ａと２３ｂはＮとッ
ト２進リプルカウンター４９のフリップフロップ５２−
１〜５２−ｎが全てリセットされるので出力信号ＣＬＫ
、とＣＬＫ、は全て論理“Ｏ”になる。

上記の信号ＣＬＫ、とＣＬＫｚ、そして上記のリセット
クロックΦ４によって論理“０°゛になった出力信号Ｌ
ＡＴＣ，とＬ　ＡＴ　Ｃ，は各々オアゲ）２４ａと２４
ｂに入力して論理“０”の出力がＤ型フリップフロップ
２５ａと２５ｂの入力口として入力し、サンプリングク
ロックΦ１によって出力端子Ｑには全て論理“０”とし
てラッチされた出力信号ＬＡＴＣＩ　とＬＡＴＣ□が現
われる。

上記の論理“０”の出力信号ＬＡＴＣ，とＬＡＴ　Ｃｚ
はアップダウンカウンター及び論理回路２６の入力端子
Ｊ、Ｋに各々入力される。

したがって、第３図の論理回路８２のノアゲート５４の
出力信号ＵＰＣ３は論理“１”になり、オアゲート５５
の出力信号ＤＯＷＣ３は論理″０″になる。

上記の信号ＤＯＷＣ３は上記のクロックパルスΦ、と共
に選択器２９を構成する第５図のＤ型フリップフロップ
８５の入力端子りとクロック入力端子ＣＫに入力し、出
力端子Ｑはロウ状１！　（４，６ボルト）にラッチされ
る。

其れ故に、ノード点８６の電圧がノード点８７の電圧よ
り低くなってトランジスターＱ４はＯＦＦ状態になり、
トランジスターＱ、がＯＮ状態になることによって出力
ライン８８上のクロックΦ２は３０ＨｚのクロックΦ、
と同じくなる。

したがって、選択器２９のスイッチＳＷは接点４４に継
続接続されていることになり、クロック発生及び遅延回
路３０は上記の３０ＨｚのクツロクΦ２のアップ及びダ
ウンエツジで前述したようなりロックΦ、とリセットク
ロックΦ４を継続発生する。

一方、上記のクロックΦ、は第３図の論理回路８２を構
成するノアゲート８１に入力し、アップダウンカウンタ
ー８０がフルカウンティングをしない場合ノアゲート５
６と５８から出力する論理″０°°そして排他的オアゲ
ート５７から出力する論理“０”によって上記のカウン
ティングクロックΦコの反転されたクロックΦ、がノア
ゲート８１の出力ライン７９に出力し、上記のクロック
Ｔ３に上記のアップダウンカウンター８０はアップカウ
ンティングをする。

したがって、５ビツトアツプダウンカウンター８０の出
力Ｑｏ　、Ｑ、　、Ｑ、　、Ｑ、　、Ｑ、は第７図のカ
ウンティングクロックΦ３のダウンエツジから“１′°
ずつ増加された２進出力になってデータバス４２に出力
し、ステップ利得調節器２０は１ステツプずつ増幅され
た出力信号を出力ライン３３に出力する。

上記の出力ライン３３の信号レベルが増加してウィンド
ー基準電圧Ｖ□、とＶ□２との間に入って来るとラッチ
ング比較器２２ａと２２ｂとの出力信号ＬＣＯＭＩ　と
ＬＣＯＭ、は第７図の時間Ｔ！においてのように各々“
°ハイ”及び“ロウ”状態になる。

“ハイ”状態の信号ＬＣＯＭ、によって雑音誤動作防止
回路２３ａのＮビット２進リプルカウンター４９はリセ
ットされてライン４０ａ上の信号ＣＬＫ、は“ロウ”状
態になる。

したがって、ラッチ回路を構成するＤフリップフロップ
２５ａの出力信号ＬＡＴＣ，は“ロウ”状態にラッチさ
れる。

一方、“ロウ”状態の信号ｔ、ｃｏＭｚによって雑音誤
動作防止回路２３ｂのＮビット２進リプルカウンター４
９はクロックΦ１をクロックパルスとして入力してカウ
ンティング動作を上記の信号ＬＣＯＭ、が゛′ロウ゛状
態になる時点ｔ、がら開始する。

したがって、時点ｔｌから２ｎ−１度上記のクロックΦ
、をカウンティングする時毎に上記のクロックΦ１の一
周期に該当するパルスＣＬＫ、を上記の信号Ｌ　ＣＯＭ
　ｔが゛ロウ”状態を維持する時まで継続発生する。

第７図の信号ＣＬＫ、の中のパルス９６はオアゲート２
４ｂを通じてＤ型フリップフロップ２５ｂに入力し、ク
ロックΦ１のクロッキングによって出力信号ＬＡＴＣ，
は“ハイ゛状態にラッチされる。

ラッチ回路から出力する“ロウ”状態の出力信号ＬＡＴ
Ｃ，と“ハイ”状態の出力信号ＬＡＴＣｚは第３図の論
理回路８２の入力端子Ｊ、Ｋに各々入力し、ノアゲート
５４の出力信号ＵＰＣ３は、゛ロウ”状態になり、オア
ゲート５５の出力信号ＤＯＷＣ３は“ハイ゛′状態にな
る。

ハイ状態の信号ＤＯＷＣ３は第５図の選択器２９を構成
するＥＣＬになったＤ型フリップフロップ８５に入力し
、第７図の３０Ｈｚクロツク９７によってクロックパル
ス発生及び遅延回路３０から帰還されたΦ３クロック９
８がクロック入力端子ＣＫに入力して上記のＤ型フリッ
プフロップ８５の出力端子Ｑからハイ状態が出力する。

したがって、ノード点８６の電圧がノード点８７の電圧
より高くなってトランジスターＱ４はＯＮ状態になり、
トランジスターＱ、はＯＦＦ状態になる。

其れ故に、ライン８８上の信号Φ２は３０Ｈｚのクロッ
クΦ、から６０ＨｚのクロックΦ、に変更されて出力す
る。

この時のクロックΦ、は第７図のＢ点のようにロウ状態
であるのでクロックΦ２は０点でロウ状態になり、また
クロック発生及び遅延回路からはパルス９９がクロック
Φ、に出力するようにされる。

したがって、リセットパルスΦ４は上記のパルス９日、
９９の遅延されたパルス１００，１０１に出力し、上記
のパルス１００は第１図のＤ型フリップフロップ２５ｂ
をリセットさせて出力信号ＬＡＴＣ，は部分１０２のよ
うにハイ状態でロウ状態になる。

したがって、信号ＬＣＯＭ−がロウ状態になれば選択器
２９の出力クロックは６０ＨｚのクロックΦＳがクロッ
クΦ２に出力するようになり、６０ＨｚのクロックΦ２
のアップ及びダウンエツジからクロックΦ、の１周期に
該当するパルスがカウンティングクロックΦ３に出力し
、Φ３からクロックΦ１の１周期遅延されたリセット信
号Φ４がクロック発生及び遅延回路３０から出力するよ
うになる。

一方、ロウ状態の出力信号ＬＡＴＣ，とハイ状態の出力
信号ＬＡＴＣ，によってカウンティングクロックΦ、が
“ハイ”になる時アップダウンカウンター８０はカウン
ティングするが、上記のＴ。

区間ではカウンティングクロックΦ、が“ハイ”になる
時出力信号ＬＡＴＣ，は“ロウ”、出力信号ＬＡＴＣｚ
は“ハイ”であるので、第３図の論理回路８２の排他的
オアゲート５７の出力は“ハイ”状態になり、ノアゲー
ト８１の出力は“ロウ”状態になる。

其れ故に、ライン７９上にはカウンティングクロックΦ
、が出力しないようになり、アップダウンカウンター８
０はカウンティング動作をしないようになるのでステッ
プ利得調節器２０の利得可変はないようになる。

一方、入力端子３１に入力する信号レベルが大きくなっ
てライン３３上の出力信号ＡＯ３とレベルがウィンドー
基準電圧Ｖ□１より大きくなるようになればラッチング
比較器２２ａ及び２２ｂの出力信号ＬＣＯＭ、とＬＣＯ
Ｍ！は全て第７図の時間Ｔ１区間のように“ロウ”状態
になる。

したがって、雑音誤動作防止回路２３ａは上記の信号ｒ
、ＣＯＭ、が“ロウ”状態になる時点である時間ｔ２か
らクロックΦ１を２’−１度カウンティングする時毎に
上記のクロックΦ１の１周期に該当するクロックパルス
列ＣＬＫ、を発生する。

其れ故に、上記のクロックパルス列ＣＬＫ、が“ハイ”
状態になるとＤ型フリップフロップ２５ａはクロックΦ
１によってクロッキングされて出力端子Ｑの出力信号Ｌ
ＡＴＣ，は“ハイパ状態になり、クロックΦ４のダウン
エツジからリセットされる出力信号ＬＡＴＣ，を出力し
、Ｄ型フリップフロップ２５ｂも前述したように信号Ｃ
ＬＫ。

が“ハイ゛′状態になる時出力が“ハイ′°状態になり
、上記のクロックΦ４によってリセットされる出力信号
ＬＡＴＣ，を発生するようになる。

其れ故に、アップダウンカウンター及び論理回路２６に
入力する出力信号ＬＡＴＣＩ　とＬ　Ａ　Ｔ　Ｃｚとは
入力クロックΦ、が“ハイ”状態である時全て“ハイ”
状態になるので第３図の論理回路８２を構成するオアゲ
ート５５の出力であるライン７８上の信号ＤＯＷＣ３は
“ハイ”状態になり、ノアゲート５４の出力信号ＵＰＣ
３は“ロウ”状態になり、排他的オアゲート５６の出力
信号は°°ロウ”状態になる。

したがって、ノアゲート８１の出力はクロック発生にな
り、アップダウンカウンター８０はクロツクΦ３にダウ
ンカウンティングするようになる。

一方、上記の出力信号ＤＯＷＣ５とクロックΦ。

は第５図の選択器２９に入力してＤ型フリップフロップ
８５の出力は“ハイ”状態にラッチングされた状態を継
続維持するようになって前述したように出力ライン８８
に出力するクロックΦ２は２分周をしない６０Ｈｚのク
ロックと同じくなり、クロックΦ、は上記のクロックΦ
３のアップ及びダウンエツジからクロックΦ１の１周期
に該当するパルス列を継続発生するようになる。

したがって、第７図のＴ、からはクロックΦ。

がハイ状態である時毎にダウンカウンティングをしてデ
ータバス４２上のデータＱｏ−Ｑ４は１ずつ減少される
データを出力し、これによってステップ利得調節器２０
は利得を減衰させてライン３３上の信号ＡＯ３がウィン
ドー基準電圧Ｖｗ□とｖｗｉｚとの間に入って来るよう
に作動をする。

それで、出力信号のレベルがウィンドー基準電圧ＶＷ＊
ｔ　とＶ□８との間に来るようになると、カウンティン
グは第７図の区間Ｔ２のような条件になってカウンティ
ングを止めるようになる。アップダウンカウントがカウ
ンティングを継続してフルカウンティングになっても出
力レベルがｖｗｇ＋より小さくならないとカウンターは
カウンティングを継続するので、これを防止するためノ
アゲート５６を使用したが、Ｑ、−Ｑ、が全て“Ｏ”に
なるとノアゲート５６の出力は“１”になってカウンテ
ィングクロックΦ、を通過させない。従って、カウント
ストップになる。

一方、ここでＡＧＣ動作を中止させるウィンドー基準電
圧Ｖ□、とｖｗ、Ｉｔとの幅を小さいにすればする程出
カライン３３上の信号ＡＯ３の最大値レベルを尚更一定
に維持することができるが、上記のウィンドー幅がステ
ップ利得調節器２０の１ステップ変化レベル幅より小さ
いになると上記の信号ＡＯ３の最大値レベルが上記のウ
ィンドー幅内に入らない場合が生ずるので一定な信号レ
ベルを維持することができないようになる。

したがって、上記のウィンドー基準電圧幅はステップ利
得調節器２０の１ステップ変化レベル幅より少し大きく
作らなければならない。

第８図は本発明の他の実施例の回路図を示した図面であ
る。

図面の中の出力ライン３３上の出力信号ＡＯ３はアナロ
グディジタル変換器（以下、Ａ／Ｄ変換器であると称す
る）４５に入力し、サンプリングクロックΦ１はクロッ
ク入力端子ＧＫに入力する。

上記のＡ／Ｄ変換器４５の出力は論理回路４６に入力し
、上記の論理回路４６の出力信号ＬＣＯＭ、とＬＣＯＭ
ｔとは第１図と同じように出力ラインの信号ＡＯ３がウ
ィンドー基準電圧の間にあれば各々゛ハイ”及び“ロウ
”状態になり、ウィンドー基準電圧より大きいなら全て
“ロウ°゛状態になる。

即ち、Ａ／Ｄ変換器４５の出力ビツト数が８ビツトであ
ると仮定し、Ａ／Ｄ変換器４５の出力ビットの−ａｆｔ
を計算して設定されたウィンドー基準電圧幅内から出力
するＡ／Ｄ変換器４５の出力ディジタル値に対して論理
回路４６の出力信号ＬＣＯＭ、とＬＣＯＭｔとが前述し
たように動作するように構成すれば第１図のような動作
をするようになる。

残りの参照番号は第１図の参照番号と同一であり、その
動作もやはり同じの動作をする。

第９図はステップ利得調節器の出力レベルがＡＧＣの動
作範囲を外ずれていることを表示してやる表示器の回路
図である。

ビデオファイルのようにあるファイルに貯蔵された情報
を再びＣＲＴ表示器にディスプレーさせる場合、より鮮
明な画面を得るためにＡＧＣシステムを使用するのが良
いが、この場合の信号の最大値のレベルがあんまり違う
とＡＧＣの動作領域の制限のためオーバーレインジ又は
アンダーレインジになってＡＧＣが動作をしない場合が
生ずる。

この時オーバーレインジとアンダーレインジを表示して
やってこれに合うようにＡＧＣの入力信号の初期のレベ
ルを調整してやることによってＡＧＣのフルカウンティ
ングに因る制限を取り除くことができる。

図面の中のオアゲート１２０とノアゲート１２１は各々
第１図の出力信号ＬＡＴＣＩ　、！：ＬＡＴＣ！を入力
する。

オアゲート１２０の出力と第３図のアップダウンカウン
ター８０の出力信号Ｑｏ−Ｑ、は全でノアゲート１２３
に入力し、ノアゲート１２１の出力とアップダウンカウ
ンター８０の出力信号Ｑ０−Ｑ、は全でノアゲート１２
２に入力し、上記のノアゲート１２２及び１２３の出力
はオアゲート１２４に入力する。

上記のオアゲート１２４の出力は発光ダイオード１２５
に入力される。

出力信号ＬＡＴＣ，とＬ　Ａ　Ｔ　Ｃｔとが全て“ハイ
”状態である時第３図のアップダウンカウンター８０は
ダウンカウンティングをする。

この時フルカウンティング、即ちＱｏ−Ｑ、が全て０”
になるとノアゲート１２’　２の出力は“ハイ”状態に
なるので発光ダイオード１２５はＯＮされて点燈がされ
るし、また出力信号ＬＡＴＣ。

とＬＡＴＣ，が全て“ロウ”状態であればアップカウン
ティングをするがこの時プルカウンティング、即ちＱ、
−Ｑ、が全で“０′になるとノアゲ−）１２３の出力が
“ハイ”状態になり、発光ダイオード１２５はＯＮされ
て再び点燈がされる。

したがって、このように動作がアンダーレンジであるか
、オーバーレインジであるかを表示してやるようになる
。

く効　　果〉 上述したように本発明は出力信号の最大値を検出するた
め演算増幅器とキャパシターを使用しないでサンプリン
グによってサンプリングされた値を基準電圧と比較して
増幅器の利得を調節するので高周波入力信号にも使用す
ることができるし、サンプリングされた出力信号を基準
電圧と直接比較するので基準電圧のウィンドー幅だけを
小さいにしてやれば出力信号の最大値を固定されたレベ
ルとして正確に維持してやることができるし、カウンタ
ーを使用してインパルス性の雑音による誤動作を排除す
ることができ、ディジタルテレビジラン受像機とかディ
ジタル信号処理システムのようにアナログディジタル（
Ａ／Ｄ）変換器を使用するディジタルシステムにおいて
Ａ／Ｄ変換器のフルスケールは一定なレベルで固定され
ているが、この場合入力信号の最大値がフルスケールよ
り大きくなったらＡ／Ｄ変換器がフルスケール以上の値
は区別できないのでクリッピングするので元来の信号の
特性を失うことになる。

また入力信号のレベルがフルスケールよりずっと小さい
場合フルスケールに近い信号が入って来る時より分解能
力が落ち、元来の信号に近い信号を再生することができ
ないようになる。

この時Ａ／Ｄ変換器の入力を本発明のＡＧＣを通じた後
印加するようになるとフルスケールより大きいレベルの
信号は早く減少させてクリッピングされないようにして
やり、フルスケールよりずっと小さいレベルを持つ信号
が入って来ると分解能力が落ちるので低いレベルの信号
は除徐に増加させて元来の信号の特性を変化させないな
がら分解能力を良好にする効果を得ることができる。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は第１図の雑音誤動作防止回路の具体回路図、 第３図は第１図のアップダウンカウンター及び論理回路
の具体回路図、 第４図は第１図のステップ利得調節器の実施例を示す回
路図、 第５図は第１図の選択器の回路図、 第６図は第１図の波形整形及び遅延回路の具体回路図、 第７図は第１図のタイミング図、 第８図は本発明の他の実施例の回路図、第９図はアンダ
ーレンジ及びオーバーレインジ表示器の回路図、そして 第１０図は従来の自動利得調節システム図である。 ２０　・−・　ステップ利得調節器 ２２ａ、２２ｂ　　・・−・・　ラッチング比較器２３
ａ、２３ｂ　　・−・　雑音誤動作防止回路２５　・・
・−・　Ｄ型フリップフロップ（ラッチ手段） ２６−・・−アップダウンカウンター 及び論理回路

Claims (1)

1. 【特許請求の範囲】 自動利得調節システムにおいて、 入力信号をデータバス上のディジタル値によりステップ
   に増幅又は減衰された出力信号を出力する利得調節手段
   と、 上記の出力信号が所定のウインドー基準電圧の範囲にあ
   るかをディジタル出力として判断する比較手段と、 上記のディジタル出力を入力して所定のカウンティング
   をすることによって雑音に対して誤動作を防止する雑音
   誤動作防止手段と、 所定のクロックパルスを発生し、分周してアップカウン
   ティングをする時はその分周されたクロックを出力し、
   ダウンカウンティングをする時は分周しなかったクロッ
   クパルスを出力し、上記のクロックから所定の遅延され
   たリセットクロックを発生する手段と、 上記の雑音誤動作防止手段の出力と上記のリセットクロ
   ックを入力してラッチするラッチ手段と、上記のクロッ
   クとラッチ信号を入力してアップ又はダウンカウンティ
   ングをするアップダウンカウンター及び論理手段を具備
   することを特徴とする回路。