JPH07281943A - 複数の統合型メモリ・アレイ部を備えたメモリ構造 - Google Patents

Abstract

(57)【要約】 【目的】 アドレス・データと制御データを受け取るよ
うに結合された統合型メモリ構造およびそれに関連する
処理方法を提供する。 【構成】 このメモリ構造は、別々にアドレス可能な第
一のアレイ部と第二のアレイ部とを有する複合メモリ・
アレイを含む。第一のアレイ部は、アドレス・データの
少なくとも一部を第一のアドレス信号として使用してア
クセスされ、第二のアレイ部は、制御データの少なくと
も一部を同じく第二のアドレス信号として使用してアド
レス指定される。このメモリ構造は、シリアル・パレッ
ト・ディジタル・アナログ（ＳＰＤ）装置のための例と
してここに提示され、間接カラー・モード、直接カラー
・モード、オーバレイ・カラー・モード、およびカーソ
ル・カラー・モードの各処理を単一マクロに組み込むも
のである。直接カラー・モードの場合、メモリ・アレイ
へのアクセスが使用不能になり、アドレス・データがデ
ータ・アウトとしてメモリ構造の出力に直接転送され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には図形表示シ
ステム用などのメモリ構造／システムに関し、より具体
的には複合メモリ・アレイにひとまとめに統合された複
数のメモリ・アレイ部を有する拡張メモリ・アーキテク
チャに関する。例として、高クロック周波数で動作可能
なシリアライザ・パレット・ディジタル・アナログ変換
（ＤＡＣ）装置における拡張メモリ・アーキテクチャの
使用を提示する。

【０００２】

【従来の技術】パーソナル・コンピュータまたはこのよ
うなコンピュータ用の表示装置アダプタなどの表示シス
テムで最も一般的に使用されている表示モードは、「間
接カラー・モード」で構成されている。この動作モード
では、ディスプレイ・メモリ・アレイに収容されている
画素（またはピクセル）データにアクセスして、表示さ
れるピクセルの原色輝度値を定義する。

【０００３】全点アドレス可能（ＡＰＡ）ディスプレイ
・メモリを有する表示システムでは、表示装置の画面な
どに対応する表示フィールドの各ピクセルごとに複数の
ビットが格納されている。間接カラー・モードで動作す
ると、ディスプレイ・メモリ内のこれらのビットが、パ
レットと呼ばれる参照テーブル内の所定の位置にアクセ
スするための索引を形成する。パレット内のアドレス可
能位置は、そのピクセル・パレット位置をアドレス指定
する索引を有するピクセルの原色輝度を定義する表示デ
ータを収容している。

【０００４】カラー陰極線管（ＣＲＴ）、または赤、
緑、青の３原色を混ぜることでカラーを生成しているそ
の他の表示装置を制御する表示システムの場合、ピクセ
ル・パレット項目には、各原色の輝度値が収容される。
表示装置が物理的表示処理を制御するためにアナログ信
号を必要とする場合、ピクセル・パレットから出力され
た輝度データが、ディジタル・アナログ変換器（ＤＡ
Ｃ）によってアナログ信号に変換されて、カラーＣＲＴ
のカラー・ガンなどの表示装置を制御する。

【０００５】間接カラー・モードでは、各ピクセルごと
に最高８ビットまでをディスプレイ・メモリに格納し、
参照テーブルすなわちピクセル・パレットでこれらのビ
ットを、そのピクセルの赤、緑、青の各成分の輝度を定
義する３つの値に変換することが有用である。今日の標
準的な間接カラー・モードでは、パレットが赤、緑、青
のそれぞれについて８ビットずつ生成し、全部で２４ビ
ットを形成する。ディスプレイ・メモリが８つのビット
・プレーン（すなわち、８ビット／ピクセル）を含む場
合、表示可能な１６８０万色から最高２５６色までを選
択して同時に表示することができる。

【０００６】「直接カラー・モード」と呼ばれるその他
の所与の応用例では、ピクセル・カラーを直接指定する
ことができる。従来、このモードでは、ディスプレイ・
メモリに格納されている値がＤＡＣを介して直接、表示
装置を制御している。今日のシステムは、通常、ピクセ
ル・パレットによる間接カラー・モードか、パレット・
バイパスによる直接カラー・モードのいずれかで動作す
る。さらに、ＳＰＤ装置は、「オーバレイ・カラー・モ
ード」および「カーソル・カラー・モード」をそれぞれ
実現するためにオーバレイ・パレットおよびカーソル・
パレットをサポートしている場合が多い。したがって、
ＤＡＣに供給される最終的な表示データは、４つの潜在
的なデータ源、すなわち、ピクセル・パレット、パレッ
ト・バイパス、オーバレイ・パレット、およびカーソル
・パレットから得られた各原色ごとの８ビットで構成さ
れた２４のピクセル・データ・ビットを含んでいる。こ
のため、ＳＰＤ装置を設計する際に遭遇する主な問題
は、ＤＡＣに至る経路の途中にある最終マルチプレクサ
に集まる複数の表示データ経路が複雑な点である。一般
に、必要な回路は２００ＭＨｚを上回る周波数などのピ
クセル周波数で動作するため、この問題が大幅に拡大さ
れ、その結果、重大な設計上の課題が発生している。

【０００７】２つの連続ラッチ段階の間では、必要なク
ロック周期が非常に短いため、論理およびデータ・フロ
ー機能で大きい経路遅延を使用することができない。こ
れは、複雑な論理またはデータ・フロー操作を「パイプ
ライン」内の複数のラッチ段階に分散しなければならな
いことを意味する。必要な表示データを正確に生成する
には、すべての表示データとデータ・フロー制御が同時
に到着しなければならないので、すべての経路は同じ長
さでなければならず、このため、単純な経路を「埋め込
んで」、最大長、すなわち、最も複雑な経路と一致させ
る必要がある。その結果、セルカウントが大幅に増加
し、ピクセル周波数が上昇すると不都合な点がさらに増
大する。

【０００８】非常に短いクロック周期で動作するセル・
カウントが大きくなると、回路の重要ネットの物理的な
設計およびレイアウトは重大な対応を迫られる。課され
た厳しいタイミング基準を満たすため、設計努力の中で
も主に配置、間取り、および特注配線の各段階で労力を
費やさなければならない。さらに、成功を確実にするに
は、分析設計の際に追加の対話が必要になる場合が多
く、その結果、設計時間が追加され、セルカウントが増
加する。

【０００９】

【発明が解決しようとする課題】本発明は、複数の別個
のメモリ・アレイ部が単一マクロにひとまとめに統合さ
れた拡張メモリ構造を提供することで、上記の問題に対
処するものである。この単一マクロは、データ経路タイ
ミングを大幅に改善し、標準のＳＰＤ装置実施態様に比
べ、より清浄な論理インタフェースを提供するために、
１つのＳＰＤ装置が間接カラー・モード、直接カラー・
モード、オーバレイ・カラー・モード、およびカーソル
・カラー・モードの各処理に対応できるように設計する
ことができる。

【００１０】

【課題を解決するための手段】簡単に要約すると、本発
明は、主な態様において、第一のメモリ・アレイ部と第
二のメモリ・アレイ部がひとまとめに統合されたメモリ
・アレイを含む、メモリ構造／システム／チップを提供
する。第一のメモリ・アレイ部と第二のメモリ・アレイ
部は別々にアドレス可能である。受け取ったアドレス・
データを使用して第一のメモリ・アレイ部をアドレス指
定するために第一のアクセス手段が設けられ、受け取っ
た制御データを第二のメモリ・アレイ部へのアドレス信
号として使用して第二のメモリ・アレイ部にアクセスす
るために第二のアクセス手段が設けられている。第一の
メモリ・アレイ部と第二のメモリ・アレイ部は、別々の
ワード線によってアクセスされるが、メモリ・アレイ内
の共通のビット線を共用することが好ましい。

【００１１】別の態様では、本発明は、アドレスデータ
と、第一の制御信号を含む関連の制御データとを受け取
るように結合された、統合型ランダム・アクセス・メモ
リ構造を含む。このランダム・アクセス・メモリ構造
は、メモリ・アレイと、アドレス・データを使用してメ
モリ・アレイに対して書込みおよび読取りアクセスを行
うアクセス手段とを含んでいる。制御データの第一の制
御信号に対する応答として、アクセス手段によるメモリ
・アレイへの書込みおよび読取りアクセスを使用不能に
するために、使用不能手段が設けられている。さらに、
同じく第一の制御信号に応じて、バイパス手段がアドレ
ス・データの少なくとも一部をメモリ構造の出力にデー
タ・アウトとして直接転送する。具体的な実施例では、
この統合型ランダム・アクセス・メモリを前述の複合メ
モリ・アレイおよびそのためのアクセス手段と組み合わ
せることができる。

【００１２】シリアル・パレット・ディジタル・アナロ
グ変換（ＳＰＤ）装置用の統合型メモリ構造も提示す
る。この場合も、統合型メモリ構造はアドレス・データ
と関連の制御データを受け取る。この構造は、別々にア
ドレス可能な第一のメモリ・アレイ部と第二のメモリ・
アレイ部とを有するメモリ・アレイを含んでいる。第一
のアクセス手段は、アドレス・データを第一のアドレス
信号として使用して第一のメモリ・アレイ部にアクセス
し、第二のアクセス手段は、制御データの少なくとも一
部を同じく第二のアドレス信号として使用して第二のメ
モリ・アレイ部にアクセスする。バイパス手段は、制御
データ内の第一の制御信号に応答し、受け取ったアドレ
スの少なくとも一部をデータ・アウトとして統合型メモ
リ構造の出力に直接転送する。

【００１３】さらに別の態様では、別々にアドレス可能
な第一のアレイ部と第二のアレイ部とで構成される複合
メモリ・アレイを有する統合型メモリ構造にアクセスす
る方法を提示する。このメモリ構造は、アドレス・デー
タと、関連の制御データを受け取る。この方法は、アド
レス・データの少なくとも一部を第一のアレイ部への第
一のアドレス信号として使用して、第一のアレイ部にア
クセスするステップと、制御データの少なくとも一部を
同じく第二のアレイ部への第二のアドレス信号として使
用して、第二のアレイ部にアクセスするステップとを含
む。この処理技法の詳細については、以下に詳述する。

【００１４】言い換えれば、本発明は、単一論理インタ
フェースによってアクセスされる単一の複合アレイにひ
とまとめに統合された複数のメモリ・アレイ部を有す
る、拡張メモリ構造／システム／チップを含む。ある実
施例によれば、このメモリ・アーキテクチャは、ＳＰＤ
装置で使用するために単一マクロで間接カラー・モー
ド、直接カラー・モード、オーバレイ・カラー・モー
ド、およびカーソル・カラー・モードの各処理に対応す
ることができる。この拡張メモリ・アーキテクチャによ
り、ＳＰＤ装置の通常カラー、バイパス、オーバレイ、
およびカーソルの各機能に関連するような、複雑な機能
の実行に必要なシリコン域が大幅に削減される。さら
に、この新規のメモリ構造は、清浄な論理インタフェー
スを提供し、既存のＳＰＤ装置実施態様で使用するよう
な、所与の物理回路設計で遭遇する所与の重要データ経
路タイミングやその他の問題を解消する。

【００１５】本発明の上記およびその他の目的、利点、
および特徴は、添付図面とともに考慮すれば、以下に示
す本発明の詳細な説明および所与の好ましい実施例によ
ってもっと容易く理解されるだろう。

【００１６】

【実施例】図形表示システム、特に、このようなシステ
ム用のシリアライザ・パレットＤＡＣ（ＳＰＤ）装置に
関連して、本発明の様々な態様について以下に説明す
る。ただし、当業者であれば、ここに提示する統合型メ
モリ構造／システム／チップの概念が他の用途のために
容易に構成可能であることが分かるだろう。このため、
本明細書で提示する特許請求の範囲は、ここに記載する
具体的なグラフィック・メモリの実施例以上のものを包
含する。

【００１７】図１は、本発明により構築した１つまたは
複数のメモリを組込み可能な表示装置アダプタを有する
ワークステーション（全体を１０で示す）を示してい
る。ワークステーション１０は、従来のマイクロプロセ
ッサの形態になっている中央演算処理装置（ＣＰＵ）１
２と、システム・バス３２を介してそれに接続された表
示装置アダプタ３０を含む複数のその他の装置を含んで
いる。システム・バスには、ランダム・アクセス・メモ
リ（ＲＡＭ）１６と読取り専用記憶装置（ＲＯＳ）１４
も接続されている。システム・バスをディスク装置など
の周辺装置２０に結合するために、入出力アダプタ１８
が設けられている。同様に、ワークステーション１０を
外部処理装置（ホスト・コンピュータなど）に接続する
ために、通信アダプタ２２が設けられている。また、シ
ステム・バスには、キーボード・アダプタ２４を介して
キーボード２６が接続されている。

【００１８】表示装置アダプタ３０は、表示装置３４上
でのデータの表示を制御するために使用する。動作時に
は、ＣＰＵがシステム・バスを介して表示装置アダプタ
にコマンドを出し、表示装置アダプタに表示処理タスク
を実行させる。表示装置アダプタ３０は、表示装置（こ
こではカラー陰極線管（ＣＲＴ）３４）を駆動するため
に赤、緑、青の各カラー信号Ｒ、Ｇ、Ｂを生成する。こ
れ以外のタイプの装置については、他のデータ形式を生
成可能であることに留意されたい。たとえば、表示装置
がＬＣＤ（液晶表示装置）であれば、赤、緑、青用のデ
ィジタル信号を生成する場合もある。

【００１９】表示装置アダプタ３０はシリアライザ・パ
レットＤＡＣ（ＳＰＤ）装置を含んでいるが、その装置
の従来の実施例は図２に示す。同図は、典型的なワーク
ステーションＲＡＭＤＡＣに使用するＳＰＤ装置の主要
機能構成要素を示している。装置３８は、３つの８ビッ
ト・ディジタル・アナログ変換器（ＤＡＣ）６２を有
し、最高２４ビット／ピクセルまでの可変ピクセル・デ
ータ形式と、４ビット／ピクセルのオーバレイ・データ
を処理する。装置３８は、３つの１０２４入力ピクセル
・パレットＲＡＭ５０とともに示されている。また、こ
の装置は、オンボード・ハードウェア・カーソル・パレ
ット５６と、カーソル論理制御回路５８とをサポートし
ているが、これらは協力してカーソル解像度を２ビット
／ピクセルに定義する。この場合も、例示のみを目的と
してこの特定の構造を示す。

【００２０】図形サブシステムのフレーム・バッファ
（図示せず）を含む複数のＶＲＡＭ素子の直列出力ポー
トなどからシリアライザ４２に、線４０上で複数の直列
データ・ビットが並列入力される。この直列データは、
通常、複数の表示ピクセル用のアドレスおよび制御デー
タを含んでいる。シリアライザ４２は、表示モニタの周
波数でｎ個のピクセル・データを単一のピクセル・デー
タ・ストリームに変換する。ピクセル制御データ内に
は、「ピクセル・ウィンドウＩＤ（ＷＩＤ）」、「基本
ピクセル・データ」、および「ピクセル・オーバレイ・
データ」という３つの個別の制御フィールドがある。

【００２１】ＷＩＤ制御フィールドは、ＳＰＤ装置３８
内のウィンドウ属性テーブル（ＷＡＴ）にアクセスする
ために使用する。したがって、ＷＡＴから得られた値
は、そのピクセルに関連する「ウィンドウ属性」であ
る。ピクセルのウィンドウ属性は、「基本ピクセル・デ
ータ」のデータ形式、基本ピクセル・データをパレット
ＲＡＭアドレスにマッピングする方法、基本ピクセル・
データがパレットＲＡＭを迂回すべきかどうか、すなわ
ち、直接カラー・モードになるべきかどうか、ならびに
基本ピクセル・データの代わりに「オーバレイ・デー
タ」を表示すべきかどうかなど、そのピクセルのいくつ
かの特性を決定するものである。

【００２２】ウィンドウ属性の諸特性を条件として、基
本ピクセル・データが処理され、３つのピクセル・パレ
ットＲＡＭ５０またはパレット・バイパス回路５２に供
給され、ピクセル・オーバレイ・データがオーバレイ・
パレット５４に供給される。ＤＡＣに供給される表示デ
ータは、各原色ごとに８ビットずつを含む２４のピクセ
ル・データ・ビットで構成され、４つの潜在的データ源
のうちの１つ、すなわち、ピクセル・パレット５０、パ
レット・バイパス５２、オーバレイ・パレット５４、ま
たはカーソル・パレット５６のいずれかから出力され
る。

【００２３】上記の４つのデータ源の１つからデータを
選択する場合、その選択はＷＡＴピクセル制御装置４６
およびカーソル論理制御回路５８によって制御される。
この２つの制御回路からの制御信号は、必要な表示デー
タを正しく選択するためにすべてのデータおよび制御情
報が同時に最終マルチプレクサ６０に到着するように、
適切な数のラッチ段階（図示せず）によってパイプライ
ン処理される。この場合も、ＳＰＤ装置のこの部分、す
なわち、シリアライザ４２より後段の回路は、２００Ｍ
Ｈｚを上回る速度などのピクセル速度で動作する高速デ
ータ経路で構成されている。マルチプレクサ６０の出力
に現れる選択された２４ビットの表示データは、ＤＡＣ
６２の入力に供給され、ＣＲＴモニタ３４（図１）を駆
動し、所望のカラー・ピクセル表示を生成するために３
原色に対応するアナログ出力に変換される。

【００２４】シリアライザから得たピクセル・データに
加え、ハードウェア・カーソル５８に関連する表示デー
タも、カーソル・パレット５６などのＳＰＤ装置内に格
納される。また、ハードウェア・カーソルの表示もＳＰ
Ｄ装置によって制御される。通常、ハードウェア・カー
ソル用のデータは、カーソルの有無を表す２ビット／ピ
クセルの精度で格納される。内部で生成されたハードウ
ェア・カーソル・データは３入力のカーソル・パレット
５６をアドレス指定するもので、このパレットは各原色
ごとに８ビットのデータ幅を有する。入力の数が少ない
ため、通常、カーソル・パレット５６は、３つの２４ビ
ット・レジスタと、３つの入力の１つを選択するための
３：１マルチプレクサとで構成されている。

【００２５】図２に示すＳＰＤ装置のカラー・パレット
・データ参照経路は、各色ごとに１つずつ対応する３つ
のピクセル・パレットＲＡＭで３原色（赤、緑、青）を
すべて８ビットの解像度で処理する。各パレットＲＡＭ
は、１０２４の入力を有し、最高４つまでの２５６入力
サブパレットに対応できるものとして示されている。ピ
クセル・オーバレイ・データは、４ビットの解像度を有
し、個別の１６入力オーバレイ・パレット５４をアドレ
ス指定するものである。このパレットは各原色ごとに８
ビットのデータ幅を提供する。この場合も入力数が少な
いことを考慮して、オーバレイ・パレット５４は、１６
個の２４ビット・レジスタと、１６個のレジスタの１つ
を選択するための１６：１マルチプレクサ構造とで構成
することが可能である。一般に、パレット・バイパス回
路５２は、パレット参照経路、すなわち、ピクセル・パ
レット５０によるクロック遅延との釣り合いをとる複数
のラッチ段階で構成される。

【００２６】図２から分かるように、従来の設計の重大
な問題は、ＤＡＣ６２に至る経路の途中にあるマルチプ
レクサ６０に集まる複数の表示データ経路が複雑な点で
ある。２００ＭＨｚを上回る周波数など、必要な動作速
度によってこの複雑さは大幅に拡大されている。

【００２７】図３および図４は、本発明によるメモリ構
造の一実施例を示している。この実施例はＳＰＤ装置固
有のものである。以下の説明で想定しているアーキテク
チャ属性としては、同期ランダム・アクセス・メモリ
（ＲＡＭ）操作、ゼロ復帰アドレス指定、トライステー
ト式センス増幅器、ラッチ出力データ、ＮＯＲワード線
復号器、内部復元（非ＣＬＫ駆動式）、エッジトリガ式
クロックなどがある。この場合も、当業者は、ここに提
示する概念が様々なメモリ・マクロに容易に適合でき、
しかも、図形表示処理の分野に限定されないことに留意
されたい。

【００２８】一般的には、図３および図４のメモリ構造
は、図２のＳＰＤ装置３８の従来のピクセル・パレット
５０、パレット・バイパス５２、オーバレイ・パレット
５４、カーソル・パレット５６、およびマルチプレクサ
６０が通常実行する機能をすべて提供する、単一の統合
型メモリ構造で構成される。具体的には、図３および図
４の統合型メモリ構造は、間接カラー・モード、直接カ
ラー・モード、オーバレイ・カラー・モード、およびカ
ーソル・カラー・モード用の回路を含む。これらのモー
ドはいずれも、データの多重化を必要とせずに同じ論理
インタフェースによって実現される。

【００２９】この拡張メモリ構造の重要な態様の１つ
は、別々にアドレス可能なメモリ・アレイ部を有する単
一の複合メモリ・アレイを提供することである。図４か
ら説明すると、従来の２進アレイ部１００は、６４本の
ワード線、すなわち、ＷＬ０、ＷＬ１、・・・、ＷＬ６
２、ＷＬ６３上でアドレス指定するものとして示されて
いる。図示されていないが、１２８対などの複数のビッ
ト線対が２進アレイ部１００に対応するものと想定され
ている。さらに、複合メモリ・アレイが共通のビット線
対を共用する２つのアレイ部で形成されるように、新ア
レイ部１０２がアレイ部１００に統合されている。図示
の実施例では、新アレイ部１０２は２本のワード線ＷＬ
ＯＬとＷＬＣＲＳによってアドレス指定される。ここで
使用する信号名ＯＬは「オーバレイ」を意味し、ＣＲＳ
は「カーソル」を意味する。アレイ部１００とアレイ部
１０２とを組み合わせると、ワード線ＷＬ０〜ＷＬ６３
ならびにＷＬＯＬおよびＷＬＣＲＳでアクセスされる非
２進複合メモリ・アレイが形成される。この非２進メモ
リ構造へのアクセスは、２進メモリ・アレイ部１００へ
のアクセスに必要なアドレス・データを上回る追加のア
ドレス・データを必要とせずに達成される。具体的に
は、本発明の別の態様により、制御データを使用して、
新アレイ部１０２へのアクセスに必要なアドレス信号Ｗ
ＬＯＬとＷＬＣＲＳが生成される。しかも、この制御デ
ータ、すなわち信号ＯＬとＣＲＳは、メモリ構造がオー
バレイ・モードまたはカーソル・モードになっているこ
とをこのデータが示す場合に必ず２進メモリ・アレイ１
００へのアクセスを論理的に非活動化するように、従来
の意味で使用される。

【００３０】図３および図４のメモリ構造の別の新規の
態様は、制御データによってメモリ構造が「バイパス・
モード」になったときにアドレス・データをデータ・ア
ウト・ラッチ１１６に直接経路指定するためにバイパス
機能１３２を含むことである。バイパス・モードは、図
２のＷＡＴピクセル制御装置４６から受け取ったアクテ
ィブの直接カラーＤＣ制御信号によって識別される。バ
イパス経路１３４の活動化に加え、制御信号ＤＣは、書
込み制御回路１４０によって書込みビット・スイッチ１
０８を使用不能にし、読取り制御回路１３６によってセ
ンス増幅器１１４を使用不能にする。これらの構造体お
よび機能については、以下に詳述する。

【００３１】図３および図４の両方を参照して説明する
と、拡張メモリ構造に入力されるアドレス・データは、
ビット・アドレス・データＢ０、Ｂ１、Ｂ２、およびＢ
３と、ワード・アドレス・データＷ０、Ｗ１、Ｗ２、Ｗ
３、Ｗ４、およびＷ５とを含む。ビット・アドレス・デ
ータは真数／補数発生器７０に供給され、クロック入力
ＣＬＫＳがアクティブになると必ずそれぞれの発生器が
適切な真数Ｔと補数Ｃパルスを出力する。真数／補数発
生器７０は、どのような従来の実施態様も含むことがで
きる。ＴおよびＣ出力のゼロへのリセットは、以下に説
明する復元信号ＲＳ１およびＲＳ２によって行われる。
アドレス・ビットＢ０およびＢ１を受け取った上記の発
生器７０からの真数Ｔおよび補数Ｃ出力は、４つの書込
みビット・スイッチ・バッファ７２（１つだけ図示す
る）と、４つのデータ・イン・スイッチ復号器７８（こ
の場合も１つだけ図示する）とを駆動する。バッファ７
２と復号器７８はどのような従来の実施態様も含む。書
込みビット・スイッチ・バッファ７２の出力は、書込み
ビット・スイッチ１０８を使用可能または使用不能にす
るために線７３を介して書込みビット・スイッチ１０８
に供給される。データ・イン・スイッチ復号器７８の出
力は、本発明による変更済み書込み制御回路機能ブロッ
ク１４０に供給される。

【００３２】書込み制御回路１４２は、標準の読取り／
書込みＲＷ制御信号と直接カラーＤＣ制御信号を入力と
して受け取る。書込み制御回路１４２からの出力は、デ
ータ・イン「使用可能」または「使用不能」信号であ
る。この信号は、線７９を介してデータ入力１１０に供
給され、メモリ構造へのデータの入力を使用可能／使用
不能にする。変更済み書込み制御回路１４２の一実施例
については図８に示す。図示の通り、３入力ＡＮＤゲー
ト１６０は、制御信号入力ＲＷおよびＤＣをスイッチ復
号器７８からのデータと論理的に結合する。信号ＲＷお
よびＤＣは、ゲート１６０で結合される前に、まずイン
バータＩＮＶ２０およびＩＮＶ２１を介してそれぞれ供
給される。インバータＩＮＶ２２を介して供給されるＡ
ＮＤゲート１６０の出力は、データ入力１１０に供給さ
れる「データ・イン使用可能」信号を含んでいる。

【００３３】図３および図４に戻って説明すると、アド
レス・ビットＢ２およびＢ３から生成された、発生器７
０の真数Ｔおよび補数Ｃパルス出力は、４つの読取りビ
ット・スイッチ・バッファ７４と、４つのセンス増幅器
スイッチ・バッファ７６（この場合も１つだけ図示す
る）とに供給される。バッファ７４は、統合型メモリ・
アレイのビット線対に接続された読取りビット・スイッ
チ１１２に線７５を介して「使用可能」信号を出力す
る。バッファ７６の出力は、やはり適切なセンス増幅器
スイッチを活動化または非活動化するために、線７７を
介してセンス増幅器１１４に供給される。バッファ７
２、７４、７６および復号器７８の自己タイミング調整
型復元は、後述する通りに生成された復元信号ＲＳ４を
介して行われる。メモリ構造の動作周波数が高いため、
メモリ構造全体の自己タイミング調整型復元が使用され
ることが好ましい。

【００３４】ワード線アドレス信号Ｗ０、Ｗ１、Ｗ２、
Ｗ３、Ｗ４、およびＷ５もアドレス・データとして入力
される。アドレス信号Ｗ５は、真後期選択信号ＬＳＢと
補後期選択信号ＬＳＢＮを生成するために真数／補数発
生器７１に供給される。これらの信号は、その後、バッ
ファされ、遅延後期選択信号ＬＳＢＤとＬＳＢＮＤを生
成する。これらの信号は、後述する２進アレイ部１００
へのワード線選択の一部として使用される。後期選択信
号ＬＳＢとＬＳＢＮは、復元信号ＲＳ１、ＲＳ２、ＲＳ
３、およびＲＳ４を生成するために従来の復元回路８２
にも供給される。これらの復元信号は、受け取ったアド
レスおよび制御データに対応するパルス信号がメモリ構
造を通って伝播した直後にメモリ構造を積極的にリセッ
トするようタイミング調整される。

【００３５】引き続き図４について説明すると、このメ
モリ構造は、読取り／書込み信号ＲＷ、直接カラーＤＣ
制御信号、クロック信号ＣＬＫＳ、後期選択信号ＬＳ
Ｂ、およびその補数ＬＳＢＮを入力として受け取る読取
り制御回路１３８を含む、変更済み読取り制御機能ブロ
ック１３６を含んでいる。変更済み読取り制御回路１３
８の一実施例については、図９に示す。図示の通り、制
御信号ＲＷおよびＤＣは、信号ＣＬＫＳによってクロッ
クされるそれぞれのラッチ１７０および１７２に供給さ
れる。ラッチ１７２の出力は、２入力ＡＮＤゲート１７
６に渡される前にＩＮＶ２５で反転されるのに対し、ラ
ッチ１７０の出力は、ＡＮＤゲート１７６に直接供給さ
れる。また、ＡＮＤゲート１７６の出力は、２入力ＡＮ
Ｄゲート１７８に直接供給される。ＡＮＤゲート１７８
の２番目の入力は、ＯＲゲート１７４とインバータＩＮ
Ｖ２６を含むＮＯＲ回路から受け取られる。この回路
は、生成された後期選択信号ＬＳＢおよびＬＳＢＮを受
け取るように結合されている。

【００３６】統合型メモリ・アレイの２進メモリ・アレ
イ部１００への従来の直接アクセスは、アドレス信号Ｗ
０、Ｗ１、Ｗ２、およびＷ３を受け取るように接続され
た４つの真数／補数発生器１０６によって実現される。
真数／補数発生器７０および７１の場合と同様、発生器
１０６はクロック信号ＣＬＫＳによってクロックされ、
復元信号ＲＳ１およびＲＳ２によって復元される。各発
生器１０６の真数出力Ｔと補数出力Ｃは、１６個のワー
ド復号器１０４のそれぞれに入力される。また、本発明
による「新真数／補数発生器」１２０からの真数出力Ｔ
と補数出力Ｃも各ワード復号器１０４に入力される。発
生器１２０はアドレス信号Ｗ４によってゲートされる。
ただし、この発生器は制御信号ＯＬとＣＲＳも受け取
る。また、各ワード復号器１０４には、復元信号ＲＳ３
とバッファされた後期選択信号ＬＳＢＤおよびＬＳＢＮ
Ｄも入力され、これらの信号は、２進アレイ部１００の
６４本のワード線の１本をアドレス指定するために１／
３２ファンアウトから１／６４ファンアウトに移行すべ
く最終ワード線選択を行う場合に使用される。

【００３７】新真数／補数発生器１２０の一実施例につ
いては、図５に示す。同図は、標準の真数／補数発生器
部１５０と論理和制御回路１５２で構成されている。図
示の実施態様は、内部に斜線が引かれ、それに隣接して
制御要素またはゲート電極が配置されている長方形で図
示されているＰ型電界効果トランジスタ（ＰＦＥＴ）
と、内部に斜線がなく、それに隣接して制御要素または
ゲート電極が配置されている長方形で図示されているＮ
型電界効果トランジスタ（ＮＦＥＴ）とを有する相補形
金属酸化膜半導体（ＣＭＯＳ）回路を含んでいる。

【００３８】従来の真数／補数発生器部１５０は、ＮＦ
ＥＴ Ｑ７、Ｑ８、Ｑ１３と、ラッチとして接続された
ＰＦＥＴ Ｑ３、Ｑ４とを含むカスケード式電流スイッ
チを含んでいる。ＰＦＥＴ Ｑ１およびＱ２とＱ５およ
びＱ６は、ＮＦＥＴ Ｑ１１およびＮＦＥＴ Ｑ１２と
同様、そこを通るパルスの伝播時に積極的に発生器をゼ
ロ状態に戻すための復元回路として機能する。ＡＤＤＲ
入力は、ワード線信号Ｗ４を受け取るように接続されて
いる。回路１５２は、２つの並列電流スイッチＴ０、Ｔ
１、Ｔ２およびＴ３、Ｔ４、Ｔ５で制御信号ＯＬおよび
ＣＲＳの論理和を取る。以下に詳述するように、オーバ
レイ制御信号またはカーソル制御信号のいずれかが「ア
クティブ」になると、発生器１２０は、２進メモリ・ア
レイ部１００がアクセスされないように各ワード復号器
１０４を非活動化する信号を出力する。

【００３９】メモリ・アレイ１００の非活動化と同期し
て、制御信号ＯＬおよびＣＲＳが２つの標準タイプの真
数／補数発生器１２２および１２４にそれぞれ供給され
る。本発明により、選択された制御信号は、新メモリ・
アレイ部１０２にアクセスするためのアドレス信号とし
ても機能する。この回路では、制御データＯＬおよびＣ
ＲＳが新ワード復号器１２６で復号される。具体的に
は、相補信号ＯＬＣおよびＣＲＳＣが復号器１２６への
入力として受け取られ、その復号器がワード線信号ＷＬ
ＯＬおよびＷＬＣＲＳを出力する。

【００４０】図６は、本発明によるオーバレイ／カーソ
ル・ワード線復号器１２６の一実施例を示している。こ
の復号器は、真数／補数発生器１２２および１２４から
の補数入力ＯＬＣおよびＣＲＳＣが反転される２つの同
一回路部を含んでいる。復号器１２６は、オーバレイ信
号がアクティブ・ハイの場合にワード線ＷＬＯＬが選択
され、カーソル信号がアクティブ・ハイの場合にワード
線ＷＬＣＲＳが選択されるような構成になっている。そ
れぞれの回路部に２つの入力信号を提供することで、両
方の線が同時に選択されることを防止している。ＰＦＥ
Ｔ１０は、ＲＳ３による復元信号として、ならびにＮＯ
Ｒ復号器の一部として機能し、このＮＯＲ復号器はＮＦ
ＥＴ Ｔ１１およびＴ１４を含んでいる。ＰＦＥＴ Ｔ
１５およびＴ１３は、インバータＩＮＶ１２とともに、
それぞれの出力ノード用の復元回路を含んでいる。

【００４１】「直接カラー・バイパス・モード」の場
合、アドレス信号Ｂ０〜Ｂ３およびＷ０〜Ｗ３などの選
択したアドレス・データをメモリ構造の出力としてデー
タ・アウト・ラッチ１１６に直接渡すために回路１３４
が使用される。バイパス・モードは、適切な直接カラー
ＤＣ制御信号を受け取ることで開始され、この制御信号
は、真数／補数発生器７０および真数／補数発生器１０
６などから受け取った真数および補数アドレス信号Ｔお
よびＣとともに複数の回路１３４に供給される。この実
施例では、バイパス回路１３４が８回複写され、それぞ
れのバイパス回路用のアドレス真数およびアドレス補数
入力を発生器７０および１０６のそれぞれから受け取る
ものと思われる。

【００４２】図７は、本発明によるバイパス経路回路１
３４の一実施例を示している。図示の通り、２入力ＡＮ
Ｄゲート１５４および１５６が直接カラーＤＣ制御信号
と、それぞれの真数Ｔおよび補数Ｃアドレス信号を受け
取る。ＡＮＤゲート１５４の出力は、ＮＦＥＴ Ｔ３０
をゲートする前にＩＮＶ１７で反転されるのに対し、Ａ
ＮＤゲート１５６の出力は第二のＮＦＥＴ Ｔ３１を直
接ゲートする。ＮＦＥＴ Ｔ３０のソースは通常、バイ
パス回路１３４の出力側でＮＦＥＴ Ｔ３１のドレイン
に接続される。制御信号ＤＣがアクティブ・ハイになる
とバイパスが使用可能になるのに対し、ローのＤＣ制御
信号はバイパス回路を使用不能にする。使用不能の場
合、バイパス回路は、センス増幅器１１４（図４）のよ
うにトライステートになることが好ましい。したがっ
て、メモリ・アレイ部１００および１０２の一方が動作
可能の場合、バイパス経路回路１３２はトライステート
になる。これに対して、バイパス経路回路が動作可能な
場合は、センス増幅器１１４がトライステートになるは
ずである。直接カラー信号がアクティブになると、８個
のアドレス信号パルスがデータ・アウト・ラッチ１１６
に直接渡される。

【００４３】図３および図４のメモリ構造の動作につい
ては、図１０〜図１３を参照して要約することができ
る。また、表１は、各種のタイミング・モードと、メモ
リ構造をそのモードにするための信号を示している。

【００４４】

【表１】表１ Ａ ＲＡＭモード Ｂ 通常パレット―書込み Ｃ 通常パレット―読取り Ｄ オーバレイ―書込み Ｅ オーバレイ―読取り Ｆ カーソル―書込み Ｇ カーソル―読取り Ｈ 直接カラー ただし、"Ｘ"＝「任意」である。

【００４５】図１０のタイミング図は、６４本のワード
線Ｗ０〜Ｗ６３を介して２進メモリ・アレイ部１００に
アクセスする、通常アクセス・モードを示している。通
常アクセスでは、書込み制御回路または読取り制御回路
のいずれも制御信号ＤＣで使用不能になることはない。
ただし、直接カラーＤＣ制御信号が０であれば、バイパ
ス経路回路が使用不能になる。オーバレイおよびカーソ
ル制御信号が０の場合は、オーバレイ・ワード線ＷＬＯ
Ｌとカーソル・ワード線ＷＬＣＲＳが使用不能になる。
したがって、新アレイ部１０２の選択は発生不可能であ
る。さらに、新真数／補数発生器１２０（図４）が使用
不能にならないため、通常ワード線選択は発生可能であ
る。

【００４６】図１１に示すオーバレイ・カラー・アクセ
スは、アクティブ・ハイのオーバレイＯＬ制御信号と、
ローのカーソルＣＲＳおよび直接カラーＤＣ制御信号に
よって示される。オーバレイ・モードでは、直接制御信
号ＤＣで書込み制御回路と読取り制御回路が使用不能に
なることはないが、直接カラー信号がローであれば、バ
イパス回路が使用不能になる。オーバレイ制御信号がア
クティブ・ハイで、カーソル制御信号がローの場合、オ
ーバレイ・モードを開始するために新ワード復号器によ
ってワード線ＷＬＯＬが選択される。新真数／補数発生
器１２０にアクティブ・ハイのオーバレイＯＬ制御信号
が供給されると、２進メモリ・アレイ部１００へのワー
ド線のいずれも選択できなくなるように、すべての通常
ワード復号器１０４が強制的に使用不能になる。

【００４７】図１２は、カーソルＣＲＳ制御信号がアク
ティブ・ハイで、オーバレイＯＬおよび直接カラーＤＣ
制御信号がローの場合に発生する、カーソル・アクセス
・サイクルを示している。カーソル・アクセス・モード
の場合も、直接カラーＤＣ制御信号で書込み制御回路と
読取り制御回路が使用不能になることはないが、ＤＣ信
号がローであれば、バイパス回路が使用不能になる。オ
ーバレイ制御信号ＯＬがローで、カーソル制御信号ＣＲ
Ｓがハイの場合、新ワード復号器１２６（図４）によっ
てワード線ＷＬＣＲＳが選択される。さらに、新真数／
補数発生器１２０にハイのカーソル制御信号ＣＲＳが供
給されると、２進メモリ・アレイ部１００へのワード線
のいずれも選択できなくなるように、通常ワード復号器
１０４が使用不能になる。

【００４８】図１３は、直接カラー・アクセス・モード
のタイミングを示している。このモードの目的は、選択
されたアドレス入力からデータ出力にデータを渡すため
にバイパス経路回路の適切な復元と活動化を確保しなが
ら、アレイ内のすべての通常読取り／書込みメモリ操作
を終了することである。このモードを実現するため、バ
イパス・モードが要求された場合にアレイを使用するす
べての通常および特殊機能（オーバレイ／カーソル）
と、読取りおよび書込み操作を中断または一時変更する
手段、ＣＬＫによって活動化された周辺回路の適切な復
元を可能にする手段、真数／補数アドレス・データ・バ
ス経路に接続され、既存のトライステート式センス増幅
器バスを出力データ・ラッチの入力に接続する、バッフ
ァされた代替データ経路を活動化する手段、およびアレ
イによる通常読取り／書込み操作またはオーバレイ／カ
ーソル・モードが必要な場合にバイパス・モードを使用
不能にする手段が用意されている。

【００４９】したがって、直接カラーＤＣ制御信号がア
クティブ・ハイになると、メモリ構造がバイパス・モー
ドになる。この場合、１つの例外を除いて、オーバレイ
ＯＬ、カーソルＣＲＳ、および読取り／書込みＲＷの各
信号が「任意」になる。この例外とは、オーバレイＯＬ
制御信号とカーソルＣＲＳ制御信号の両方が同一サイク
ルで"１"になってはならないというものである。ＤＣ制
御信号がアクティブ・ハイになると、書込み制御信号と
読取り制御信号が使用不能になり、同時に、バイパス経
路回路が使用可能になる。このため、入力Ｂ０〜Ｂ３お
よびＷ０〜Ｗ３などのアドレス・データ値がデータ・ア
ウト・ラッチに伝播可能になる。通常のワードおよびビ
ット復号操作は、引き続き、ＣＬＫ信号によって活動化
された回路を適切にリセットする。

【００５０】言い換えれば、本発明は、単一論理マクロ
によってアクセスされる単一の複合アレイにひとまとめ
に統合された複数のメモリ・アレイ部を有する、拡張メ
モリ構造／システム／チップを含む。ある実施例によれ
ば、このメモリ・アーキテクチャは、ＳＰＤ装置で使用
するために単一構造で間接カラー・モード、直接カラー
・モード、オーバレイ・カラー・モード、およびカーソ
ル・カラー・モードの各処理に対応することができる。
この拡張メモリ・アーキテクチャにより、ＳＰＤ装置の
通常カラー・パレット、バイパス、オーバレイ、および
カーソルの各機能に関連するような、複雑な機能の実行
に必要なシリコン域が大幅に削減される。さらに、この
新規のアーキテクチャは、清浄な論理インタフェースを
提供し、既存のＳＰＤ装置実施態様の設計のような、所
与の物理回路設計で遭遇する所与の重要データ経路タイ
ミングやその他の問題を解消する。

【００５１】本発明の具体的な実施例について添付図面
に示し、上記の詳細な説明で説明してきたが、本発明が
ここに記載した特定の実施例に限定されず、本発明の範
囲を逸脱せずに数多くの配置変更態様、変更態様、およ
び代替態様が可能であることに留意されたい。本明細書
の特許請求の範囲は、このような変更態様をすべて包含
することを意図する。

【００５２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５３】（１）アドレス・データおよび関連の制御
データを受け取るように結合されたメモリ構造であっ
て、第一のメモリ・アレイ部と第二のメモリ・アレイ部
とを有するメモリ・アレイであって、前記第一のメモリ
・アレイ部と前記第二のメモリ・アレイ部とが別々にア
クセス可能なメモリ・アレイと、前記アドレス・データ
を第一のメモリ・アレイ部への第一のアドレス信号とし
て使用して、前記第一のメモリ・アレイ部にアクセスす
る第一のアクセス手段と、前記制御データの少なくとも
一部を同じく第二のメモリ・アレイ部への第二のアドレ
ス信号として使用して、前記第二のメモリ・アレイ部に
アクセスする第二のアクセス手段とを含む、メモリ構
造。 （２）前記第一のメモリ・アレイ部と前記第二のメモリ
・アレイ部が、前記メモリ・アレイ内の共通のビット線
を共用することを特徴とする、上記（１）に記載のメモ
リ構造。 （３）前記第一のメモリ・アレイ部と前記第二のメモリ
・アレイ部が、第一の組のワード線と第二の組のワード
線を介してそれぞれ別々にアドレス指定されることを特
徴とする、上記（２）に記載のメモリ構造。 （４）前記第一のメモリ・アレイ部が２進アレイを含む
ことを特徴とする、上記（１）に記載のメモリ構造。 （５）前記メモリ・アレイが非２進メモリ・アレイを含
むことを特徴とする、上記（４）に記載のメモリ構造。 （６）メモリ構造が受け取った前記制御データを使用し
て、前記第一のアクセス手段および前記第二のアクセス
手段の少なくとも一方からの出力を使用不能にする手段
をさらに含むことを特徴とする、上記（１）に記載のメ
モリ構造。 （７）前記メモリ・アレイにデータを書き込む手段と、
前記メモリ・アレイからデータを読み取る手段と、前記
書込み手段および前記読取り手段に対して前記制御デー
タの少なくとも１つの制御信号を提供する手段とをさら
に含み、前記制御データの少なくとも１つの信号が、メ
モリ・アレイへのデータの書込みおよびメモリ・アレイ
からのデータの読取りを制御することを特徴とする、上
記（１）に記載のメモリ構造。 （８）前記メモリ構造が半導体メモリ・チップを含むこ
とを特徴とする、上記（１）に記載のメモリ構造。 （９）前記メモリ構造がスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）を含むことを特徴とする、上
記（１）に記載のメモリ構造。 （１０）前記制御データの第一の制御信号に対する応答
として、受け取ったアドレス・データを出力データとし
てメモリ構造の出力に転送する手段をさらに含み、前記
第一の制御信号に対する応答として、前記第一のアクセ
ス手段と前記第二のアクセス手段の両方が前記メモリ・
アレイにアクセスできないように使用不能にする手段を
さらに含むことを特徴とする、上記（１）に記載のメモ
リ構造。 （１１）前記メモリ構造が、シリアライザ・パレット・
ディジタル・アナログ変換（ＳＰＤ）装置で使用するた
めに設計され、前記第一の制御信号が直接カラーＤＣ制
御信号を含むことを特徴とする、上記（１０）に記載の
メモリ構造。 （１２）前記メモリ・アレイにデータを書き込む手段を
さらに含み、前記メモリ・アレイからデータを読み取る
手段と、メモリ・アレイへのデータの書込みとメモリ・
アレイからのデータの読取りを使用不能にするために、
前記書込み手段と前記読取り手段に対して前記直接カラ
ーＤＣ制御信号を提供する手段とをさらに含むことを特
徴とする、上記（１１）に記載のメモリ構造。 （１３）前記第二のメモリ・アレイ部が複数のワード線
によって別々にアドレス指定され、前記第二のアドレス
信号を形成する前記制御データの前記少なくとも一部
が、第二のメモリ・アレイ部の複数のワード線に結合さ
れたワード線復号器手段で受け取られることを特徴とす
る、上記（１）に記載のメモリ構造。 （１４）メモリ構造がシリアライザ・パレット・ディジ
タル・アナログ変換（ＳＰＤ）装置用に設計され、同じ
く第二のアドレス信号を含む前記制御データの前記少な
くとも一部が、前記第二のメモリ・アレイ部からのオー
バレイ・データのアクセスを制御するオーバレイＯＬ制
御信号を含み、同じく第二のアドレス信号を含む前記制
御データの前記少なくとも一部が、前記第二のメモリ・
アレイ部からのカーソル・データにアクセスするカーソ
ルＣＲＳ制御信号を含むことを特徴とする、上記（１
３）に記載のメモリ構造。 （１５）前記第一のアクセス手段からの出力を使用不能
にする手段をさらに含み、前記出力を使用不能にする手
段が、前記オーバレイＯＬ制御信号と前記カーソルＣＲ
Ｓ制御信号とを受け取るように結合され、前記使用不能
手段が、前記第一のアクセス手段からの出力を使用不能
にすることで、アクティブのオーバレイＯＬ制御信号ま
たはアクティブのカーソルＣＲＳ制御信号に応答するこ
とを特徴とする、上記（１４）に記載のメモリ構造。 （１６）前記第一のメモリ・アレイ部が、前記メモリ構
造の通常アクセス・モード中に前記アドレス・データに
よってアクセスされるカラー・パレットを含むことを特
徴とする、上記（１５）に記載のメモリ構造。 （１７）アドレス・データと関連の制御データとを受け
取るように結合された統合型ランダム・アクセス・メモ
リ構造において、前記関連の制御データが第一の制御信
号を含み、前記統合型ランダム・アクセス・メモリ構造
が、メモリ・アレイと、前記アドレス・データを使用し
て、前記メモリ・アレイに対して書込みおよび読取りア
クセスを行うアクセス手段と、前記第一の制御信号に応
じて、前記アクセス手段による前記メモリ・アレイに対
する書込みおよび読取りアクセスを使用不能にする使用
不能手段と、同じく前記第一の制御信号に応じて、アド
レス・データの一部をデータ・アウトとしてメモリ構造
の出力に直接転送するバイパス手段とを含む、統合型ラ
ンダム・アクセス・メモリ構造。 （１８）前記アクセス手段が、前記メモリ・アレイにデ
ータを書き込む手段と、前記メモリ・アレイからデータ
を読み取る手段とを含み、前記使用不能手段が、前記第
一の制御信号に対する応答として、前記データを書き込
む手段からの出力と前記データを読み取る手段からの出
力を使用不能にする手段を含むことを特徴とする、上記
（１７）に記載の統合型ランダム・アクセス・メモリ構
造。 （１９）前記統合型ランダム・アクセス・メモリ構造
が、シリアル・パレット・ディジタル・アナログ変換
（ＳＰＤ）装置用に設計され、前記第一の制御信号が直
接カラーＤＣ制御信号を含むことを特徴とする、上記
（１８）に記載の統合型ランダム・アクセス・メモリ構
造。 （２０）前記統合型ランダム・アクセス・メモリ構造が
半導体メモリ・チップを含むことを特徴とする、上記
（１７）に記載の統合型ランダム・アクセス・メモリ構
造。 （２１）前記統合型ランダム・アクセス・メモリ構造が
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）を含むことを特徴とする、上記（１７）に記載の統
合型ランダム・アクセス・メモリ構造。 （２２）前記メモリ・アレイが第一のメモリ・アレイ部
と第二のメモリ・アレイ部とを含み、前記第一のメモリ
・アレイ部と前記第二のメモリ・アレイ部とが別々にア
クセス可能で、前記アクセス手段が、前記アドレス・デ
ータを第一のメモリ・アレイ部への第一のアドレス信号
として使用して前記第一のメモリ・アレイ部にアクセス
する第一のアクセス手段と、前記制御データの少なくと
も一部を第二のメモリ・アレイ部への第二のアドレス信
号として使用して前記第二のメモリ・アレイ部にアクセ
スする第二のアクセス手段とを含むことを特徴とする、
上記（１７）に記載の統合型ランダム・アクセス・メモ
リ構造。 （２３）前記第一のメモリ・アレイ部と前記第二のメモ
リ・アレイ部が前記メモリ・アレイ内の共通のビット線
を共用し、前記第一のメモリ・アレイ部が２進メモリ・
アレイを含み、前記メモリ・アレイが非２進メモリ・ア
レイを含むことを特徴とする、上記（２２）に記載の統
合型ランダム・アクセス・メモリ構造。 （２４）前記第一のメモリ・アレイ部と前記第二のメモ
リ・アレイ部が、第一の組のワード線と第二の組のワー
ド線を介してそれぞれ別々にアドレス指定されることを
特徴とする、上記（２２）に記載の統合型ランダム・ア
クセス・メモリ構造。 （２５）シリアル・パレット・ディジタル・アナログ変
換（ＳＰＤ）装置用の統合型メモリ構造において、前記
統合型メモリ構造がアドレス・データと関連の制御デー
タとを受け取り、前記統合型メモリ構造が、第一のメモ
リ・アレイ部と第二のメモリ・アレイ部とを有するメモ
リ・アレイであって、前記第一のメモリ・アレイ部と前
記第二のメモリ・アレイ部とが別々にアクセス可能なメ
モリ・アレイと、前記アドレス・データを第一のメモリ
・アレイ部への第一のアドレス信号として使用して、前
記第一のメモリ・アレイ部にアクセスする第一のアクセ
ス手段と、前記制御データの少なくとも一部を同じく第
二のメモリ・アレイ部への第二のアドレス信号として使
用して、前記第二のメモリ・アレイ部にアクセスする第
二のアクセス手段と、前記制御データの第一の制御信号
に応じて、受け取ったアドレス・データの少なくとも一
部をデータ・アウトとして統合型メモリ構造の出力に直
接転送するバイパス手段とを含む、統合型メモリ構造。 （２６）前記バイパス手段が、前記第一の制御信号に応
じて、前記第一のアクセス手段および前記第二のアクセ
ス手段による前記メモリ・アレイに対する書込みおよび
読取りアクセスを使用不能にする使用不能手段をさらに
含むことを特徴とする、上記（２５）に記載の統合型メ
モリ構造。 （２７）前記第一の制御信号が直接カラーＤＣ制御信号
を含むことを特徴とする、上記（２６）に記載の統合型
メモリ構造。 （２８）前記統合型メモリ構造がスタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）を含むことを特徴と
する、上記（２５）に記載の統合型メモリ構造。 （２９）前記第一のメモリ・アレイ部と前記第二のメモ
リ・アレイ部が前記メモリ・アレイ内の共通のビット線
を共用し、前記第一のメモリ・アレイ部が２進メモリ・
アレイを含み、前記メモリ・アレイが非２進メモリ・ア
レイを含むことを特徴とする、上記（２５）に記載の統
合型メモリ構造。 （３０）前記第一のアクセス手段が第一の組のワード線
を介して前記第一のメモリ・アレイ部にアクセスし、前
記第二のアクセス手段が第二の組のワード線を介して前
記第二のメモリ・アレイ部にアクセスすることを特徴と
する、上記（２５）に記載の統合型メモリ構造。 （３１）別々にアドレス可能な第一のアレイ部と第二の
アレイ部とで構成される複合メモリ・アレイを有する統
合型メモリ構造にアクセスする方法において、前記統合
型メモリ構造がアドレス・データと関連の制御データと
を受け取り、前記方法が、（ａ）前記アドレス・データ
の少なくとも一部を第一のアレイ部への第一のアドレス
信号として使用して、前記第一のアレイ部にアクセスす
るステップと、（ｂ）前記制御データの少なくとも一部
を同じく第二のアレイ部への第二のアドレス信号として
使用して、前記第二のアレイ部にアクセスするステップ
とを含む方法。 （３２）前記制御データにより、前記アクセス・ステッ
プ（ａ）と前記アクセス・ステップ（ｂ）の少なくとも
一方を使用不能にするステップをさらに含むことを特徴
とする、上記（３１）に記載の方法。 （３３）前記制御データの第一の制御信号により、前記
アクセス・ステップ（ａ）と前記アクセス・ステップ
（ｂ）の両方を使用不能にし、前記アドレス・データの
少なくとも一部をデータ・アウトとして統合型メモリ構
造の出力に直接転送するステップをさらに含むことを特
徴とする、上記（３１）に記載の方法。

【図面の簡単な説明】

【図１】本発明によるメモリ構造を組込み可能なグラフ
ィック・ワークステーションのブロック図である。

【図２】図１の表示装置アダプタのためのＳＰＤ装置を
実現する従来の手法を示すブロック図である。

【図３】本発明による統合型メモリ構造の一実施例を示
すブロック図である。

【図４】本発明による統合型メモリ構造の一実施例を示
すブロック図である。

【図５】図３および図４のメモリ構造の実施例のため
の、本発明による「新真数／補数発生器」の一実施例の
概略図である。

【図６】図３および図４のメモリ構造の実施例のため
の、本発明によるオーバレイ／カーソル・ワード線復号
器の一実施例の概略図である。

【図７】図３および図４のメモリ構造の実施例のため
の、本発明によるバイパス経路回路の一実施例の概略図
である。

【図８】図３および図４のメモリ構造の実施例のため
の、本発明による書込み制御回路の一実施例の概略図で
ある。

【図９】図３および図４のメモリ構造の実施例のため
の、本発明による読取り制御回路の一実施例の概略図で
ある。

【図１０】図３および図４のメモリ回路の実施例による
「通常アクセス・モード」処理のタイミング図である。

【図１１】図３および図４のメモリ回路の実施例による
「オーバレイ・アクセス・モード」処理のタイミング図
である。

【図１２】図３および図４のメモリ回路の実施例による
「カーソル・アクセス・モード」処理のタイミング図で
ある。

【図１３】図３および図４のメモリ回路の実施例による
「直接カラー・アクセス・モード」処理のタイミング図
である。

【符号の説明】

７０ 真数／補数発生器 ７１ 真数／補数発生器 ７２ 書込みビット・スイッチ・バッファ ７４ 読取りビット・スイッチ・バッファ ７６ センス増幅器スイッチ・バッファ ７８ データ・イン・スイッチ復号器 ８０ 後期選択バッファ ８２ 復元回路 １００ ２進メモリ・アレイ部 １０２ 新アレイ部 １０４ ワード復号器 １０６ 真数／補数発生器 １０８ 書込みビット・スイッチ １１０ データ入力 １１２ 読取りビット・スイッチ １１４ センス増幅器 １１６ データ・アウト・ラッチ １２０ 新真数／補数発生器 １２２ 真数／補数発生器 １２４ 真数／補数発生器 １２６ 新ワード復号器 １３４ バイパス経路 １３８ 読取り制御回路 １４２ 書込み制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリー・ジョセフ・スクロアー アメリカ合衆国バーリントン州、エセック ス・ジャンクション、ジャクソン・ストリ ート43番地、アプト エイ４ (72)発明者 ロデリック・ミシェル・ピターズ・ウエス ト アメリカ合衆国バーリントン州、コルチェ スター、キャリッジ・ヒル10番地 (72)発明者 トッド・ウイリアムズ アメリカ合衆国バーリントン州、バーリン トン、クレセント・ビーチ・ドライブ21番 地

Claims (33)

【特許請求の範囲】
1. 【請求項１】アドレス・データおよび関連の制御データ
   を受け取るように結合されたメモリ構造であって、 第一のメモリ・アレイ部と第二のメモリ・アレイ部とを
   有するメモリ・アレイであって、前記第一のメモリ・ア
   レイ部と前記第二のメモリ・アレイ部とが別々にアクセ
   ス可能なメモリ・アレイと、 前記アドレス・データを第一のメモリ・アレイ部への第
   一のアドレス信号として使用して、前記第一のメモリ・
   アレイ部にアクセスする第一のアクセス手段と、 前記制御データの少なくとも一部を同じく第二のメモリ
   ・アレイ部への第二のアドレス信号として使用して、前
   記第二のメモリ・アレイ部にアクセスする第二のアクセ
   ス手段とを含む、メモリ構造。
2. 【請求項２】前記第一のメモリ・アレイ部と前記第二の
   メモリ・アレイ部が、前記メモリ・アレイ内の共通のビ
   ット線を共用することを特徴とする、請求項１に記載の
   メモリ構造。
3. 【請求項３】前記第一のメモリ・アレイ部と前記第二の
   メモリ・アレイ部が、第一の組のワード線と第二の組の
   ワード線を介してそれぞれ別々にアドレス指定されるこ
   とを特徴とする、請求項２に記載のメモリ構造。
4. 【請求項４】前記第一のメモリ・アレイ部が２進アレイ
   を含むことを特徴とする、請求項１に記載のメモリ構
   造。
5. 【請求項５】前記メモリ・アレイが非２進メモリ・アレ
   イを含むことを特徴とする、請求項４に記載のメモリ構
   造。
6. 【請求項６】メモリ構造が受け取った前記制御データを
   使用して、前記第一のアクセス手段および前記第二のア
   クセス手段の少なくとも一方からの出力を使用不能にす
   る手段をさらに含むことを特徴とする、請求項１に記載
   のメモリ構造。
7. 【請求項７】前記メモリ・アレイにデータを書き込む手
   段と、前記メモリ・アレイからデータを読み取る手段
   と、前記書込み手段および前記読取り手段に対して前記
   制御データの少なくとも１つの制御信号を提供する手段
   とをさらに含み、前記制御データの少なくとも１つの信
   号が、メモリ・アレイへのデータの書込みおよびメモリ
   ・アレイからのデータの読取りを制御することを特徴と
   する、請求項１に記載のメモリ構造。
8. 【請求項８】前記メモリ構造が半導体メモリ・チップを
   含むことを特徴とする、請求項１に記載のメモリ構造。
9. 【請求項９】前記メモリ構造がスタティック・ランダム
   ・アクセス・メモリ（ＳＲＡＭ）を含むことを特徴とす
   る、請求項１に記載のメモリ構造。
10. 【請求項１０】前記制御データの第一の制御信号に対す
    る応答として、受け取ったアドレス・データを出力デー
    タとしてメモリ構造の出力に転送する手段をさらに含
    み、前記第一の制御信号に対する応答として、前記第一
    のアクセス手段と前記第二のアクセス手段の両方が前記
    メモリ・アレイにアクセスできないように使用不能にす
    る手段をさらに含むことを特徴とする、請求項１に記載
    のメモリ構造。
11. 【請求項１１】前記メモリ構造が、シリアライザ・パレ
    ット・ディジタル・アナログ変換（ＳＰＤ）装置で使用
    するために設計され、前記第一の制御信号が直接カラー
    ＤＣ制御信号を含むことを特徴とする、請求項１０に記
    載のメモリ構造。
12. 【請求項１２】前記メモリ・アレイにデータを書き込む
    手段をさらに含み、前記メモリ・アレイからデータを読
    み取る手段と、メモリ・アレイへのデータの書込みとメ
    モリ・アレイからのデータの読取りを使用不能にするた
    めに、前記書込み手段と前記読取り手段に対して前記直
    接カラーＤＣ制御信号を提供する手段とをさらに含むこ
    とを特徴とする、請求項１１に記載のメモリ構造。
13. 【請求項１３】前記第二のメモリ・アレイ部が複数のワ
    ード線によって別々にアドレス指定され、前記第二のア
    ドレス信号を形成する前記制御データの前記少なくとも
    一部が、第二のメモリ・アレイ部の複数のワード線に結
    合されたワード線復号器手段で受け取られることを特徴
    とする、請求項１に記載のメモリ構造。
14. 【請求項１４】メモリ構造がシリアライザ・パレット・
    ディジタル・アナログ変換（ＳＰＤ）装置用に設計さ
    れ、同じく第二のアドレス信号を含む前記制御データの
    前記少なくとも一部が、前記第二のメモリ・アレイ部か
    らのオーバレイ・データのアクセスを制御するオーバレ
    イＯＬ制御信号を含み、同じく第二のアドレス信号を含
    む前記制御データの前記少なくとも一部が、前記第二の
    メモリ・アレイ部からのカーソル・データにアクセスす
    るカーソルＣＲＳ制御信号を含むことを特徴とする、請
    求項１３に記載のメモリ構造。
15. 【請求項１５】前記第一のアクセス手段からの出力を使
    用不能にする手段をさらに含み、前記出力を使用不能に
    する手段が、前記オーバレイＯＬ制御信号と前記カーソ
    ルＣＲＳ制御信号とを受け取るように結合され、前記使
    用不能手段が、前記第一のアクセス手段からの出力を使
    用不能にすることで、アクティブのオーバレイＯＬ制御
    信号またはアクティブのカーソルＣＲＳ制御信号に応答
    することを特徴とする、請求項１４に記載のメモリ構
    造。
16. 【請求項１６】前記第一のメモリ・アレイ部が、前記メ
    モリ構造の通常アクセス・モード中に前記アドレス・デ
    ータによってアクセスされるカラー・パレットを含むこ
    とを特徴とする、請求項１５に記載のメモリ構造。
17. 【請求項１７】アドレス・データと関連の制御データと
    を受け取るように結合された統合型ランダム・アクセス
    ・メモリ構造において、前記関連の制御データが第一の
    制御信号を含み、前記統合型ランダム・アクセス・メモ
    リ構造が、 メモリ・アレイと、 前記アドレス・データを使用して、前記メモリ・アレイ
    に対して書込みおよび読取りアクセスを行うアクセス手
    段と、 前記第一の制御信号に応じて、前記アクセス手段による
    前記メモリ・アレイに対する書込みおよび読取りアクセ
    スを使用不能にする使用不能手段と、 同じく前記第一の制御信号に応じて、アドレス・データ
    の一部をデータ・アウトとしてメモリ構造の出力に直接
    転送するバイパス手段とを含む、統合型ランダム・アク
    セス・メモリ構造。
18. 【請求項１８】前記アクセス手段が、前記メモリ・アレ
    イにデータを書き込む手段と、前記メモリ・アレイから
    データを読み取る手段とを含み、前記使用不能手段が、
    前記第一の制御信号に対する応答として、前記データを
    書き込む手段からの出力と前記データを読み取る手段か
    らの出力を使用不能にする手段を含むことを特徴とす
    る、請求項１７に記載の統合型ランダム・アクセス・メ
    モリ構造。
19. 【請求項１９】前記統合型ランダム・アクセス・メモリ
    構造が、シリアル・パレット・ディジタル・アナログ変
    換（ＳＰＤ）装置用に設計され、前記第一の制御信号が
    直接カラーＤＣ制御信号を含むことを特徴とする、請求
    項１８に記載の統合型ランダム・アクセス・メモリ構
    造。
20. 【請求項２０】前記統合型ランダム・アクセス・メモリ
    構造が半導体メモリ・チップを含むことを特徴とする、
    請求項１７に記載の統合型ランダム・アクセス・メモリ
    構造。
21. 【請求項２１】前記統合型ランダム・アクセス・メモリ
    構造がスタティック・ランダム・アクセス・メモリ（Ｓ
    ＲＡＭ）を含むことを特徴とする、請求項１７に記載の
    統合型ランダム・アクセス・メモリ構造。
22. 【請求項２２】前記メモリ・アレイが第一のメモリ・ア
    レイ部と第二のメモリ・アレイ部とを含み、前記第一の
    メモリ・アレイ部と前記第二のメモリ・アレイ部とが別
    々にアクセス可能で、前記アクセス手段が、前記アドレ
    ス・データを第一のメモリ・アレイ部への第一のアドレ
    ス信号として使用して前記第一のメモリ・アレイ部にア
    クセスする第一のアクセス手段と、前記制御データの少
    なくとも一部を第二のメモリ・アレイ部への第二のアド
    レス信号として使用して前記第二のメモリ・アレイ部に
    アクセスする第二のアクセス手段とを含むことを特徴と
    する、請求項１７に記載の統合型ランダム・アクセス・
    メモリ構造。
23. 【請求項２３】前記第一のメモリ・アレイ部と前記第二
    のメモリ・アレイ部が前記メモリ・アレイ内の共通のビ
    ット線を共用し、前記第一のメモリ・アレイ部が２進メ
    モリ・アレイを含み、前記メモリ・アレイが非２進メモ
    リ・アレイを含むことを特徴とする、請求項２２に記載
    の統合型ランダム・アクセス・メモリ構造。
24. 【請求項２４】前記第一のメモリ・アレイ部と前記第二
    のメモリ・アレイ部が、第一の組のワード線と第二の組
    のワード線を介してそれぞれ別々にアドレス指定される
    ことを特徴とする、請求項２２に記載の統合型ランダム
    ・アクセス・メモリ構造。
25. 【請求項２５】シリアル・パレット・ディジタル・アナ
    ログ変換（ＳＰＤ）装置用の統合型メモリ構造におい
    て、前記統合型メモリ構造がアドレス・データと関連の
    制御データとを受け取り、前記統合型メモリ構造が、 第一のメモリ・アレイ部と第二のメモリ・アレイ部とを
    有するメモリ・アレイであって、前記第一のメモリ・ア
    レイ部と前記第二のメモリ・アレイ部とが別々にアクセ
    ス可能なメモリ・アレイと、 前記アドレス・データを第一のメモリ・アレイ部への第
    一のアドレス信号として使用して、前記第一のメモリ・
    アレイ部にアクセスする第一のアクセス手段と、 前記制御データの少なくとも一部を同じく第二のメモリ
    ・アレイ部への第二のアドレス信号として使用して、前
    記第二のメモリ・アレイ部にアクセスする第二のアクセ
    ス手段と、 前記制御データの第一の制御信号に応じて、受け取った
    アドレス・データの少なくとも一部をデータ・アウトと
    して統合型メモリ構造の出力に直接転送するバイパス手
    段とを含む、統合型メモリ構造。
26. 【請求項２６】前記バイパス手段が、前記第一の制御信
    号に応じて、前記第一のアクセス手段および前記第二の
    アクセス手段による前記メモリ・アレイに対する書込み
    および読取りアクセスを使用不能にする使用不能手段を
    さらに含むことを特徴とする、請求項２５に記載の統合
    型メモリ構造。
27. 【請求項２７】前記第一の制御信号が直接カラーＤＣ制
    御信号を含むことを特徴とする、請求項２６に記載の統
    合型メモリ構造。
28. 【請求項２８】前記統合型メモリ構造がスタティック・
    ランダム・アクセス・メモリ（ＳＲＡＭ）を含むことを
    特徴とする、請求項２５に記載の統合型メモリ構造。
29. 【請求項２９】前記第一のメモリ・アレイ部と前記第二
    のメモリ・アレイ部が前記メモリ・アレイ内の共通のビ
    ット線を共用し、前記第一のメモリ・アレイ部が２進メ
    モリ・アレイを含み、前記メモリ・アレイが非２進メモ
    リ・アレイを含むことを特徴とする、請求項２５に記載
    の統合型メモリ構造。
30. 【請求項３０】前記第一のアクセス手段が第一の組のワ
    ード線を介して前記第一のメモリ・アレイ部にアクセス
    し、前記第二のアクセス手段が第二の組のワード線を介
    して前記第二のメモリ・アレイ部にアクセスすることを
    特徴とする、請求項２５に記載の統合型メモリ構造。
31. 【請求項３１】別々にアドレス可能な第一のアレイ部と
    第二のアレイ部とで構成される複合メモリ・アレイを有
    する統合型メモリ構造にアクセスする方法において、前
    記統合型メモリ構造がアドレス・データと関連の制御デ
    ータとを受け取り、前記方法が、 （ａ）前記アドレス・データの少なくとも一部を第一の
    アレイ部への第一のアドレス信号として使用して、前記
    第一のアレイ部にアクセスするステップと、 （ｂ）前記制御データの少なくとも一部を同じく第二の
    アレイ部への第二のアドレス信号として使用して、前記
    第二のアレイ部にアクセスするステップとを含む方法。
32. 【請求項３２】前記制御データにより、前記アクセス・
    ステップ（ａ）と前記アクセス・ステップ（ｂ）の少な
    くとも一方を使用不能にするステップをさらに含むこと
    を特徴とする、請求項３１に記載の方法。
33. 【請求項３３】前記制御データの第一の制御信号によ
    り、前記アクセス・ステップ（ａ）と前記アクセス・ス
    テップ（ｂ）の両方を使用不能にし、前記アドレス・デ
    ータの少なくとも一部をデータ・アウトとして統合型メ
    モリ構造の出力に直接転送するステップをさらに含むこ
    とを特徴とする、請求項３１に記載の方法。