JPH0973772A - メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法 - Google Patents
メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法Info
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- JPH0973772A JPH0973772A JP29148395A JP29148395A JPH0973772A JP H0973772 A JPH0973772 A JP H0973772A JP 29148395 A JP29148395 A JP 29148395A JP 29148395 A JP29148395 A JP 29148395A JP H0973772 A JPH0973772 A JP H0973772A
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 少ないピン数で広いバス幅のデータを扱うメ
モリ素子を提供する。 【解決手段】 メモリ素子２００は、メモリセルアレイ
２０１の周囲に配置されており、少なくとも１つのアド
レスビットに応じてアレイ内のセルの少なくとも１つに
アドレスするための回路２０２、２０４と、アドレスさ
れたセルとデータ交換するための回路２０８、２１０、
２１１、２１２とを有しており、第１期間中に、マルチ
プレクスされた入出力に与えられたアドレスビットをア
ドレスする回路に渡し、第２期間中に、データを交換す
る回路とマルチプレクスされた入出力との間のデータの
交換をおこなう制御回路２０６を備えている。
モリ素子を提供する。 【解決手段】 メモリ素子２００は、メモリセルアレイ
２０１の周囲に配置されており、少なくとも１つのアド
レスビットに応じてアレイ内のセルの少なくとも１つに
アドレスするための回路２０２、２０４と、アドレスさ
れたセルとデータ交換するための回路２０８、２１０、
２１１、２１２とを有しており、第１期間中に、マルチ
プレクスされた入出力に与えられたアドレスビットをア
ドレスする回路に渡し、第２期間中に、データを交換す
る回路とマルチプレクスされた入出力との間のデータの
交換をおこなう制御回路２０６を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は一般に電子回路およ
び素子に関する。特に、少ピン数のメモリ素子およびシ
ステム、ならびにこれらを用いる方法に関する。
び素子に関する。特に、少ピン数のメモリ素子およびシ
ステム、ならびにこれらを用いる方法に関する。
【０００２】
【従来の技術】現在、コンピュータのほとんどのメモリ
システムはスタティックランダムアクセスメモリ素子
（ＳＲＡＭ）またはダイナミックランダムアクセスメモ
リ素子（ＤＲＡＭ）のいずれかによって構成されてい
る。各タイプのメモリ素子は各々利点および欠点を有
し、従って、ＤＲＡＭおよびＳＲＡＭは通常は各々異な
るアプリケーションに限定される。ＳＲＡＭは動作が速
く、典型的には、キャッシュメモリにおけるような速い
アクセスタイムおよび高いバンド幅（bandwidth）が重
要であるアプリケーションにおいて用いられる。しか
し、ＳＲＡＭは消費電力が高く、製造費用が高くつき、
また所定のチップスペース当たりのセル（ビット）数が
少ない。一方、ＳＲＡＭより動作は遅いが、ＤＲＡＭは
典型的にはコストが低く、消費電力も実質的に低く、同
じチップスペース内のビット数も多い（すなわち、セル
密度が高い）。ＤＲＡＭは、典型的には、システムメモ
リおよびディスプレイフレームバッファのような、速度
より電力削減やセル密度の方が重要であるメモリサブシ
ステムを構成するために用いられる。ほとんどのコンピ
ュータシステムにおいて、システムアーキテクチャを支
配するのはこれらのサブシステムであり、従って、ＤＲ
ＡＭの方が市場では有力なメモリ素子タイプである。
システムはスタティックランダムアクセスメモリ素子
（ＳＲＡＭ）またはダイナミックランダムアクセスメモ
リ素子（ＤＲＡＭ）のいずれかによって構成されてい
る。各タイプのメモリ素子は各々利点および欠点を有
し、従って、ＤＲＡＭおよびＳＲＡＭは通常は各々異な
るアプリケーションに限定される。ＳＲＡＭは動作が速
く、典型的には、キャッシュメモリにおけるような速い
アクセスタイムおよび高いバンド幅（bandwidth）が重
要であるアプリケーションにおいて用いられる。しか
し、ＳＲＡＭは消費電力が高く、製造費用が高くつき、
また所定のチップスペース当たりのセル（ビット）数が
少ない。一方、ＳＲＡＭより動作は遅いが、ＤＲＡＭは
典型的にはコストが低く、消費電力も実質的に低く、同
じチップスペース内のビット数も多い（すなわち、セル
密度が高い）。ＤＲＡＭは、典型的には、システムメモ
リおよびディスプレイフレームバッファのような、速度
より電力削減やセル密度の方が重要であるメモリサブシ
ステムを構成するために用いられる。ほとんどのコンピ
ュータシステムにおいて、システムアーキテクチャを支
配するのはこれらのサブシステムであり、従って、ＤＲ
ＡＭの方が市場では有力なメモリ素子タイプである。
【０００３】
【発明が解決しようとする課題】上述の従来技術におけ
る問題を以下に述べる。現在市販されているＤＲＡＭの
ほとんどにおいて、利用可能なデータ入出力ピンの最大
数は１６であり、ランダムアクセス（またはページ）サ
イクル当たり最大１６ビットへのアクセスが可能であ
る。このため、データバスが６４または７２ビットもの
広さである最先端のコンピュータシステムの構成におい
ては問題が生じる。例えば、６４ビット幅のデータバス
をサポートするためには、メモリバンクあたり４つの並
列の「１６ビット用の」素子が必要である。チップ数が
多くなると、こんどはより広いボードスペースが必要と
なり、消費電力が増大し、プリント回路板において必要
な接続点の数も増大する。さらに、ＤＲＡＭ（モノリシ
ック）は、５１２ｋバイトまたは２Ｍバイトなどの決ま
ったサイズで構成されるため、メモリスペースがむだに
なることが多い。例えば、５１２ｋバイトの素子が用い
られるかまたは２Ｍバイトの素子が用いられるかによっ
て、各システムメモリバンクは、各々、（この場合に
は）１Ｍバイトまたは４Ｍバイトの対応する容量を有す
ることになる。３Ｍバイトなど、バンクあたりの必要容
量が上記容量の中間である場合は、容量の大きい方を選
択せねばならず、かなりのメモリスペースがむだにな
る。
る問題を以下に述べる。現在市販されているＤＲＡＭの
ほとんどにおいて、利用可能なデータ入出力ピンの最大
数は１６であり、ランダムアクセス（またはページ）サ
イクル当たり最大１６ビットへのアクセスが可能であ
る。このため、データバスが６４または７２ビットもの
広さである最先端のコンピュータシステムの構成におい
ては問題が生じる。例えば、６４ビット幅のデータバス
をサポートするためには、メモリバンクあたり４つの並
列の「１６ビット用の」素子が必要である。チップ数が
多くなると、こんどはより広いボードスペースが必要と
なり、消費電力が増大し、プリント回路板において必要
な接続点の数も増大する。さらに、ＤＲＡＭ（モノリシ
ック）は、５１２ｋバイトまたは２Ｍバイトなどの決ま
ったサイズで構成されるため、メモリスペースがむだに
なることが多い。例えば、５１２ｋバイトの素子が用い
られるかまたは２Ｍバイトの素子が用いられるかによっ
て、各システムメモリバンクは、各々、（この場合に
は）１Ｍバイトまたは４Ｍバイトの対応する容量を有す
ることになる。３Ｍバイトなど、バンクあたりの必要容
量が上記容量の中間である場合は、容量の大きい方を選
択せねばならず、かなりのメモリスペースがむだにな
る。
【０００４】広いデータポートを有するＤＲＡＭを構成
することは有利である。例えば、各々３２個のデータピ
ンを有する２つのＤＲＡＭ、または６４個のデータピン
を有する１つのＤＲＡＭは、１回のランダムアクセス中
に６４ビットのバスをサポートし得る。しかし、ピン数
の増大は、ほとんどの場合、素子コストの増大につなが
る。システムあたり１台のユニットしか必要としないＣ
ＰＵのような素子では、ピン数の増大によるコストの増
大は通常は許容範囲内である。これに対して、メモリ素
子の場合には、通常はシステムあたり相当数のメモリ素
子、典型的には、現在のアーキテクチャでは１０から２
０のメモリ素子が必要であるため、このようなコストの
増大は通常は許容範囲を超える。６４ビット幅の素子が
考慮されるとき、このピン数の問題は特に難しい問題と
なる。この場合、少なくとも６４個のデータピンおよび
約２１個の他のピン（アドレス、電源、および制御信号
用）が必要となる。現在利用可能なパッケージには６０
ピンと１００ピン数のものがある。従って、この場合に
は、多数のピンが未使用となるにもかかわらず、より高
価な１００ピンのパッケージを選択せねばならない。
することは有利である。例えば、各々３２個のデータピ
ンを有する２つのＤＲＡＭ、または６４個のデータピン
を有する１つのＤＲＡＭは、１回のランダムアクセス中
に６４ビットのバスをサポートし得る。しかし、ピン数
の増大は、ほとんどの場合、素子コストの増大につなが
る。システムあたり１台のユニットしか必要としないＣ
ＰＵのような素子では、ピン数の増大によるコストの増
大は通常は許容範囲内である。これに対して、メモリ素
子の場合には、通常はシステムあたり相当数のメモリ素
子、典型的には、現在のアーキテクチャでは１０から２
０のメモリ素子が必要であるため、このようなコストの
増大は通常は許容範囲を超える。６４ビット幅の素子が
考慮されるとき、このピン数の問題は特に難しい問題と
なる。この場合、少なくとも６４個のデータピンおよび
約２１個の他のピン（アドレス、電源、および制御信号
用）が必要となる。現在利用可能なパッケージには６０
ピンと１００ピン数のものがある。従って、この場合に
は、多数のピンが未使用となるにもかかわらず、より高
価な１００ピンのパッケージを選択せねばならない。
【０００５】従って、バス幅が広いメモリ素子を実現す
る回路および方法が必要である。特に、このような回路
および方法は、必ずしも限定はされないが、ＤＲＡＭメ
モリ素子に適用可能であるべきである。このようなバス
幅が広いメモリ素子を実現する場合、ピン数は最小限と
すべきだからである。
る回路および方法が必要である。特に、このような回路
および方法は、必ずしも限定はされないが、ＤＲＡＭメ
モリ素子に適用可能であるべきである。このようなバス
幅が広いメモリ素子を実現する場合、ピン数は最小限と
すべきだからである。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、少ないピン
数でバス幅が広いメモリ素子を提供することにある。
れたものであり、その目的とするところは、少ないピン
数でバス幅が広いメモリ素子を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるメモリ素子
は、マルチプレクスされたアドレス／データ入出力と、
メモリセルアレイと、少なくとも１つのアドレスビット
に応じて該アレイの該セルの少なくとも１つをアドレス
する回路と、データを該セルのうちのアドレスされたセ
ルと交換する回路と、第１期間中に、該マルチプレクス
された入出力に与えられたアドレスビットを、該アドレ
スする回路に渡し、第２期間中に、該交換する回路と該
マルチプレクスされた入出力との間のデータの交換を可
能にするように作動し得る制御回路と、を備えており、
そのことにより上記目的が達成される。
は、マルチプレクスされたアドレス／データ入出力と、
メモリセルアレイと、少なくとも１つのアドレスビット
に応じて該アレイの該セルの少なくとも１つをアドレス
する回路と、データを該セルのうちのアドレスされたセ
ルと交換する回路と、第１期間中に、該マルチプレクス
された入出力に与えられたアドレスビットを、該アドレ
スする回路に渡し、第２期間中に、該交換する回路と該
マルチプレクスされた入出力との間のデータの交換を可
能にするように作動し得る制御回路と、を備えており、
そのことにより上記目的が達成される。
【０００８】ある実施例では、前記第１期間は、前記メ
モリ素子によって受け取られるロウアドレスストローブ
のロジック高レベル期間によって定義され、前記第２期
間は、該ロウアドレスストローブのロジック低レベル期
間によって定義される。
モリ素子によって受け取られるロウアドレスストローブ
のロジック高レベル期間によって定義され、前記第２期
間は、該ロウアドレスストローブのロジック低レベル期
間によって定義される。
【０００９】ある実施例では、前記アドレスする回路
は、前記アレイに結合されるロウデコーダと、カラムデ
コーダとを備え、前記データを交換する回路は、該カラ
ムデコーダを該アレイに結合する複数のセンスアンプ
と、該カラムデコーダとを備え、また前記制御回路は、
前記第１期間中に、前記マルチプレクスされたピンを該
ロウデコーダおよび該カラムデコーダのアドレス入力に
選択的に結合し、また前記第２期間中に、該マルチプレ
クスされた入出力を該カラムデコーダのデータポートに
結合するように作動し得るマルチプレクスされた回路を
備えている。
は、前記アレイに結合されるロウデコーダと、カラムデ
コーダとを備え、前記データを交換する回路は、該カラ
ムデコーダを該アレイに結合する複数のセンスアンプ
と、該カラムデコーダとを備え、また前記制御回路は、
前記第１期間中に、前記マルチプレクスされたピンを該
ロウデコーダおよび該カラムデコーダのアドレス入力に
選択的に結合し、また前記第２期間中に、該マルチプレ
クスされた入出力を該カラムデコーダのデータポートに
結合するように作動し得るマルチプレクスされた回路を
備えている。
【００１０】ある実施例では、前記少なくとも１つのマ
ルチプレクスされた入出力は、前記第１期間中、マルチ
プレクスされたアドレスバスからロウアドレスビットお
よびカラムアドレスをシリアルに受け取る。
ルチプレクスされた入出力は、前記第１期間中、マルチ
プレクスされたアドレスバスからロウアドレスビットお
よびカラムアドレスをシリアルに受け取る。
【００１１】ある実施例では、前記データを前記アレイ
のうちの前記選択されたセルと交換する回路は、前記マ
ルチプレクスされた入出力に結合された入力と前記カラ
ムデコーダの前記データポートに結合された出力とを有
するデータラッチを含む書き込みパスと、該カラムデコ
ーダの該データポートに結合された読み出しアンプと、
該読み出しアンプに結合された出力ラッチと、該出力ラ
ッチを該マルチプレクスされた入出力に結合する出力バ
ッファとを有する読み出しパスとを備えている。
のうちの前記選択されたセルと交換する回路は、前記マ
ルチプレクスされた入出力に結合された入力と前記カラ
ムデコーダの前記データポートに結合された出力とを有
するデータラッチを含む書き込みパスと、該カラムデコ
ーダの該データポートに結合された読み出しアンプと、
該読み出しアンプに結合された出力ラッチと、該出力ラ
ッチを該マルチプレクスされた入出力に結合する出力バ
ッファとを有する読み出しパスとを備えている。
【００１２】ある実施例では、前記交換する回路は、書
き込み動作中、前記マルチプレクスされた入出力を前記
カラムデコーダの前記データポートに結合するための第
１パスと、読み出し動作中、該少なくとも１つのマルチ
プレクスされた入出力を該カラムデコーダの該データポ
ートに結合するための第２パスと、を備えている。
き込み動作中、前記マルチプレクスされた入出力を前記
カラムデコーダの前記データポートに結合するための第
１パスと、読み出し動作中、該少なくとも１つのマルチ
プレクスされた入出力を該カラムデコーダの該データポ
ートに結合するための第２パスと、を備えている。
【００１３】ある実施例では、前記第１期間中はプリチ
ャージの状態にある。
ャージの状態にある。
【００１４】ある実施例では、前記メモリ素子はシンク
ロナスＤＲＡＭ素子であり、前記少なくとも１つのアド
レスビットおよびデータは、クロックと同期して前記少
なくとも１つのマルチプレクスされた入出力に与えられ
る。
ロナスＤＲＡＭ素子であり、前記少なくとも１つのアド
レスビットおよびデータは、クロックと同期して前記少
なくとも１つのマルチプレクスされた入出力に与えられ
る。
【００１５】本発明によるメモリ素子は、少なくとも１
つのアドレス専用ピンと、少なくとも１つのデータ専用
ピンと、少なくとも１つのマルチプレクスされたアドレ
ス／データピンと、ロウおよびカラムに配置されたダイ
ナミックランダムアクセスメモリセルアレイであって、
該ロウの各々はワードラインに接続し、該カラムの各々
はビットラインに接続するアレイと、該アドレス専用ピ
ンおよび該マルチプレクスされたアドレス／データピン
で受け取られたアドレスビットに応じて、１つのワード
ラインおよび少なくとも１つのビットラインを選択し、
少なくとも１つの該セルを有する選択された格納位置へ
のアクセスを可能にするアドレス回路と、該マルチプレ
クスされたアドレス／データピンおよび該データ専用ピ
ンと該アレイとの間のデータの交換を制御するデータ制
御回路と、非アクティブ期間中においては、該マルチプ
レクスされたアドレス／データピンに与えられる少なく
とも１つのアドレスビットを該アドレス回路に渡すため
に、該マルチプレクスされたアドレス／データピンを該
アドレス回路に結合し、またアクティブ期間中において
は、該マルチプレクスされたアドレス／データピンと該
アレイとの間でデータビットを交換するために、該マル
チプレクスされたアドレス／データピンを該データ制御
回路に結合するように作動し得るデータ入出力回路と、
を備えており、そのことにより上記目的が達成される。
つのアドレス専用ピンと、少なくとも１つのデータ専用
ピンと、少なくとも１つのマルチプレクスされたアドレ
ス／データピンと、ロウおよびカラムに配置されたダイ
ナミックランダムアクセスメモリセルアレイであって、
該ロウの各々はワードラインに接続し、該カラムの各々
はビットラインに接続するアレイと、該アドレス専用ピ
ンおよび該マルチプレクスされたアドレス／データピン
で受け取られたアドレスビットに応じて、１つのワード
ラインおよび少なくとも１つのビットラインを選択し、
少なくとも１つの該セルを有する選択された格納位置へ
のアクセスを可能にするアドレス回路と、該マルチプレ
クスされたアドレス／データピンおよび該データ専用ピ
ンと該アレイとの間のデータの交換を制御するデータ制
御回路と、非アクティブ期間中においては、該マルチプ
レクスされたアドレス／データピンに与えられる少なく
とも１つのアドレスビットを該アドレス回路に渡すため
に、該マルチプレクスされたアドレス／データピンを該
アドレス回路に結合し、またアクティブ期間中において
は、該マルチプレクスされたアドレス／データピンと該
アレイとの間でデータビットを交換するために、該マル
チプレクスされたアドレス／データピンを該データ制御
回路に結合するように作動し得るデータ入出力回路と、
を備えており、そのことにより上記目的が達成される。
【００１６】ある実施例では、前記入力制御回路はさら
に、前記アクティブ期間中に、前記データ専用ピンと前
記アレイとの間でデータビットを交換するために、該デ
ータ専用ピンを前記データ制御回路に結合するように作
動し得る。
に、前記アクティブ期間中に、前記データ専用ピンと前
記アレイとの間でデータビットを交換するために、該デ
ータ専用ピンを前記データ制御回路に結合するように作
動し得る。
【００１７】ある実施例では、前記データ制御回路は、
前記アレイの前記ビットラインに結合した複数のセンス
アンプと、該センスアンプに結合したカラムデコーダ
と、前記マルチプレクスされたピンと前記データ専用ピ
ンに結合した入力バッファと、データラッチと、前記ア
クティブ期間中に該マルチプレクスされたピンと該デー
タピンとを該データラッチに結合するためのマルチプレ
クサとを備え、該データラッチは、受け取られたライト
イネーブル信号に応じてデータを該カラムデコーダに結
合する、書き込みデータパスと、該カラムデコーダに結
合した読み出しアンプと、該読み出しアンプに結合した
出力ラッチと、該出力ラッチに結合した出力バッファと
を備え、該出力バッファは、出力イネーブル信号に応じ
て該出力ラッチを該データ専用ピンと該マルチプレクス
されたピンに結合する、読み出しデータパスと、を備え
ている。
前記アレイの前記ビットラインに結合した複数のセンス
アンプと、該センスアンプに結合したカラムデコーダ
と、前記マルチプレクスされたピンと前記データ専用ピ
ンに結合した入力バッファと、データラッチと、前記ア
クティブ期間中に該マルチプレクスされたピンと該デー
タピンとを該データラッチに結合するためのマルチプレ
クサとを備え、該データラッチは、受け取られたライト
イネーブル信号に応じてデータを該カラムデコーダに結
合する、書き込みデータパスと、該カラムデコーダに結
合した読み出しアンプと、該読み出しアンプに結合した
出力ラッチと、該出力ラッチに結合した出力バッファと
を備え、該出力バッファは、出力イネーブル信号に応じ
て該出力ラッチを該データ専用ピンと該マルチプレクス
されたピンに結合する、読み出しデータパスと、を備え
ている。
【００１８】ある実施例では、前記マルチプレクサは、
前記アクティブ期間を定義する受け取られたロウアドレ
スストローブのロジック低レベル期間に応じて、前記マ
ルチプレクスされたピンと前記データピンとを前記デー
タラッチに結合する。
前記アクティブ期間を定義する受け取られたロウアドレ
スストローブのロジック低レベル期間に応じて、前記マ
ルチプレクスされたピンと前記データピンとを前記デー
タラッチに結合する。
【００１９】ある実施例では、前記非アクティブ期間
は、受け取られたロウアドレスストローブのロジック高
レベルサイクルに対応し、前記アクティブ期間は、該ロ
ウアドレスストローブのロジック低レベルサイクルに対
応する。
は、受け取られたロウアドレスストローブのロジック高
レベルサイクルに対応し、前記アクティブ期間は、該ロ
ウアドレスストローブのロジック低レベルサイクルに対
応する。
【００２０】ある実施例では、前記少なくとも１つのア
ドレス専用ピンは高位のアドレスビットを受け取る。
ドレス専用ピンは高位のアドレスビットを受け取る。
【００２１】本発明による処理システムは、データを演
算する処理回路と、該処理回路に結合したアドレスバス
と、該処理回路に結合したデータバスと、メモリ素子で
あって、マルチプレクスされたアドレス／データ入力
と、メモリセルアレイと、少なくとも１つのアドレスビ
ットに応じて、該アレイの該セルの少なくとも１つをア
ドレスする回路と、データを該セルのうちのアドレスさ
れたセルと交換する回路と、第１期間中に、該マルチプ
レクスされたピンに与えられたアドレスビットを、該ア
ドレス用回路に渡し、また第２期間中に、該交換用回路
と該マルチプレクスされたピンとの間のデータの交換を
可能にするように作動し得る制御回路と、を有するメモ
リ素子と、該アドレスバスおよび該データバスから受け
取られたアドレスビットおよびデータビットを、該メモ
リ素子の該マルチプレクスされたアドレス／データピン
に選択的に結合するためのインタフェース回路と、を備
えており、そのことにより上記目的が達成される。
算する処理回路と、該処理回路に結合したアドレスバス
と、該処理回路に結合したデータバスと、メモリ素子で
あって、マルチプレクスされたアドレス／データ入力
と、メモリセルアレイと、少なくとも１つのアドレスビ
ットに応じて、該アレイの該セルの少なくとも１つをア
ドレスする回路と、データを該セルのうちのアドレスさ
れたセルと交換する回路と、第１期間中に、該マルチプ
レクスされたピンに与えられたアドレスビットを、該ア
ドレス用回路に渡し、また第２期間中に、該交換用回路
と該マルチプレクスされたピンとの間のデータの交換を
可能にするように作動し得る制御回路と、を有するメモ
リ素子と、該アドレスバスおよび該データバスから受け
取られたアドレスビットおよびデータビットを、該メモ
リ素子の該マルチプレクスされたアドレス／データピン
に選択的に結合するためのインタフェース回路と、を備
えており、そのことにより上記目的が達成される。
【００２２】ある実施例では、前記処理回路は汎用マイ
クロプロセッサを有する。
クロプロセッサを有する。
【００２３】ある実施例では、前記処理回路はディスプ
レイコントローラを有する。
レイコントローラを有する。
【００２４】ある実施例では、前記メモリセルアレイ
は、ダイナミックランダムアクセスメモリセルアレイを
有する。
は、ダイナミックランダムアクセスメモリセルアレイを
有する。
【００２５】ある実施例では、前記メモリは、システム
メモリの一部を形成する。
メモリの一部を形成する。
【００２６】ある実施例では、前記メモリは、フレーム
バッファの一部を形成する。
バッファの一部を形成する。
【００２７】ある実施例では、前記インタフェース回路
は、コアロジックを有する。
は、コアロジックを有する。
【００２８】本発明によるメモリ素子を制御する方法
は、マルチプレクスされたアドレス／データ入出力と、
メモリセルアレイと、該アレイ内のセルにアドレスする
ためのアドレス回路と、データをアドレスされたセルと
交換するためのデータ入出力回路と、を備えたメモリ素
子を制御する方法であって、第１期間中に、該マルチプ
レクスされた入出力に与えられた少なくとも１つのアド
レスビットを該アドレス回路に渡すステップと、第２期
間中に、該データ入出力回路と該マルチプレクスされた
入出力との間でデータを交換するステップと、を包含し
ており、そのことにより上記目的が達成される。
は、マルチプレクスされたアドレス／データ入出力と、
メモリセルアレイと、該アレイ内のセルにアドレスする
ためのアドレス回路と、データをアドレスされたセルと
交換するためのデータ入出力回路と、を備えたメモリ素
子を制御する方法であって、第１期間中に、該マルチプ
レクスされた入出力に与えられた少なくとも１つのアド
レスビットを該アドレス回路に渡すステップと、第２期
間中に、該データ入出力回路と該マルチプレクスされた
入出力との間でデータを交換するステップと、を包含し
ており、そのことにより上記目的が達成される。
【００２９】ある実施例では、前記渡すステップは、プ
リチャージサイクル中に少なくとも１つのアドレスビッ
トを渡すステップを包含する。
リチャージサイクル中に少なくとも１つのアドレスビッ
トを渡すステップを包含する。
【００３０】ある実施例では、前記プリチャージサイク
ルは、受け取られたロウアドレスストローブのロジック
高レベル期間に対応する。
ルは、受け取られたロウアドレスストローブのロジック
高レベル期間に対応する。
【００３１】ある実施例では、前記渡すステップは、マ
ルチプレクスされたアドレスバスから受け取られた少な
くとも１つのロウアドレスビットを渡すステップと、こ
れとシリアルに、該マルチプレクスされたアドレスバス
からの少なくとも１つのカラムアドレスビットを渡すス
テップと、を包含する。
ルチプレクスされたアドレスバスから受け取られた少な
くとも１つのロウアドレスビットを渡すステップと、こ
れとシリアルに、該マルチプレクスされたアドレスバス
からの少なくとも１つのカラムアドレスビットを渡すス
テップと、を包含する。
【００３２】本発明によるダイナミックランダムアクセ
スメモリを操作する方法は、少なくとも１つのアドレス
専用ピンと、少なくとも１つのデータ専用ピンと、少な
くとも１つのマルチプレクスされたアドレス／データピ
ンと、ダイナミックランダムアクセスメモリセルアレイ
と、該アドレス専用ピンおよび該マルチプレクスされた
アドレス／データピンで受け取られたアドレスビットに
応じて、該アレイ内の少なくとも１つのセルの選択され
た格納位置にアクセスするためのアドレス回路と、該マ
ルチプレクスされたアドレス／データピンおよび該デー
タ専用ピンと選択された位置との間のデータ交換を制御
するためのデータ制御回路と、を備えたダイナミックラ
ンダムアクセスメモリを操作する方法であって、プリチ
ャージ中に、該マルチプレクスされたアドレス／データ
ピンを該アドレス回路に結合するステップと、該マルチ
プレクスされたピンに与えられる少なくとも１つのアド
レスビットを該アドレス回路に渡すステップと、アクテ
ィブ期間中に、該マルチプレクスされたアドレスピンを
データ制御回路に結合するステップと、データビットを
該マルチプレクスされたピンと該アレイとの間で交換す
るステップと、を包含しており、そのことにより上記目
的が達成される。
スメモリを操作する方法は、少なくとも１つのアドレス
専用ピンと、少なくとも１つのデータ専用ピンと、少な
くとも１つのマルチプレクスされたアドレス／データピ
ンと、ダイナミックランダムアクセスメモリセルアレイ
と、該アドレス専用ピンおよび該マルチプレクスされた
アドレス／データピンで受け取られたアドレスビットに
応じて、該アレイ内の少なくとも１つのセルの選択され
た格納位置にアクセスするためのアドレス回路と、該マ
ルチプレクスされたアドレス／データピンおよび該デー
タ専用ピンと選択された位置との間のデータ交換を制御
するためのデータ制御回路と、を備えたダイナミックラ
ンダムアクセスメモリを操作する方法であって、プリチ
ャージ中に、該マルチプレクスされたアドレス／データ
ピンを該アドレス回路に結合するステップと、該マルチ
プレクスされたピンに与えられる少なくとも１つのアド
レスビットを該アドレス回路に渡すステップと、アクテ
ィブ期間中に、該マルチプレクスされたアドレスピンを
データ制御回路に結合するステップと、データビットを
該マルチプレクスされたピンと該アレイとの間で交換す
るステップと、を包含しており、そのことにより上記目
的が達成される。
【００３３】ある実施例では、前記少なくとも１つのア
ドレスビットを渡すステップは、ロウアドレスビットお
よびカラムアドレスビットをシリアルに渡すステップを
包含する。
ドレスビットを渡すステップは、ロウアドレスビットお
よびカラムアドレスビットをシリアルに渡すステップを
包含する。
【００３４】ある実施例では、前記交換するステップ
は、前記マルチプレクスされたピンに与えられたデータ
を前記メモリアレイに書き込むステップを包含する。
は、前記マルチプレクスされたピンに与えられたデータ
を前記メモリアレイに書き込むステップを包含する。
【００３５】ある実施例では、前記交換するステップ
は、前記マルチプレクスされたピンを介して前記メモリ
アレイからデータを読み出すステップを包含する。
は、前記マルチプレクスされたピンを介して前記メモリ
アレイからデータを読み出すステップを包含する。
【００３６】以下、作用について説明する。
【００３７】本発明の原理は広いデータポートのメモリ
素子の設計および製造を提供する。特に、これらの原理
はダイナミックランダムアクセスメモリ素子（ＤＲＡ
Ｍ）に適用され得るが、広いデータインタフェースが必
要な、ＳＲＡＭなどの他のタイプのメモリ素子にも等し
く適応される。一般に、本発明によれば、メモリ素子へ
の１つ以上の入力がマルチプレクスされ、これにより、
ある動作サイクル中はアドレスビットが受け取られ、別
の動作サイクル中はデータビットが受け取られるかまた
は転送（交換）され得る。このような方法で少なくとも
いくつかの入力をマルチプレクスすることによって、従
来の素子で可能であるよりも多くのデータビットが同時
にメモリ素子により交換され得る。最も重要な利点は、
従来のパッケージで、（パッケージの）相互接続ピンの
数を増やさずに、より広いアドレスポートを提供し得る
ことである。
素子の設計および製造を提供する。特に、これらの原理
はダイナミックランダムアクセスメモリ素子（ＤＲＡ
Ｍ）に適用され得るが、広いデータインタフェースが必
要な、ＳＲＡＭなどの他のタイプのメモリ素子にも等し
く適応される。一般に、本発明によれば、メモリ素子へ
の１つ以上の入力がマルチプレクスされ、これにより、
ある動作サイクル中はアドレスビットが受け取られ、別
の動作サイクル中はデータビットが受け取られるかまた
は転送（交換）され得る。このような方法で少なくとも
いくつかの入力をマルチプレクスすることによって、従
来の素子で可能であるよりも多くのデータビットが同時
にメモリ素子により交換され得る。最も重要な利点は、
従来のパッケージで、（パッケージの）相互接続ピンの
数を増やさずに、より広いアドレスポートを提供し得る
ことである。
【００３８】本発明の１つの実施態様によれば、マルチ
プレクスされたアドレス／データ入出力を有するメモリ
素子が提供される。メモリ素子は、メモリセルアレイ、
少なくとも１つのアドレスビットに応じてアレイ内のセ
ルの少なくとも１つをアドレスする回路、およびデータ
をアドレスされたセルと交換する回路を有する。メモリ
素子はさらに、第１期間中に、マルチプレクスされた入
出力に与えられたアドレスビットをアドレスする回路に
渡し、第２期間中に、交換する回路とマルチプレクスさ
れた入出力との間のデータの交換を可能にするように作
動し得る制御回路を有する。
プレクスされたアドレス／データ入出力を有するメモリ
素子が提供される。メモリ素子は、メモリセルアレイ、
少なくとも１つのアドレスビットに応じてアレイ内のセ
ルの少なくとも１つをアドレスする回路、およびデータ
をアドレスされたセルと交換する回路を有する。メモリ
素子はさらに、第１期間中に、マルチプレクスされた入
出力に与えられたアドレスビットをアドレスする回路に
渡し、第２期間中に、交換する回路とマルチプレクスさ
れた入出力との間のデータの交換を可能にするように作
動し得る制御回路を有する。
【００３９】本発明の第２実施態様では、少なくとも１
つのアドレス専用ピンと、少なくとも１つのデータ専用
ピンと、少なくとも１つのマルチプレクスされたアドレ
ス／データピンとを有するメモリ素子が提供される。メ
モリ素子は、ロウおよびカラムに配置されたダイナミッ
クランダムアクセスメモリセルアレイを有し、各ロウは
ワードラインに対応し、各カラムはビットラインに対応
する。１つのワードラインおよび少なくとも１つのビッ
トラインを選択して、アドレス専用ピンおよびマルチプ
レクスされたアドレス／データピンで受け取られたアド
レスビットに応じて、少なくとも１つのセルを有する選
択された格納位置へのアクセスを可能にするアドレス回
路が提供される。マルチプレクスされたアドレス／デー
タピンおよびデータ専用ピンとアレイとの間のデータの
交換を制御するためのデータ制御回路が提供される。ま
た、非アクティブ期間中に、マルチプレクスされたピン
に与えられる少なくとも１つのアドレスビットをアドレ
ス回路に渡すために、マルチプレクスされたピンをアド
レス回路に結合するように作動し得るデータ入出力回路
もまた提供される。入出力回路は、アクティブ期間中
は、マルチプレクスされたピンとアレイとの間でデータ
ビットを交換するために、マルチプレクスされたアドレ
ス／データピンをデータ制御回路に結合するように作動
し得る。
つのアドレス専用ピンと、少なくとも１つのデータ専用
ピンと、少なくとも１つのマルチプレクスされたアドレ
ス／データピンとを有するメモリ素子が提供される。メ
モリ素子は、ロウおよびカラムに配置されたダイナミッ
クランダムアクセスメモリセルアレイを有し、各ロウは
ワードラインに対応し、各カラムはビットラインに対応
する。１つのワードラインおよび少なくとも１つのビッ
トラインを選択して、アドレス専用ピンおよびマルチプ
レクスされたアドレス／データピンで受け取られたアド
レスビットに応じて、少なくとも１つのセルを有する選
択された格納位置へのアクセスを可能にするアドレス回
路が提供される。マルチプレクスされたアドレス／デー
タピンおよびデータ専用ピンとアレイとの間のデータの
交換を制御するためのデータ制御回路が提供される。ま
た、非アクティブ期間中に、マルチプレクスされたピン
に与えられる少なくとも１つのアドレスビットをアドレ
ス回路に渡すために、マルチプレクスされたピンをアド
レス回路に結合するように作動し得るデータ入出力回路
もまた提供される。入出力回路は、アクティブ期間中
は、マルチプレクスされたピンとアレイとの間でデータ
ビットを交換するために、マルチプレクスされたアドレ
ス／データピンをデータ制御回路に結合するように作動
し得る。
【００４０】本発明の原理はまた、データ処理および他
のＰＣ（パーソナルコンピュータ）サブシステムにも適
応され得る。このような１つの実施態様によれば、デー
タに演算をおこなうための処理回路と、処理回路に結合
したアドレスバスと、処理回路に結合したデータバス
と、メモリ素子とを有する処理システムが提供される。
メモリ素子は、マルチプレクスされたアドレス／データ
入力と、メモリセルアレイと、アレイ内のセルの少なく
とも１つをアドレスするための回路と、データをアドレ
スされたセルと交換するための回路と、制御回路とを有
する。制御回路は、第１期間中に、マルチプレクスされ
たピンに与えられたアドレスビットをアドレスする回路
に渡し、第２期間中に、交換する回路とマルチプレクス
されたピンとの間のデータの交換を可能にするように作
動可能である。処理システムはさらに、アドレスバスお
よびデータバスから受け取られるアドレスおよびデータ
ビットをメモリ素子のマルチプレクスされたアドレス／
データピンに選択的に結合するためのインタフェース回
路を有する。
のＰＣ（パーソナルコンピュータ）サブシステムにも適
応され得る。このような１つの実施態様によれば、デー
タに演算をおこなうための処理回路と、処理回路に結合
したアドレスバスと、処理回路に結合したデータバス
と、メモリ素子とを有する処理システムが提供される。
メモリ素子は、マルチプレクスされたアドレス／データ
入力と、メモリセルアレイと、アレイ内のセルの少なく
とも１つをアドレスするための回路と、データをアドレ
スされたセルと交換するための回路と、制御回路とを有
する。制御回路は、第１期間中に、マルチプレクスされ
たピンに与えられたアドレスビットをアドレスする回路
に渡し、第２期間中に、交換する回路とマルチプレクス
されたピンとの間のデータの交換を可能にするように作
動可能である。処理システムはさらに、アドレスバスお
よびデータバスから受け取られるアドレスおよびデータ
ビットをメモリ素子のマルチプレクスされたアドレス／
データピンに選択的に結合するためのインタフェース回
路を有する。
【００４１】本発明の原理はさらに、メモリ素子を制御
するための方法において具体化される。１つの実施態様
によれば、メモリ素子を制御するための方法が提供され
る。メモリ素子は、マルチプレクスされたアドレス／デ
ータ入出力と、メモリセルアレイと、アレイ内のセルを
アドレスするためのアドレス回路と、データをアドレス
されたセルと交換するためのデータ入出力回路とを有す
る。この方法は、第１期間中に、マルチプレクスされた
入出力に与えられる少なくとも１つのアドレスビットを
アドレス回路に渡すステップと、第２期間中に、交換す
る回路とマルチプレクスされた入出力との間でデータを
交換するステップとを包含する。
するための方法において具体化される。１つの実施態様
によれば、メモリ素子を制御するための方法が提供され
る。メモリ素子は、マルチプレクスされたアドレス／デ
ータ入出力と、メモリセルアレイと、アレイ内のセルを
アドレスするためのアドレス回路と、データをアドレス
されたセルと交換するためのデータ入出力回路とを有す
る。この方法は、第１期間中に、マルチプレクスされた
入出力に与えられる少なくとも１つのアドレスビットを
アドレス回路に渡すステップと、第２期間中に、交換す
る回路とマルチプレクスされた入出力との間でデータを
交換するステップとを包含する。
【００４２】別の実施態様によれば、少なくとも１つの
アドレス専用ピンと、少なくとも１つのデータ専用ピン
と、少なくとも１つのマルチプレクスされたアドレス／
データピンと、ダイナミックランダムアクセスメモリセ
ルアレイと、アレイ内の格納位置を選択するためのアド
レス回路と、マルチプレクスされたアドレス／データピ
ンおよびデータ専用ピンとアドレスされた位置との間の
データ交換を制御するためのデータ制御回路とを有する
ＤＲＡＭを操作する方法が提供される。プリチャージ中
に、マルチプレクスされたアドレス／データピンはアド
レス回路に結合される。マルチプレクスされたピンに与
えられる少なくとも１つのアドレスビットがアドレス回
路に渡される。次に、アクティブ期間中に、マルチプレ
クスされたアドレスピンはデータ制御回路に切り換えら
れ、データビットはマルチプレクスされたピンとアレイ
内のアドレスされた位置との間で交換される。
アドレス専用ピンと、少なくとも１つのデータ専用ピン
と、少なくとも１つのマルチプレクスされたアドレス／
データピンと、ダイナミックランダムアクセスメモリセ
ルアレイと、アレイ内の格納位置を選択するためのアド
レス回路と、マルチプレクスされたアドレス／データピ
ンおよびデータ専用ピンとアドレスされた位置との間の
データ交換を制御するためのデータ制御回路とを有する
ＤＲＡＭを操作する方法が提供される。プリチャージ中
に、マルチプレクスされたアドレス／データピンはアド
レス回路に結合される。マルチプレクスされたピンに与
えられる少なくとも１つのアドレスビットがアドレス回
路に渡される。次に、アクティブ期間中に、マルチプレ
クスされたアドレスピンはデータ制御回路に切り換えら
れ、データビットはマルチプレクスされたピンとアレイ
内のアドレスされた位置との間で交換される。
【００４３】本発明の原理は従来のメモリ素子に優る大
きな利点を提供する。特に、１台の素子で６４ビットま
たは７２ビットデータバスなどの広いデータバスを提供
し得る広いデータポートメモリ素子が構成され得る。さ
らに、広いデータ素子は、従来のパッケージにパッケー
ジ化され得、および／または与えられたパッケージに納
められた与えられた素子に広いデータポートが提供され
得る。この結果、所定のメモリシステムを構成するため
に必要な素子は少なくて済み、メモリ使用が最適化され
得る。
きな利点を提供する。特に、１台の素子で６４ビットま
たは７２ビットデータバスなどの広いデータバスを提供
し得る広いデータポートメモリ素子が構成され得る。さ
らに、広いデータ素子は、従来のパッケージにパッケー
ジ化され得、および／または与えられたパッケージに納
められた与えられた素子に広いデータポートが提供され
得る。この結果、所定のメモリシステムを構成するため
に必要な素子は少なくて済み、メモリ使用が最適化され
得る。
【００４４】
【発明の実施の形態】本発明の原理およびこれらの利点
は、図１〜図５(a)および(b)に示した実施態様を参照す
ることによって最良に理解され得る。図面において、同
じ参照符号は同じ構成要素を示す。本発明の原理を具体
化するメモリ素子は多くのアプリケーションにおいて用
いられるが、例として、このようなメモリ素子を、パー
ソナルコンピュータで典型的に用いられる基本的な処理
システムアーキテクチャとの関連において述べる。
は、図１〜図５(a)および(b)に示した実施態様を参照す
ることによって最良に理解され得る。図面において、同
じ参照符号は同じ構成要素を示す。本発明の原理を具体
化するメモリ素子は多くのアプリケーションにおいて用
いられるが、例として、このようなメモリ素子を、パー
ソナルコンピュータで典型的に用いられる基本的な処理
システムアーキテクチャとの関連において述べる。
【００４５】図１は、処理システム１００の一部を示す
高レベル機能ブロック図である。システム１００は、中
央処理装置（ＣＰＵ）１０１、ＣＰＵローカルバス１０
２、コアロジック１０３、ディスプレイコントローラ１
０４、システムメモリ１０５、デジタル／アナログコン
バータ（ＤＡＣ）１０６、フレームバッファ１０８、お
よびディスプレイ装置１０７を有する。
高レベル機能ブロック図である。システム１００は、中
央処理装置（ＣＰＵ）１０１、ＣＰＵローカルバス１０
２、コアロジック１０３、ディスプレイコントローラ１
０４、システムメモリ１０５、デジタル／アナログコン
バータ（ＤＡＣ）１０６、フレームバッファ１０８、お
よびディスプレイ装置１０７を有する。
【００４６】ＣＰＵ１０１は、システム１００の全体的
な動作を制御する「マスタ」である。特に、ＣＰＵ１０
１は、様々なデータ処理機能を実行し、ユーザの命令お
よび／またはアプリケーションソフトウェアの実行に応
じて、ディスプレイユニット１０７上に表示されるグラ
フィックデータの内容を決定する。ＣＰＵ１０１は、例
えば、市販のパーソナルコンピュータで用いられる、イ
ンテル社のペンティアム（Intel Pentium）クラスのマ
イクロプロセッサなどの汎用マイクロプロセッサであり
得る。ＣＰＵ１０１は、例えば、特別なバスまたは汎用
バス（業界で統一されたバス）であり得るＣＰＵローカ
ルバス１０２を介してシステム１００の残りの構成要素
と接続する。
な動作を制御する「マスタ」である。特に、ＣＰＵ１０
１は、様々なデータ処理機能を実行し、ユーザの命令お
よび／またはアプリケーションソフトウェアの実行に応
じて、ディスプレイユニット１０７上に表示されるグラ
フィックデータの内容を決定する。ＣＰＵ１０１は、例
えば、市販のパーソナルコンピュータで用いられる、イ
ンテル社のペンティアム（Intel Pentium）クラスのマ
イクロプロセッサなどの汎用マイクロプロセッサであり
得る。ＣＰＵ１０１は、例えば、特別なバスまたは汎用
バス（業界で統一されたバス）であり得るＣＰＵローカ
ルバス１０２を介してシステム１００の残りの構成要素
と接続する。
【００４７】ＣＰＵ１０１の指示により、コアロジック
１０３は、ＣＰＵ１０１、ディスプレイコントローラ１
０４、およびシステムメモリ１０５の間のデータ、アド
レス、制御信号、および命令の交換を制御する。コアロ
ジック１０３は、システムの残りの構成要素と、特にＣ
ＰＵ１０１と適合するように設計された多くの市販のコ
アロジックチップセットのいずれかであり得る。図示し
たシステムのチップ１１２のような１つ以上のコアロジ
ックチップは、典型的には、「アドレス集約型（addres
s intensive）」であり、図１のチップ１１４のような
１つ以上のコアロジックチップは「データ集約型（data
intensive）」である。ＣＰＵ１０１はコアロジック１
０３と直接、または外部（Ｌ２）キャッシュ１１５を介
して接続し得る。Ｌ２キャッシュ１１５は、例えば、２
５６ＫバイトのファーストＳＲＡＭ素子であり得る。Ｃ
ＰＵ１０１はまたオンボード（Ｌ１）キャッシュをも有
していてよい。
１０３は、ＣＰＵ１０１、ディスプレイコントローラ１
０４、およびシステムメモリ１０５の間のデータ、アド
レス、制御信号、および命令の交換を制御する。コアロ
ジック１０３は、システムの残りの構成要素と、特にＣ
ＰＵ１０１と適合するように設計された多くの市販のコ
アロジックチップセットのいずれかであり得る。図示し
たシステムのチップ１１２のような１つ以上のコアロジ
ックチップは、典型的には、「アドレス集約型（addres
s intensive）」であり、図１のチップ１１４のような
１つ以上のコアロジックチップは「データ集約型（data
intensive）」である。ＣＰＵ１０１はコアロジック１
０３と直接、または外部（Ｌ２）キャッシュ１１５を介
して接続し得る。Ｌ２キャッシュ１１５は、例えば、２
５６ＫバイトのファーストＳＲＡＭ素子であり得る。Ｃ
ＰＵ１０１はまたオンボード（Ｌ１）キャッシュをも有
していてよい。
【００４８】ディスプレイコントローラ１０４は、多く
の市販のＶＧＡディスプレイコントローラのいずれかで
あり得る。ディスプレイコントローラ１０４は、コアロ
ジック１０３を介してＣＰＵ１０１から、またはＣＰＵ
ローカルバス１０２を介してＣＰＵ１０１から直接、デ
ータ、命令、および／またはアドレスを受け取り得る。
データ、命令、およびアドレスは、コアロジック１０３
を介してディスプレイコントローラ１０４とシステムメ
モリ１０５との間で交換される。さらに、アドレスおよ
び命令は、例えばＰＣＩローカルバスであり得るローカ
ルバスを介して、コアロジック１０３とディスプレイコ
ントローラ１０４との間で交換され得る。一般に、ディ
スプレイコントローラ１０４はスクリーンリフレッシュ
を制御し、ライン引き、多角形塗りつぶし、色空間変
換、表示データ補間・ズーミング、およびビデオストリ
ーミングなどの有限のグラフィック機能を実行し、また
パワーマネジメントなどの他の重要でない管理をおこな
う。最も重要なことは、ディスプレイコントローラ１０
４は、スクリーンリフレッシュ中にフレームバッファ１
０８からディスプレイ装置１０７への画素データのラス
ターを制御し、また表示データをアップデートするとき
にＣＰＵ１０１とフレームバッファ１０８とをインタフ
ェースする。ビデオデータはディスプレイコントローラ
１０４に直接、入力される。
の市販のＶＧＡディスプレイコントローラのいずれかで
あり得る。ディスプレイコントローラ１０４は、コアロ
ジック１０３を介してＣＰＵ１０１から、またはＣＰＵ
ローカルバス１０２を介してＣＰＵ１０１から直接、デ
ータ、命令、および／またはアドレスを受け取り得る。
データ、命令、およびアドレスは、コアロジック１０３
を介してディスプレイコントローラ１０４とシステムメ
モリ１０５との間で交換される。さらに、アドレスおよ
び命令は、例えばＰＣＩローカルバスであり得るローカ
ルバスを介して、コアロジック１０３とディスプレイコ
ントローラ１０４との間で交換され得る。一般に、ディ
スプレイコントローラ１０４はスクリーンリフレッシュ
を制御し、ライン引き、多角形塗りつぶし、色空間変
換、表示データ補間・ズーミング、およびビデオストリ
ーミングなどの有限のグラフィック機能を実行し、また
パワーマネジメントなどの他の重要でない管理をおこな
う。最も重要なことは、ディスプレイコントローラ１０
４は、スクリーンリフレッシュ中にフレームバッファ１
０８からディスプレイ装置１０７への画素データのラス
ターを制御し、また表示データをアップデートするとき
にＣＰＵ１０１とフレームバッファ１０８とをインタフ
ェースする。ビデオデータはディスプレイコントローラ
１０４に直接、入力される。
【００４９】デジタル／アナログコンバータ１０６は、
コントローラ１０４からデジタルデータを受け取り、ア
ナログデータを出力し、これによりディスプレイ装置１
０７を駆動させる。例示した実施態様では、ＤＡＣ１０
６はディスプレイコントローラ１０４と共に１つのチッ
プ上に集積化される。システム１００の特定の形態によ
り、オプションとして、ＤＡＣ１０６はまた、例えば、
色パレット、ＹＵＶからＲＧＢへのフォーマット変換回
路、および／またはＸおよびＹズーミング回路を有し得
る。ディスプレイ１０７は、例えば、ＣＲＴユニット、
液晶表示装置、エレクトロルミネセンス表示装置、プラ
ズマ表示装置、または複数の画素として画面上に画像を
表示する他のタイプのディスプレイ装置であり得る。他
の実施態様では、「ディスプレイ装置」１０７は、レー
ザプリンタまたは類似の文書表示／印刷装置などの別の
タイプの出力装置であり得る。
コントローラ１０４からデジタルデータを受け取り、ア
ナログデータを出力し、これによりディスプレイ装置１
０７を駆動させる。例示した実施態様では、ＤＡＣ１０
６はディスプレイコントローラ１０４と共に１つのチッ
プ上に集積化される。システム１００の特定の形態によ
り、オプションとして、ＤＡＣ１０６はまた、例えば、
色パレット、ＹＵＶからＲＧＢへのフォーマット変換回
路、および／またはＸおよびＹズーミング回路を有し得
る。ディスプレイ１０７は、例えば、ＣＲＴユニット、
液晶表示装置、エレクトロルミネセンス表示装置、プラ
ズマ表示装置、または複数の画素として画面上に画像を
表示する他のタイプのディスプレイ装置であり得る。他
の実施態様では、「ディスプレイ装置」１０７は、レー
ザプリンタまたは類似の文書表示／印刷装置などの別の
タイプの出力装置であり得る。
【００５０】システム１００のデータパスは設計により
異なる。例えば、システム１００は「６４ビット」また
は「７２ビット」のシステムであり得る。６４ビットの
システムが選択されると仮定する。このとき、ＣＰＵバ
ス１０２およびＰＣＩバス１１６のデータパス、コアロ
ジック１０３を介してシステムメモリ１０５およびディ
スプレイコントローラ１０４に至るデータパス、ならび
にディスプレイコントローラ１０４とフレームバッファ
１０８との間のデータ相互接続を含むデータ接続の各々
はすべて６４ビット幅である。アドレス相互接続は、メ
モリのサイズならびにデータバイト選択および仮想メモ
リ動作をサポートする必要性などの要因により変動し得
る。ペンティアムプロセッサシステムでは、ＣＰＵバス
１０２およびＰＣＩバス１１６のアドレス部は、典型的
には、３０ビット幅のオーダーである。
異なる。例えば、システム１００は「６４ビット」また
は「７２ビット」のシステムであり得る。６４ビットの
システムが選択されると仮定する。このとき、ＣＰＵバ
ス１０２およびＰＣＩバス１１６のデータパス、コアロ
ジック１０３を介してシステムメモリ１０５およびディ
スプレイコントローラ１０４に至るデータパス、ならび
にディスプレイコントローラ１０４とフレームバッファ
１０８との間のデータ相互接続を含むデータ接続の各々
はすべて６４ビット幅である。アドレス相互接続は、メ
モリのサイズならびにデータバイト選択および仮想メモ
リ動作をサポートする必要性などの要因により変動し得
る。ペンティアムプロセッサシステムでは、ＣＰＵバス
１０２およびＰＣＩバス１１６のアドレス部は、典型的
には、３０ビット幅のオーダーである。
【００５１】図２は、本発明の原理を具体化しモノリシ
ック集積回路として構成された、少ピン数であってバス
幅が広いメモリ素子２００の機能ブロック図である。好
適な実施態様では、素子２００はＤＲＡＭセルアレイ２
０１の周囲に配置される。セルアレイ２０１は、Ｍ個の
ロウおよびＮ個のカラムに配列され、複数のセルアレイ
に分割され得る。各ロウは１本の導電性ロウライン（ワ
ードライン）に接続し、各カラムは少なくとも１本の導
電性ビットラインに接続する。ロウの選択はロウデコー
ダ２０２を介して行われ、ロウデコーダは、受け取った
ロウアドレスに応じてアレイ内のワードラインの各々の
電圧を制御する。
ック集積回路として構成された、少ピン数であってバス
幅が広いメモリ素子２００の機能ブロック図である。好
適な実施態様では、素子２００はＤＲＡＭセルアレイ２
０１の周囲に配置される。セルアレイ２０１は、Ｍ個の
ロウおよびＮ個のカラムに配列され、複数のセルアレイ
に分割され得る。各ロウは１本の導電性ロウライン（ワ
ードライン）に接続し、各カラムは少なくとも１本の導
電性ビットラインに接続する。ロウの選択はロウデコー
ダ２０２を介して行われ、ロウデコーダは、受け取った
ロウアドレスに応じてアレイ内のワードラインの各々の
電圧を制御する。
【００５２】セルアレイ２０１のビットラインにはセン
スアンプ２０３が接続される。好ましくは、各ビットラ
インに対して１つのセンスアンプが含まれる。しかし、
他の実施態様では、センスアンプ２０３はまた多数のビ
ットライン間でマルチプレクスされ得る。センスアンプ
２０３にはカラムデコーダ２０４が結合され、アクセス
中の与えられた数のカラムライン（ビットライン）の選
択を制御する。典型的には、アクセス中はすべてのセン
スアンプ２０３がアクティブであり、カラムデコーダは
選択された位置のセルに交差するビットラインに対応す
るセンスアンプのみをゲートする。
スアンプ２０３が接続される。好ましくは、各ビットラ
インに対して１つのセンスアンプが含まれる。しかし、
他の実施態様では、センスアンプ２０３はまた多数のビ
ットライン間でマルチプレクスされ得る。センスアンプ
２０３にはカラムデコーダ２０４が結合され、アクセス
中の与えられた数のカラムライン（ビットライン）の選
択を制御する。典型的には、アクセス中はすべてのセン
スアンプ２０３がアクティブであり、カラムデコーダは
選択された位置のセルに交差するビットラインに対応す
るセンスアンプのみをゲートする。
【００５３】例示した実施態様では、メモリ２００は
「６４ビット幅の（by 64）」メモリとして構成され
る。つまり、カラムデコーダ２０４は６４本のビットラ
インを選択し、これによりランダムアクセス中に選択さ
れたカラム（すなわち、６４ビット位置）に沿った６４
ビットに同時にアクセスし得る。他の実施態様では、メ
モリ２００は、１ビット幅、２ビット幅、４ビット幅、
８ビット幅、３２ビット幅、またはもっと大きな位置
（location）メモリ（例えば、７２ビット幅のメモリ）
として構成され得る。６４ビット幅のアーキテクチャで
あれば、メモリ２００を６４ビットシステム１００内の
バスと完全にインタフェースすることができる。 本発
明の原理によれば、メモリ２００は、アドレス受け取り
専用の選択された数のＩ／Ｏピン２２０、アドレスを入
力し、またはデータを入出力するためのマルチプレクス
された第２の選択された数のピン２３０、およびデータ
の入出力専用の第３の選択された数のピン２４０を有す
る。データおよびアドレスを入出力する方法についてさ
らに以下に述べる。ただし、ここで、アドレスおよびデ
ータは、コア（グルー）ロジック、すなわちシステム１
００の従来のコアロジック１０３の制御の下でマルチプ
レクスされたピン２３０に選択的に与えられる。一般
に、従来のコアロジックチップはアドレスおよびデータ
バスをブリッジし、マルチプレクスされたピン２３０な
どのシステム内の所定のポートを、ＣＰＵバス１０２ま
たはＰＣＩローカルバス１１６のいずれかのアドレスパ
スまたはデータパスのいずれかにスイッチし得る。
「６４ビット幅の（by 64）」メモリとして構成され
る。つまり、カラムデコーダ２０４は６４本のビットラ
インを選択し、これによりランダムアクセス中に選択さ
れたカラム（すなわち、６４ビット位置）に沿った６４
ビットに同時にアクセスし得る。他の実施態様では、メ
モリ２００は、１ビット幅、２ビット幅、４ビット幅、
８ビット幅、３２ビット幅、またはもっと大きな位置
（location）メモリ（例えば、７２ビット幅のメモリ）
として構成され得る。６４ビット幅のアーキテクチャで
あれば、メモリ２００を６４ビットシステム１００内の
バスと完全にインタフェースすることができる。 本発
明の原理によれば、メモリ２００は、アドレス受け取り
専用の選択された数のＩ／Ｏピン２２０、アドレスを入
力し、またはデータを入出力するためのマルチプレクス
された第２の選択された数のピン２３０、およびデータ
の入出力専用の第３の選択された数のピン２４０を有す
る。データおよびアドレスを入出力する方法についてさ
らに以下に述べる。ただし、ここで、アドレスおよびデ
ータは、コア（グルー）ロジック、すなわちシステム１
００の従来のコアロジック１０３の制御の下でマルチプ
レクスされたピン２３０に選択的に与えられる。一般
に、従来のコアロジックチップはアドレスおよびデータ
バスをブリッジし、マルチプレクスされたピン２３０な
どのシステム内の所定のポートを、ＣＰＵバス１０２ま
たはＰＣＩローカルバス１１６のいずれかのアドレスパ
スまたはデータパスのいずれかにスイッチし得る。
【００５４】グラフィックコントローラに埋め込まれた
メモリコントローラが適切に設計されている場合には、
「フレームバッファ」もアドレス／データをミックスす
る方法を用い得る。
メモリコントローラが適切に設計されている場合には、
「フレームバッファ」もアドレス／データをミックスす
る方法を用い得る。
【００５５】例示した実施態様では、アドレスピンのい
くつかだけがマルチプレクスされ、いくつかは専用であ
るが、他の実施態様では、アドレスを受け取るすべての
ピンがマルチプレクスされてデータを受け取ってもよ
い。同じことはデータを受け取るピンについても成り立
つ。つまり、他の実施態様では、データを交換するすべ
てのピンがマルチプレクスされてアドレスを受け取って
もよい。この好適な実施態様では、他の機能のために使
用可能にするために、いくつかのアドレスピンは専用で
ある。例えば、高位のアドレスビットを受け取るピンは
マルチプレクスされず、バンクまたはバイト選択動作の
ためにも用いられ得る。
くつかだけがマルチプレクスされ、いくつかは専用であ
るが、他の実施態様では、アドレスを受け取るすべての
ピンがマルチプレクスされてデータを受け取ってもよ
い。同じことはデータを受け取るピンについても成り立
つ。つまり、他の実施態様では、データを交換するすべ
てのピンがマルチプレクスされてアドレスを受け取って
もよい。この好適な実施態様では、他の機能のために使
用可能にするために、いくつかのアドレスピンは専用で
ある。例えば、高位のアドレスビットを受け取るピンは
マルチプレクスされず、バンクまたはバイト選択動作の
ためにも用いられ得る。
【００５６】Ｉ／Ｏピン２２０、２３０、２４０は入力
バッファ／アンプ２０５に接続される。専用のアドレス
ピン２２０で受け取られたアドレスは、アドレスラッチ
２０７に結合される。マルチプレクスされたピン２３０
で受け取られたアドレスは、マルチプレクサ２０６を介
してアドレスラッチ２０７に選択的に渡される。ピン２
２０および２３０で受け取られるロウおよびカラムアド
レスは、従来のマルチプレクスされたアドレスバスから
連続的に受け取られるワード（すなわち、ワードとして
受け取られるロウアドレスビットと、別のワードとして
続いて受け取られるカラムアドレスビット）であり得
る。この場合には、アドレスラッチは、最初に受け取ら
れたロウアドレスをロウデコーダ２０２に、および連続
して受け取られたカラムアドレスをカラムデコーダ２０
４に送る従来の３フェーズアドレスラッチシステムであ
り得る。
バッファ／アンプ２０５に接続される。専用のアドレス
ピン２２０で受け取られたアドレスは、アドレスラッチ
２０７に結合される。マルチプレクスされたピン２３０
で受け取られたアドレスは、マルチプレクサ２０６を介
してアドレスラッチ２０７に選択的に渡される。ピン２
２０および２３０で受け取られるロウおよびカラムアド
レスは、従来のマルチプレクスされたアドレスバスから
連続的に受け取られるワード（すなわち、ワードとして
受け取られるロウアドレスビットと、別のワードとして
続いて受け取られるカラムアドレスビット）であり得
る。この場合には、アドレスラッチは、最初に受け取ら
れたロウアドレスをロウデコーダ２０２に、および連続
して受け取られたカラムアドレスをカラムデコーダ２０
４に送る従来の３フェーズアドレスラッチシステムであ
り得る。
【００５７】データ入力（書き込み動作）中は、マルチ
プレクスされたピン２３０およびデータ専用ピン２４０
に受け取られるデータは、マルチプレクサ２０６によっ
て、後述するタイミングに従ってデータラッチ２０８に
切り換えられる。書き込み中は、データラッチ２０８
は、ＴＴＬ、ＣＭＯＳ、または他のＩ／Ｏ規格のインタ
フェース回路２０９によって受け取られるライトイネー
ブル（ＷＥ）制御信号に応じて、書き込まれているデー
タをカラムデコーダ２０４に転送する。
プレクスされたピン２３０およびデータ専用ピン２４０
に受け取られるデータは、マルチプレクサ２０６によっ
て、後述するタイミングに従ってデータラッチ２０８に
切り換えられる。書き込み中は、データラッチ２０８
は、ＴＴＬ、ＣＭＯＳ、または他のＩ／Ｏ規格のインタ
フェース回路２０９によって受け取られるライトイネー
ブル（ＷＥ）制御信号に応じて、書き込まれているデー
タをカラムデコーダ２０４に転送する。
【００５８】データ読み出し中は、センスアンプ２０３
およびカラムデコーダ２０４から出力されたデータは、
まず書き込みアンプ２１０に、次に出力ラッチ２１１に
渡される。出力ラッチ２１１からのデータは、次に出力
アンプ／バッファ２１２を介してマルチプレクスされた
ピン２３０およびデータピン２４０に、好ましくは入力
バッファ／アンプ２０５を経由して渡される。出力アン
プ／バッファ２１２は、ＴＴＬ、ＣＭＯＳ、または他の
Ｉ／Ｏ規格のインタフェース回路２１３によって受け取
られる出力イネーブル信号（ＯＥ）によってイネーブル
される。
およびカラムデコーダ２０４から出力されたデータは、
まず書き込みアンプ２１０に、次に出力ラッチ２１１に
渡される。出力ラッチ２１１からのデータは、次に出力
アンプ／バッファ２１２を介してマルチプレクスされた
ピン２３０およびデータピン２４０に、好ましくは入力
バッファ／アンプ２０５を経由して渡される。出力アン
プ／バッファ２１２は、ＴＴＬ、ＣＭＯＳ、または他の
Ｉ／Ｏ規格のインタフェース回路２１３によって受け取
られる出力イネーブル信号（ＯＥ）によってイネーブル
される。
【００５９】図２の図示した実施態様におけるタイミン
グおよび制御は、アンプ／バッファ２１４を介して受け
取られるロウアドレスストローブ（ＲＡＳ）、カラムア
ドレスストローブ（ＣＡＳ）、および従来のＤＲＡＭ制
御クロックに基づく。この好適な非同期の実施態様で
は、ＲＡＳは、後述するように、マルチプレクサ２０６
の制御（切り換え）のために用いられる。もしくは、マ
ルチプレクサ２０６は、ＲＡＳおよびＣＡＳ信号の両方
によって制御され得る。クロック発生器２１５は、受け
取られたＲＡＳ、ＣＡＳおよびクロック信号から、アド
レスラッチ２０７を介してアドレスを送る（pipeline）
ために必要なクロックを生成する。
グおよび制御は、アンプ／バッファ２１４を介して受け
取られるロウアドレスストローブ（ＲＡＳ）、カラムア
ドレスストローブ（ＣＡＳ）、および従来のＤＲＡＭ制
御クロックに基づく。この好適な非同期の実施態様で
は、ＲＡＳは、後述するように、マルチプレクサ２０６
の制御（切り換え）のために用いられる。もしくは、マ
ルチプレクサ２０６は、ＲＡＳおよびＣＡＳ信号の両方
によって制御され得る。クロック発生器２１５は、受け
取られたＲＡＳ、ＣＡＳおよびクロック信号から、アド
レスラッチ２０７を介してアドレスを送る（pipeline）
ために必要なクロックを生成する。
【００６０】図３は、本発明の原理によるメモリ２００
の好適な動作を示すタイミング図である。ＲＡＳが高レ
ベルの期間は、周知のように、メモリ２００はプリチャ
ージの状態にある。一般に、プリチャージ中は、好まし
くはメモリ素子２００を構成しているダイナミック回路
の様々なノードには、選択された電圧が負荷され、ま
た、最も重要なことは、センスアンプが等化（equaliz
e）される。本発明によれば、ＲＡＳが非アクティブ
（高レベル）のこの期間にはまた、アドレスは、アドレ
ス専用ピン２２０およびマルチプレクスされたアドレス
／データピン２３０の両方で受け取られる。この結果、
ＲＡＳが高レベルの間には、マルチプレクサ２０６が切
り換わってマルチプレクスされたピン２３０をアドレス
ラッチ２０７に接続する。本好適な実施態様では、ロウ
アドレスビットがまず受け取られ、アドレスラッチ２０
７に渡され、ロウデコーダ２０２に送られる。ドントケ
ア（don't care）期間の後、ピン２３０および２４０に
与えられるカラムアドレスビットが受け取られ、アドレ
スラッチ２０７を介してカラムデコーダ２０４に送られ
る。マルチプレクスされないアドレスシステムでは、ロ
ウおよびカラムビットは同時に受け取られる。
の好適な動作を示すタイミング図である。ＲＡＳが高レ
ベルの期間は、周知のように、メモリ２００はプリチャ
ージの状態にある。一般に、プリチャージ中は、好まし
くはメモリ素子２００を構成しているダイナミック回路
の様々なノードには、選択された電圧が負荷され、ま
た、最も重要なことは、センスアンプが等化（equaliz
e）される。本発明によれば、ＲＡＳが非アクティブ
（高レベル）のこの期間にはまた、アドレスは、アドレ
ス専用ピン２２０およびマルチプレクスされたアドレス
／データピン２３０の両方で受け取られる。この結果、
ＲＡＳが高レベルの間には、マルチプレクサ２０６が切
り換わってマルチプレクスされたピン２３０をアドレス
ラッチ２０７に接続する。本好適な実施態様では、ロウ
アドレスビットがまず受け取られ、アドレスラッチ２０
７に渡され、ロウデコーダ２０２に送られる。ドントケ
ア（don't care）期間の後、ピン２３０および２４０に
与えられるカラムアドレスビットが受け取られ、アドレ
スラッチ２０７を介してカラムデコーダ２０４に送られ
る。マルチプレクスされないアドレスシステムでは、ロ
ウおよびカラムビットは同時に受け取られる。
【００６１】ＲＡＳの立ち下がりエッジで、メモリ２０
０はアクティブサイクルに入る。特に、センスアンプが
データを転送する状態となり、非アクティブサイクル中
は節電のために閉鎖されていたすべてのダイナミック回
路が再びアクティブになる。セルアレイ２０１への書き
込み中は、マルチプレクサ２０６は切り換えを行い、ラ
イトイネーブル信号による制御に従って、マルチプレク
スされた入力ピン２３０およびデータ専用ピン２４０の
両方で受け取られたデータがデータラッチ２０８に結合
され、カラムデコーダ２０４に送られる。読み出し中
は、マルチプレクサ２０６は、ドントケアまたはトライ
ステート（ハイ・インピーダンス）状態にある。データ
は次に、センスアンプ２０３、カラムデコーダ２０４、
読み出しアンプ２１０、出力ラッチ２１１、および出力
アンプ／バッファ２１２からなるパスを介して読み出さ
れる。ＲＡＳの立ち上がりエッジで、メモリ２００はア
クティブ状態でなくなり、次の非アクティブサイクルに
入り、新しいロウおよびカラムアドレスセットを待つ状
態になる。
０はアクティブサイクルに入る。特に、センスアンプが
データを転送する状態となり、非アクティブサイクル中
は節電のために閉鎖されていたすべてのダイナミック回
路が再びアクティブになる。セルアレイ２０１への書き
込み中は、マルチプレクサ２０６は切り換えを行い、ラ
イトイネーブル信号による制御に従って、マルチプレク
スされた入力ピン２３０およびデータ専用ピン２４０の
両方で受け取られたデータがデータラッチ２０８に結合
され、カラムデコーダ２０４に送られる。読み出し中
は、マルチプレクサ２０６は、ドントケアまたはトライ
ステート（ハイ・インピーダンス）状態にある。データ
は次に、センスアンプ２０３、カラムデコーダ２０４、
読み出しアンプ２１０、出力ラッチ２１１、および出力
アンプ／バッファ２１２からなるパスを介して読み出さ
れる。ＲＡＳの立ち上がりエッジで、メモリ２００はア
クティブ状態でなくなり、次の非アクティブサイクルに
入り、新しいロウおよびカラムアドレスセットを待つ状
態になる。
【００６２】この好適な実施態様では、ロウおよびカラ
ムアドレスの入力は、マルチプレクスされたバスからの
ものであっても、カラムアドレスストローブ（ＣＡＳ）
とは無関係に実行される。他の実施態様では、ＣＡＳ
は、各非アクティブサイクル中に、アドレスピン２２０
およびマルチプレクスされたピン２３０に現れるカラム
アドレスがアドレスラッチ２０７に送られるタイミング
およびラッチを制御するために用いられ得る。ＣＡＳと
ＲＡＳ、アドレス、およびデータとのタイミング関係も
また図３に示す。
ムアドレスの入力は、マルチプレクスされたバスからの
ものであっても、カラムアドレスストローブ（ＣＡＳ）
とは無関係に実行される。他の実施態様では、ＣＡＳ
は、各非アクティブサイクル中に、アドレスピン２２０
およびマルチプレクスされたピン２３０に現れるカラム
アドレスがアドレスラッチ２０７に送られるタイミング
およびラッチを制御するために用いられ得る。ＣＡＳと
ＲＡＳ、アドレス、およびデータとのタイミング関係も
また図３に示す。
【００６３】他の実施態様として、この方法はまた、マ
スタクロックとの同期モード、または従来のＤＲＡＭタ
イミング方法、つまりロウアドレスがＲＡＳの立ち下が
りエッジでストローブされ、カラムアドレスがＣＡＳの
立ち下がりエッジでストローブされる方法においても等
しく良好に作用する。
スタクロックとの同期モード、または従来のＤＲＡＭタ
イミング方法、つまりロウアドレスがＲＡＳの立ち下が
りエッジでストローブされ、カラムアドレスがＣＡＳの
立ち下がりエッジでストローブされる方法においても等
しく良好に作用する。
【００６４】図４(a)は、４２ピンＳＯＪパッケージの
従来のＤＲＡＭのピンアウトを示し、図４(b)は、同じ
く４２ピンＳＯＪパッケージにパッケージ化された本発
明を具体化するＤＲＡＭのピンアウトを示す。図４(a)
および(b)において、Ａ…とラベルがつけられたピンは
アドレス専用ピンであり、ＤＱ…とラベルがつけられた
ピンはデータ専用ピンである。Ａ…／ＤＱ…とラベルが
つけられたピンは上述のようなマルチプレクスされたピ
ンである。ＮＣと印されたピンは「ノー・コネクト」で
ある。ＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、
Ｖcc、およびＶssはすべて従来の制御信号およびクロッ
クである。図４(a)および(b)から分かるように、従来の
ＤＲＡＭでは、４２ピンＳＯＪパッケージに無理なくパ
ッケージ化され得る最も広いデータポートは１６ビット
幅である。これに対して、本発明の３２ビット幅のデバ
イスは、４２ピンＳＯＪパッケージ内にパッケージ化さ
れ、またそのパッケージで動作する。両方のパッケージ
に対するＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、Ｖ
cc、およびＶssピンは同じ位置にあるため、同じプリン
ト基板のレセプタクルとコンパチビリティを有する。３
２ビット幅の実施態様のＣＡＳＬおよびＣＡＳＨは各３
２ビットワードから２バイトの選択が可能である。
従来のＤＲＡＭのピンアウトを示し、図４(b)は、同じ
く４２ピンＳＯＪパッケージにパッケージ化された本発
明を具体化するＤＲＡＭのピンアウトを示す。図４(a)
および(b)において、Ａ…とラベルがつけられたピンは
アドレス専用ピンであり、ＤＱ…とラベルがつけられた
ピンはデータ専用ピンである。Ａ…／ＤＱ…とラベルが
つけられたピンは上述のようなマルチプレクスされたピ
ンである。ＮＣと印されたピンは「ノー・コネクト」で
ある。ＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、
Ｖcc、およびＶssはすべて従来の制御信号およびクロッ
クである。図４(a)および(b)から分かるように、従来の
ＤＲＡＭでは、４２ピンＳＯＪパッケージに無理なくパ
ッケージ化され得る最も広いデータポートは１６ビット
幅である。これに対して、本発明の３２ビット幅のデバ
イスは、４２ピンＳＯＪパッケージ内にパッケージ化さ
れ、またそのパッケージで動作する。両方のパッケージ
に対するＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、Ｖ
cc、およびＶssピンは同じ位置にあるため、同じプリン
ト基板のレセプタクルとコンパチビリティを有する。３
２ビット幅の実施態様のＣＡＳＬおよびＣＡＳＨは各３
２ビットワードから２バイトの選択が可能である。
【００６５】本発明の原理はまた、ページモードＤＲＡ
ＭおよびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）にも適用
され得る。ＳＤＲＡＭの実施態様では、アドレスおよび
データは、システムのチップ外で発生したマスタークロ
ックに応じて、クロックにより入力され、セルアレイに
送り込まれ、またこれから送り出される。シンクロナス
ＤＲＡＭでは、ＲＡＳおよびＣＡＳは、この場合、マス
タークロックと同期して用いられ得る。図５(a)は、５
０ピンＴＳＯＰ−ＩＩパッケージの現在入手可能なＳＤ
ＲＡＭ（シンクロナスＤＲＡＭ）のピンアウトを示し、
図５(b)は、本発明を具体化するＳＤＲＡＭのピンアウ
トを示す。従来のＳＤＲＡＭは、６５，５３６ワード×
１６ビット×２バンクのアーキテクチャで配置され、デ
ータ入出力に対して全体で１６ピンしか利用できない２
Ｍビットの素子である。本発明によれば、同じパッケー
ジに、３２，７６８ワード×３２ビット×２バンクで、
データ入出力に対して３２ピンが利用可能な２Ｍビット
が提供され得る。
ＭおよびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）にも適用
され得る。ＳＤＲＡＭの実施態様では、アドレスおよび
データは、システムのチップ外で発生したマスタークロ
ックに応じて、クロックにより入力され、セルアレイに
送り込まれ、またこれから送り出される。シンクロナス
ＤＲＡＭでは、ＲＡＳおよびＣＡＳは、この場合、マス
タークロックと同期して用いられ得る。図５(a)は、５
０ピンＴＳＯＰ−ＩＩパッケージの現在入手可能なＳＤ
ＲＡＭ（シンクロナスＤＲＡＭ）のピンアウトを示し、
図５(b)は、本発明を具体化するＳＤＲＡＭのピンアウ
トを示す。従来のＳＤＲＡＭは、６５，５３６ワード×
１６ビット×２バンクのアーキテクチャで配置され、デ
ータ入出力に対して全体で１６ピンしか利用できない２
Ｍビットの素子である。本発明によれば、同じパッケー
ジに、３２，７６８ワード×３２ビット×２バンクで、
データ入出力に対して３２ピンが利用可能な２Ｍビット
が提供され得る。
【００６６】ページモード動作では、同じロウの複数の
カラムアドレスが、単一の受け取られたカラムアドレス
から内部で生成される（または外部から与えられる）。
これにより、各カラムアドレスに対して、１つの選択さ
れたロウに沿って複数の位置にアクセスすることができ
る。これに対して、上述のランダムアクセスでは、各Ｒ
ＡＳ／ＣＡＳサイクルに対して１つの位置（カラムまた
は予め定義されたカラムグループ）のみがアクセスされ
る。また、マルチプレクサ２０６および入力バッファ／
アンプ２０５は１つのトランシーバ回路へと結合され得
る。
カラムアドレスが、単一の受け取られたカラムアドレス
から内部で生成される（または外部から与えられる）。
これにより、各カラムアドレスに対して、１つの選択さ
れたロウに沿って複数の位置にアクセスすることができ
る。これに対して、上述のランダムアクセスでは、各Ｒ
ＡＳ／ＣＡＳサイクルに対して１つの位置（カラムまた
は予め定義されたカラムグループ）のみがアクセスされ
る。また、マルチプレクサ２０６および入力バッファ／
アンプ２０５は１つのトランシーバ回路へと結合され得
る。
【００６７】本発明およびその利点を詳細に示したが、
本発明の精神および範囲から離れることなく様々な変
更、代用、および改変がなされ得る。
本発明の精神および範囲から離れることなく様々な変
更、代用、および改変がなされ得る。
【００６８】
【発明の効果】本発明によれば、メモリ素子への１つ以
上の入力がマルチプレクスされ、これにより、ある動作
サイクル中はアドレスビットが受け取られ、別の動作サ
イクル中はデータビットが受け取られるかまたは転送
（交換）され得る。このことにより、従来のパッケージ
で、パッケージの相互接続ピンの数を増やさずに、より
広いバス幅をもつアドレスポートを提供することができ
る。
上の入力がマルチプレクスされ、これにより、ある動作
サイクル中はアドレスビットが受け取られ、別の動作サ
イクル中はデータビットが受け取られるかまたは転送
（交換）され得る。このことにより、従来のパッケージ
で、パッケージの相互接続ピンの数を増やさずに、より
広いバス幅をもつアドレスポートを提供することができ
る。
【図１】本発明の原理を具体化するメモリ素子が用いら
れ得る典型的なデータ処理システムの高レベル機能ブロ
ック図である。
れ得る典型的なデータ処理システムの高レベル機能ブロ
ック図である。
【図２】本発明の原理を具体化するメモリ素子の高レベ
ル機能ブロック図である。
ル機能ブロック図である。
【図３】図２のメモリ素子を作動させる新規の方法にお
ける１アクセスサイクルを示すタイミング図である。
ける１アクセスサイクルを示すタイミング図である。
【図４】(a)は、従来のパッケージ化ＤＲＡＭを示す図
であり、(b)は、同じパッケージの本発明の原理を具体
化するＤＲＡＭを示す図である。
であり、(b)は、同じパッケージの本発明の原理を具体
化するＤＲＡＭを示す図である。
【図５】(a)は、パッケージ化された従来のＳＤＲＡＭ
（シンクロナスＤＲＡＭ）を示す図であり、(b)は、同
じパッケージの本発明の原理を具体化するＳＤＲＡＭを
示す図である。
（シンクロナスＤＲＡＭ）を示す図であり、(b)は、同
じパッケージの本発明の原理を具体化するＳＤＲＡＭを
示す図である。
２００ メモリ素子 ２０１ ＤＲＡＭセルアレイ ２０２ ロウデコーダ ２０３ センスアンプ ２０４ カラムデコーダ ２０５ 入力バッファ／アンプ ２０６ マルチプレクサ ２０７ アドレスラッチ ２０８ データラッチ ２０９、２１３ インタフェース回路 ２１０ 読み出しアンプ ２１１ 出力ラッチ ２１２ 出力アンプ／バッファ ２１４ アンプ／バッファ ２１５ クロック発生器 ２２０ アドレス専用ピン ２３０ マルチプレクスされたピン ２４０ データ専用ピン
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 ロナルド ティー．テイラー アメリカ合衆国 テキサス 76051，グレ ープバイン，カメロット ドライブ 2025 (72)発明者 サドハー シャルマ アメリカ合衆国 テキサス 75025，プラ ノ，ベネルクス コート 7517
Claims (29)
- 【請求項１】 マルチプレクスされたアドレス／データ
入出力と、 メモリセルアレイと、 少なくとも１つのアドレスビットに応じて該アレイの該
セルの少なくとも１つをアドレスする回路と、 データを該セルのうちのアドレスされたセルと交換する
回路と、 第１期間中に、該マルチプレクスされた入出力に与えら
れたアドレスビットを、該アドレスする回路に渡し、第
２期間中に、該交換する回路と該マルチプレクスされた
入出力との間のデータの交換を可能にするように作動し
得る制御回路と、 を備えたメモリ素子。 - 【請求項２】 前記第１期間は、前記メモリ素子によっ
て受け取られるロウアドレスストローブのロジック高レ
ベル期間によって定義され、前記第２期間は、該ロウア
ドレスストローブのロジック低レベル期間によって定義
される、請求項１に記載のメモリ素子。 - 【請求項３】 前記アドレスする回路は、前記アレイに
結合されるロウデコーダと、カラムデコーダとを備え、 前記データを交換する回路は、該カラムデコーダを該ア
レイに結合する複数のセンスアンプと、該カラムデコー
ダとを備え、また前記制御回路は、前記第１期間中に、
前記マルチプレクスされたピンを該ロウデコーダおよび
該カラムデコーダのアドレス入力に選択的に結合し、ま
た前記第２期間中に、該マルチプレクスされた入出力を
該カラムデコーダのデータポートに結合するように作動
し得るマルチプレクスされた回路を備えている、請求項
１に記載のメモリ素子。 - 【請求項４】 前記少なくとも１つのマルチプレクスさ
れた入出力は、前記第１期間中、マルチプレクスされた
アドレスバスからロウアドレスビットおよびカラムアド
レスをシリアルに受け取る、請求項１に記載のメモリ素
子。 - 【請求項５】 前記データを前記アレイのうちの前記選
択されたセルと交換する回路は、 前記マルチプレクスされた入出力に結合された入力と前
記カラムデコーダの前記データポートに結合された出力
とを有するデータラッチを含む書き込みパスと、 該カラムデコーダの該データポートに結合された読み出
しアンプと、該読み出しアンプに結合された出力ラッチ
と、該出力ラッチを該マルチプレクスされた入出力に結
合する出力バッファとを有する読み出しパスとを備えて
いる、請求項３に記載のメモリ素子。 - 【請求項６】 前記交換する回路は、 書き込み動作中、前記マルチプレクスされた入出力を前
記カラムデコーダの前記データポートに結合するための
第１パスと、 読み出し動作中、該少なくとも１つのマルチプレクスさ
れた入出力を該カラムデコーダの該データポートに結合
するための第２パスと、 を備えている、請求項３に記載のメモリ素子。 - 【請求項７】 前記第１期間中はプリチャージの状態に
ある、請求項１に記載のメモリ素子。 - 【請求項８】 前記メモリ素子はシンクロナスＤＲＡＭ
素子であり、前記少なくとも１つのアドレスビットおよ
びデータは、クロックと同期して前記少なくとも１つの
マルチプレクスされた入出力に与えられる、請求項１に
記載のメモリ素子。 - 【請求項９】 少なくとも１つのアドレス専用ピンと、 少なくとも１つのデータ専用ピンと、 少なくとも１つのマルチプレクスされたアドレス／デー
タピンと、 ロウおよびカラムに配置されたダイナミックランダムア
クセスメモリセルアレイであって、該ロウの各々はワー
ドラインに接続し、該カラムの各々はビットラインに接
続するアレイと、 該アドレス専用ピンおよび該マルチプレクスされたアド
レス／データピンで受け取られたアドレスビットに応じ
て、１つのワードラインおよび少なくとも１つのビット
ラインを選択し、少なくとも１つの該セルを有する選択
された格納位置へのアクセスを可能にするアドレス回路
と、 該マルチプレクスされたアドレス／データピンおよび該
データ専用ピンと該アレイとの間のデータの交換を制御
するデータ制御回路と、 非アクティブ期間中においては、該マルチプレクスされ
たアドレス／データピンに与えられる少なくとも１つの
アドレスビットを該アドレス回路に渡すために、該マル
チプレクスされたアドレス／データピンを該アドレス回
路に結合し、またアクティブ期間中においては、該マル
チプレクスされたアドレス／データピンと該アレイとの
間でデータビットを交換するために、該マルチプレクス
されたアドレス／データピンを該データ制御回路に結合
するように作動し得るデータ入出力回路と、 を備えたメモリ素子。 - 【請求項１０】 前記入力制御回路はさらに、前記アク
ティブ期間中に、前記データ専用ピンと前記アレイとの
間でデータビットを交換するために、該データ専用ピン
を前記データ制御回路に結合するように作動し得る、請
求項９に記載のメモリ素子。 - 【請求項１１】 前記データ制御回路は、 前記アレイの前記ビットラインに結合した複数のセンス
アンプと、 該センスアンプに結合したカラムデコーダと、 前記マルチプレクスされたピンと前記データ専用ピンに
結合した入力バッファと、データラッチと、前記アクテ
ィブ期間中に該マルチプレクスされたピンと該データピ
ンとを該データラッチに結合するためのマルチプレクサ
とを備え、該データラッチは、受け取られたライトイネ
ーブル信号に応じてデータを該カラムデコーダに結合す
る、書き込みデータパスと、 該カラムデコーダに結合した読み出しアンプと、該読み
出しアンプに結合した出力ラッチと、該出力ラッチに結
合した出力バッファとを備え、該出力バッファは、出力
イネーブル信号に応じて該出力ラッチを該データ専用ピ
ンと該マルチプレクスされたピンに結合する、読み出し
データパスと、 を備えている、請求項１０に記載のメモリ素子。 - 【請求項１２】 前記マルチプレクサは、前記アクティ
ブ期間を定義する受け取られたロウアドレスストローブ
のロジック低レベル期間に応じて、前記マルチプレクス
されたピンと前記データピンとを前記データラッチに結
合する、請求項１１に記載のメモリ素子。 - 【請求項１３】 前記非アクティブ期間は、受け取られ
たロウアドレスストローブのロジック高レベルサイクル
に対応し、前記アクティブ期間は、該ロウアドレススト
ローブのロジック低レベルサイクルに対応する、請求項
９に記載のメモリ素子。 - 【請求項１４】 前記少なくとも１つのアドレス専用ピ
ンは高位のアドレスビットを受け取る、請求項９に記載
のメモリ素子。 - 【請求項１５】 データを演算する処理回路と、 該処理回路に結合したアドレスバスと、 該処理回路に結合したデータバスと、 メモリ素子であって、 マルチプレクスされたアドレス／データ入力と、 メモリセルアレイと、 少なくとも１つのアドレスビットに応じて、該アレイの
該セルの少なくとも１つをアドレスする回路と、 データを該セルのうちのアドレスされたセルと交換する
回路と、 第１期間中に、該マルチプレクスされたピンに与えられ
たアドレスビットを、該アドレス用回路に渡し、また第
２期間中に、該交換用回路と該マルチプレクスされたピ
ンとの間のデータの交換を可能にするように作動し得る
制御回路と、を有するメモリ素子と、 該アドレスバスおよび該データバスから受け取られたア
ドレスビットおよびデータビットを、該メモリ素子の該
マルチプレクスされたアドレス／データピンに選択的に
結合するためのインタフェース回路と、 を備えた処理システム。 - 【請求項１６】 前記処理回路は汎用マイクロプロセッ
サを有する、請求項１５に記載の処理システム。 - 【請求項１７】 前記処理回路はディスプレイコントロ
ーラを有する、請求項１５に記載の処理システム。 - 【請求項１８】 前記メモリセルアレイは、ダイナミッ
クランダムアクセスメモリセルアレイを有する、請求項
１５に記載の処理システム。 - 【請求項１９】 前記メモリは、システムメモリの一部
を形成する、請求項１５に記載の処理システム。 - 【請求項２０】 前記メモリは、フレームバッファの一
部を形成する、請求項１５に記載の処理システム。 - 【請求項２１】 前記インタフェース回路は、コアロジ
ックを有する、請求項１５に記載の処理システム。 - 【請求項２２】 マルチプレクスされたアドレス／デー
タ入出力と、メモリセルアレイと、該アレイ内のセルに
アドレスするためのアドレス回路と、データをアドレス
されたセルと交換するためのデータ入出力回路と、を備
えたメモリ素子を制御する方法であって、 第１期間中に、該マルチプレクスされた入出力に与えら
れた少なくとも１つのアドレスビットを該アドレス回路
に渡すステップと、 第２期間中に、該データ入出力回路と該マルチプレクス
された入出力との間でデータを交換するステップと、 を包含する方法。 - 【請求項２３】 前記渡すステップは、プリチャージサ
イクル中に少なくとも１つのアドレスビットを渡すステ
ップを包含する、請求項２２に記載のメモリ素子を制御
する方法。 - 【請求項２４】 前記プリチャージサイクルは、受け取
られたロウアドレスストローブのロジック高レベル期間
に対応する、請求項２３に記載のメモリ素子を制御する
方法。 - 【請求項２５】 前記渡すステップは、マルチプレクス
されたアドレスバスから受け取られた少なくとも１つの
ロウアドレスビットを渡すステップと、これとシリアル
に、該マルチプレクスされたアドレスバスからの少なく
とも１つのカラムアドレスビットを渡すステップと、を
包含する請求項２２に記載のメモリ素子を制御する方
法。 - 【請求項２６】 少なくとも１つのアドレス専用ピン
と、少なくとも１つのデータ専用ピンと、少なくとも１
つのマルチプレクスされたアドレス／データピンと、ダ
イナミックランダムアクセスメモリセルアレイと、該ア
ドレス専用ピンおよび該マルチプレクスされたアドレス
／データピンで受け取られたアドレスビットに応じて、
該アレイ内の少なくとも１つのセルの選択された格納位
置にアクセスするためのアドレス回路と、該マルチプレ
クスされたアドレス／データピンおよび該データ専用ピ
ンと選択された位置との間のデータ交換を制御するため
のデータ制御回路と、を備えたダイナミックランダムア
クセスメモリを操作する方法であって、 プリチャージ中に、該マルチプレクスされたアドレス／
データピンを該アドレス回路に結合するステップと、 該マルチプレクスされたピンに与えられる少なくとも１
つのアドレスビットを該アドレス回路に渡すステップ
と、 アクティブ期間中に、該マルチプレクスされたアドレス
ピンをデータ制御回路に結合するステップと、 データビットを該マルチプレクスされたピンと該アレイ
との間で交換するステップと、 を包含する方法。 - 【請求項２７】 前記少なくとも１つのアドレスビット
を渡すステップは、ロウアドレスビットおよびカラムア
ドレスビットをシリアルに渡すステップを包含する、請
求項２６に記載のダイナミックランダムアクセスメモリ
を操作する方法。 - 【請求項２８】 前記交換するステップは、前記マルチ
プレクスされたピンに与えられたデータを前記メモリア
レイに書き込むステップを包含する、請求項２６に記載
のダイナミックランダムアクセスメモリを操作する方
法。 - 【請求項２９】 前記交換するステップは、前記マルチ
プレクスされたピンを介して前記メモリアレイからデー
タを読み出すステップを包含する、請求項２６に記載の
ダイナミックランダムアクセスメモリを操作する方法。
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