JPH0689990A - ゲートアレイ - Google Patents
ゲートアレイInfo
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- JPH0689990A JPH0689990A JP5107748A JP10774893A JPH0689990A JP H0689990 A JPH0689990 A JP H0689990A JP 5107748 A JP5107748 A JP 5107748A JP 10774893 A JP10774893 A JP 10774893A JP H0689990 A JPH0689990 A JP H0689990A
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- JP
- Japan
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- asic
- signal
- microprocessor
- pad
- cell block
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 マイクロプロセッサ（１２）、ＡＳＩＣセル
ブロック（１６）、および外部の間の柔軟性ある３方向
インタフェースを可能にする。 【構成】 インタフェース回路はマイクロプロセッサの
各々のＩ／Ｏピン（２２，２３，２４）に対しマイクロ
プロセッサがＡＳＩＣ Ｉ／Ｏパッド（２０）を介して
顧客が設計したＡＳＩＣセルブロックまたは外部装置と
容易にインタフェースできるようにするための回路を提
供する。該インタフェース回路はまたマイクロプロセッ
サのみの、ＡＳＩＣセルブロックのみの、あるいはマイ
クロプロセッサおよびＡＳＩＣセルブロック双方の、分
離された試験を可能にする。該インタフェース回路およ
びマイクロプロセッサはゲートアレイ内に完全に拡散さ
れかつ固定配置され、一方ＡＳＩＣセルブロックは顧客
が定義した機能を達成するための回路を顧客が設計する
ために利用できる。
ブロック（１６）、および外部の間の柔軟性ある３方向
インタフェースを可能にする。 【構成】 インタフェース回路はマイクロプロセッサの
各々のＩ／Ｏピン（２２，２３，２４）に対しマイクロ
プロセッサがＡＳＩＣ Ｉ／Ｏパッド（２０）を介して
顧客が設計したＡＳＩＣセルブロックまたは外部装置と
容易にインタフェースできるようにするための回路を提
供する。該インタフェース回路はまたマイクロプロセッ
サのみの、ＡＳＩＣセルブロックのみの、あるいはマイ
クロプロセッサおよびＡＳＩＣセルブロック双方の、分
離された試験を可能にする。該インタフェース回路およ
びマイクロプロセッサはゲートアレイ内に完全に拡散さ
れかつ固定配置され、一方ＡＳＩＣセルブロックは顧客
が定義した機能を達成するための回路を顧客が設計する
ために利用できる。
Description
【０００１】
【産業上の利用分野】この発明はインタフェース回路に
関し、例えば、マイクロプロセッサコア（ｍｉｃｒｏｐ
ｒｏｃｅｓｓｏｒ ｃｏｒｅ）を標準セルまたはゲート
アレイに埋込むためのインタフェース回路に関する。
関し、例えば、マイクロプロセッサコア（ｍｉｃｒｏｐ
ｒｏｃｅｓｓｏｒ ｃｏｒｅ）を標準セルまたはゲート
アレイに埋込むためのインタフェース回路に関する。
【０００２】
【従来の技術】マイクロプロセッサは電子産業における
主要な処理ユニットである。それらはコンピュータのよ
うな極めて多数の用途に利用されている。
主要な処理ユニットである。それらはコンピュータのよ
うな極めて多数の用途に利用されている。
【０００３】マイクロプロセッサをＡＳＩＣゲートアレ
イに埋込むことが極めて望ましく、この場合ＡＳＩＣセ
ルは特定の機能を達成するために利用される。コアプロ
セッサをカスタム集積回路内に埋込む１つの試みはモト
ローラ社によってＭＣ６８３０２型集積回路において実
施されている。しかしながら、この集積回路はコアプロ
セッサおよびカスタム論理の間にインタフェース回路を
含んでおり、このインタフェース回路は１つの環境およ
び１つの所定の機能のために特別に設計されたものであ
る。従って、ＭＣ６８３０２は柔軟性に乏しくかつその
能力が制約されており、その理由はＡＳＩＣの顧客はそ
のＡＳＩＣセルを何らかの他の用途に使用できないから
である。
イに埋込むことが極めて望ましく、この場合ＡＳＩＣセ
ルは特定の機能を達成するために利用される。コアプロ
セッサをカスタム集積回路内に埋込む１つの試みはモト
ローラ社によってＭＣ６８３０２型集積回路において実
施されている。しかしながら、この集積回路はコアプロ
セッサおよびカスタム論理の間にインタフェース回路を
含んでおり、このインタフェース回路は１つの環境およ
び１つの所定の機能のために特別に設計されたものであ
る。従って、ＭＣ６８３０２は柔軟性に乏しくかつその
能力が制約されており、その理由はＡＳＩＣの顧客はそ
のＡＳＩＣセルを何らかの他の用途に使用できないから
である。
【０００４】
【発明が解決しようとする課題】従って、ＡＳＩＣの顧
客がコアマイクロプロセッサと同じシリコン片上にゲー
トアレイを設計できるようにし、この場合コアプロセッ
サとＡＳＩＣセルとの間に柔軟性あるインタフェースが
できるようにするためインタフェース制御論理回路が存
在することが必要である。
客がコアマイクロプロセッサと同じシリコン片上にゲー
トアレイを設計できるようにし、この場合コアプロセッ
サとＡＳＩＣセルとの間に柔軟性あるインタフェースが
できるようにするためインタフェース制御論理回路が存
在することが必要である。
【０００５】
【課題を解決するための手段および作用】要約すれば、
本発明によれば、マイクロプロセッサ回路、ＡＳＩＣセ
ルブロックおよびインタフェース回路を具備し複数のＩ
／Ｏパッドを有するゲートアレイが提供される。前記マ
イクロプロセッサ回路は複数のマイクロプロセッサＩ／
Ｏパッドを有しかつ前記ゲートアレイ内に完全に拡散さ
れておりかつ固定配置されている。前記ＡＳＩＣセルブ
ロックは顧客の定義した所定の機能を提供する。前記イ
ンタフェース回路は前記ゲートアレイのマイクロプロセ
ッサＩ／Ｏパッド、ＡＳＩＣセルブロックおよび複数の
Ｉ／Ｏパッドの間で柔軟性あるインタフェースを提供
し、前記インタフェース回路は前記ゲートアレイ内に完
全に拡散されかつ固定配置されている。
本発明によれば、マイクロプロセッサ回路、ＡＳＩＣセ
ルブロックおよびインタフェース回路を具備し複数のＩ
／Ｏパッドを有するゲートアレイが提供される。前記マ
イクロプロセッサ回路は複数のマイクロプロセッサＩ／
Ｏパッドを有しかつ前記ゲートアレイ内に完全に拡散さ
れておりかつ固定配置されている。前記ＡＳＩＣセルブ
ロックは顧客の定義した所定の機能を提供する。前記イ
ンタフェース回路は前記ゲートアレイのマイクロプロセ
ッサＩ／Ｏパッド、ＡＳＩＣセルブロックおよび複数の
Ｉ／Ｏパッドの間で柔軟性あるインタフェースを提供
し、前記インタフェース回路は前記ゲートアレイ内に完
全に拡散されかつ固定配置されている。
【０００６】本発明は添付の図面とともに以下の詳細な
説明を参照することにより更によく理解されるであろ
う。
説明を参照することにより更によく理解されるであろ
う。
【０００７】
【実施例】図１を参照すると、ゲートアレイ１０の一部
を例示するブロック図が示されている。ゲートアレイ１
０はマイクロプロセッサコア１２、インタフェース制御
論理（ＩＣＬ）回路１４およびＡＳＩＣセルブロック１
６を含む。ゲートアレイ１０はまたＩ／Ｏパッド２０の
ような複数のＡＳＩＣ Ｉ／Ｏパッドを有するＩ／Ｏパ
ッド領域１８を含む。
を例示するブロック図が示されている。ゲートアレイ１
０はマイクロプロセッサコア１２、インタフェース制御
論理（ＩＣＬ）回路１４およびＡＳＩＣセルブロック１
６を含む。ゲートアレイ１０はまたＩ／Ｏパッド２０の
ような複数のＡＳＩＣ Ｉ／Ｏパッドを有するＩ／Ｏパ
ッド領域１８を含む。
【０００８】マイクロプロセッサコア１２は複数のＩ／
Ｏパッド、例えばパッド２２−２４、を含み、これらの
パッドはインタフェース制御論理回路１４に結合されて
いる。ＩＣＬ回路１４に結合された２２−２４のような
複数のマイクロプロセッサ用パッドがあるが、単純化の
ために数個のみが示されていることに注目すべきであ
る。特に、Ｉ／Ｏパッド２２はＩＣＬ回路１４にトライ
ステート制御（ＴＳＣ）信号を提供するよう示されてお
り、一方Ｉ／Ｏパッド２４はＳＩＧ−ＦＲＯＭ−ＵＰに
よって示されるようにマイクロプロセッサコア１２から
ＩＣＬ回路１２へと信号を提供する。また、Ｉ／Ｏパッ
ド２３はＳＩＧ−ＴＯ−ＵＰによって示されるようにＩ
ＣＬ回路１４から信号を受けるよう示されている。マイ
クロプロセッサコアのＩ／Ｏパッドは典型的にはクロッ
ク入力を例外として双方向性構造で実施される。マイク
ロプロセッサコア１２はゲートアレイ１０内に完全に拡
散されかつ固定配置されている（ｆｉｘｅｄ ｐｌａｃ
ｅｄ）。更に、マイクロプロセッサコア１２の１つの例
はモトローラのＭＣ６８０００（ＣＰ０００）型マイク
ロプロセッサコアであり、これは標準のＭＣ６８０００
型プロセッサと完全に互換性がある。
Ｏパッド、例えばパッド２２−２４、を含み、これらの
パッドはインタフェース制御論理回路１４に結合されて
いる。ＩＣＬ回路１４に結合された２２−２４のような
複数のマイクロプロセッサ用パッドがあるが、単純化の
ために数個のみが示されていることに注目すべきであ
る。特に、Ｉ／Ｏパッド２２はＩＣＬ回路１４にトライ
ステート制御（ＴＳＣ）信号を提供するよう示されてお
り、一方Ｉ／Ｏパッド２４はＳＩＧ−ＦＲＯＭ−ＵＰに
よって示されるようにマイクロプロセッサコア１２から
ＩＣＬ回路１２へと信号を提供する。また、Ｉ／Ｏパッ
ド２３はＳＩＧ−ＴＯ−ＵＰによって示されるようにＩ
ＣＬ回路１４から信号を受けるよう示されている。マイ
クロプロセッサコアのＩ／Ｏパッドは典型的にはクロッ
ク入力を例外として双方向性構造で実施される。マイク
ロプロセッサコア１２はゲートアレイ１０内に完全に拡
散されかつ固定配置されている（ｆｉｘｅｄ ｐｌａｃ
ｅｄ）。更に、マイクロプロセッサコア１２の１つの例
はモトローラのＭＣ６８０００（ＣＰ０００）型マイク
ロプロセッサコアであり、これは標準のＭＣ６８０００
型プロセッサと完全に互換性がある。
【０００９】インタフェース制御論理回路１４は標準の
ゲートアレイマクロ（ＡＳＩＣセルブロック１６に見ら
れるようなもの）からなり、これらはＩ／Ｏパッド２０
のようなＡＳＩＣ Ｉ／Ｏパッドを介してマイクロプロ
セッサコア１２、ＡＳＩＣセルブロック１６、および外
部の間でのインタフェースを提供するために使用され
る。このようにして、インタフェース制御論理回路１４
はマイクロプロセッサコア１２、ＡＳＩＣセルブロック
１６および任意の外部ソースの間で非常に柔軟な３方向
（ｔｈｒｅｅ−ｗａｙ）通信を可能にする。マイクロプ
ロセッサコア１２と同様に、インタフェース制御論理回
路１４もまたゲートアレイ１０内に固定配置されている
が、典型的なゲートアレイマクロから構築されている。
ゲートアレイマクロ（ＡＳＩＣセルブロック１６に見ら
れるようなもの）からなり、これらはＩ／Ｏパッド２０
のようなＡＳＩＣ Ｉ／Ｏパッドを介してマイクロプロ
セッサコア１２、ＡＳＩＣセルブロック１６、および外
部の間でのインタフェースを提供するために使用され
る。このようにして、インタフェース制御論理回路１４
はマイクロプロセッサコア１２、ＡＳＩＣセルブロック
１６および任意の外部ソースの間で非常に柔軟な３方向
（ｔｈｒｅｅ−ｗａｙ）通信を可能にする。マイクロプ
ロセッサコア１２と同様に、インタフェース制御論理回
路１４もまたゲートアレイ１０内に固定配置されている
が、典型的なゲートアレイマクロから構築されている。
【００１０】信号ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−Ｗ
ＲはＡＳＩＣセルブロック１６からＩＣＬ回路１４に提
供される２つの論理信号である。信号ＡＳＩＣ−ＭＡＳ
はＡＳＩＣマスタシップを表示する。信号ＡＳＩＣ−Ｍ
ＡＳが論理ハイである場合は、信号方向はＡＳＩＣセル
ブロック内で発生された信号により制御される。一般
に、信号ＡＳＩＣ−ＭＡＳは次の３つの場合に肯定され
る（ａｓｓｅｒｔｅｄ）。即ち、１）ＡＳＩＣがマイク
ロプロセッサコア１２に信号を提供している通常のアプ
リケーションモードの場合、例えば、マイクロプロセッ
サコア１２がＡＳＩＣセルブロック１２からデータを読
み取る通常のアプリケーションモードの場合、２）ＡＳ
ＩＣがバスのマスタとなりかつ信号がＡＳＩＣセルブロ
ック１６から発信される場合、３）顧客がマイクロプロ
セッサコアのＩ／Ｏピンをアプリケーションモードにお
いてＡＳＩＣ Ｉ／Ｏピンとして再定義した場合、であ
る。
ＲはＡＳＩＣセルブロック１６からＩＣＬ回路１４に提
供される２つの論理信号である。信号ＡＳＩＣ−ＭＡＳ
はＡＳＩＣマスタシップを表示する。信号ＡＳＩＣ−Ｍ
ＡＳが論理ハイである場合は、信号方向はＡＳＩＣセル
ブロック内で発生された信号により制御される。一般
に、信号ＡＳＩＣ−ＭＡＳは次の３つの場合に肯定され
る（ａｓｓｅｒｔｅｄ）。即ち、１）ＡＳＩＣがマイク
ロプロセッサコア１２に信号を提供している通常のアプ
リケーションモードの場合、例えば、マイクロプロセッ
サコア１２がＡＳＩＣセルブロック１２からデータを読
み取る通常のアプリケーションモードの場合、２）ＡＳ
ＩＣがバスのマスタとなりかつ信号がＡＳＩＣセルブロ
ック１６から発信される場合、３）顧客がマイクロプロ
セッサコアのＩ／Ｏピンをアプリケーションモードにお
いてＡＳＩＣ Ｉ／Ｏピンとして再定義した場合、であ
る。
【００１１】更に、信号ＡＳＩＣ−ＷＲは、もし信号Ａ
ＳＩＣ−ＭＡＳが肯定されれば、前記信号のためのトラ
イステート制御を制御する。これはテストモードにおい
て、前記方向がＩＣＬ回路１４またはマイクロプロセッ
サコア１２によって制御される通常の動作モードに適用
される。信号ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−ＷＲは
マイクロプロセッサコア１２の各々のピンに対して提供
され、これはマイクロプロセッサコア１２、ＡＳＩＣセ
ルブロック１６または外部装置により（パッド２０のよ
うなＡＳＩＣ Ｉ／Ｏパッドを介して）別個のバスマス
タシップを可能にする。更に、信号ＡＳＩＣ−ＭＡＳお
よびＡＳＩＣ−ＷＲはまたパッド２０のようなＡＳＩＣ
Ｉ／Ｏパッドに対し入力または出力として再定義され
るようにする。
ＳＩＣ−ＭＡＳが肯定されれば、前記信号のためのトラ
イステート制御を制御する。これはテストモードにおい
て、前記方向がＩＣＬ回路１４またはマイクロプロセッ
サコア１２によって制御される通常の動作モードに適用
される。信号ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−ＷＲは
マイクロプロセッサコア１２の各々のピンに対して提供
され、これはマイクロプロセッサコア１２、ＡＳＩＣセ
ルブロック１６または外部装置により（パッド２０のよ
うなＡＳＩＣ Ｉ／Ｏパッドを介して）別個のバスマス
タシップを可能にする。更に、信号ＡＳＩＣ−ＭＡＳお
よびＡＳＩＣ−ＷＲはまたパッド２０のようなＡＳＩＣ
Ｉ／Ｏパッドに対し入力または出力として再定義され
るようにする。
【００１２】図示の如く、インタフェース制御論理回路
１４は更に入力信号ＣＰ−ＥＮおよびＡＳＩＣ−ＥＮを
含み、これらは４つのモードの内の１つでインタフェー
ス制御論理回路１４をセットするために使用されるオフ
チップ信号である。表１は異なるモードに対する信号Ａ
ＳＩＣ−ＥＮおよびＣＰ−ＥＮの論理状態を示す。
１４は更に入力信号ＣＰ−ＥＮおよびＡＳＩＣ−ＥＮを
含み、これらは４つのモードの内の１つでインタフェー
ス制御論理回路１４をセットするために使用されるオフ
チップ信号である。表１は異なるモードに対する信号Ａ
ＳＩＣ−ＥＮおよびＣＰ−ＥＮの論理状態を示す。
【表１】 ＡＳＩＣ−ＥＮ ＣＰ＿ＥＮ モード −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ ０ ０ １ １ １ ０ ２ １ １ ３ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＩＣＬ回路モード
【００１３】簡単に言えば、モード０はインサーキット
（ｉｎ−ｃｉｒｃｕｉｔ）試験モードとして知られてい
る。このモードは顧客がＡＳＩＣ装置を所定位置におい
てインサーキット試験を行うことができるようにする。
このモードにおいては、全てのマイクロプロセッサコア
１２の出力信号はハイインピーダンスであるが、ＡＳＩ
Ｃセルブロック１６またはマイクロプロセッサコア１２
への入力として駆動できる。更に、Ｉ／Ｏパッド２０の
ようなＩ／Ｏパッドはインサーキット試験モードの間は
トライステート（ハイインピーダンス）でなければなら
ない。また、マイクロプロセッサコア１２からの制御信
号および信号ＡＳＩＣ−ＭＡＳ、ＡＳＩＣ−ＷＲは無視
される。
（ｉｎ−ｃｉｒｃｕｉｔ）試験モードとして知られてい
る。このモードは顧客がＡＳＩＣ装置を所定位置におい
てインサーキット試験を行うことができるようにする。
このモードにおいては、全てのマイクロプロセッサコア
１２の出力信号はハイインピーダンスであるが、ＡＳＩ
Ｃセルブロック１６またはマイクロプロセッサコア１２
への入力として駆動できる。更に、Ｉ／Ｏパッド２０の
ようなＩ／Ｏパッドはインサーキット試験モードの間は
トライステート（ハイインピーダンス）でなければなら
ない。また、マイクロプロセッサコア１２からの制御信
号および信号ＡＳＩＣ−ＭＡＳ、ＡＳＩＣ−ＷＲは無視
される。
【００１４】モード１は独立型の（スタンドアローン）
マイクロプロセッサ試験モードとして知られている。こ
のモードにおいては、ＡＳＩＣセルブロック１６は分離
されてマイクロプロセッサコア１２が試験できるように
する。信号ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−ＷＲは無
視され、一方Ｉ／Ｏパッド２０のようなＡＳＩＣ Ｉ／
Ｏパッドのためのトライステート制御がマイクロプロセ
ッサコア１２によって発生される。
マイクロプロセッサ試験モードとして知られている。こ
のモードにおいては、ＡＳＩＣセルブロック１６は分離
されてマイクロプロセッサコア１２が試験できるように
する。信号ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−ＷＲは無
視され、一方Ｉ／Ｏパッド２０のようなＡＳＩＣ Ｉ／
Ｏパッドのためのトライステート制御がマイクロプロセ
ッサコア１２によって発生される。
【００１５】モード２はスタンドアローンＡＳＩＣ試験
モードとして知られている。このモードにおいては、マ
イクロプロセッサコア１２は分離され、それによってＡ
ＳＩＣセルブロック１６のスタンドアローン試験が可能
になる。信号ＡＳＩＣ−ＭＡＳおよびマイクロプロセッ
サ１２からの制御信号は無視され、一方トライステート
のＡＳＩＣ Ｉ／Ｏパッドは信号ＡＳＩＣ−ＷＲによっ
て制御される。
モードとして知られている。このモードにおいては、マ
イクロプロセッサコア１２は分離され、それによってＡ
ＳＩＣセルブロック１６のスタンドアローン試験が可能
になる。信号ＡＳＩＣ−ＭＡＳおよびマイクロプロセッ
サ１２からの制御信号は無視され、一方トライステート
のＡＳＩＣ Ｉ／Ｏパッドは信号ＡＳＩＣ−ＷＲによっ
て制御される。
【００１６】最後に、モード３は通常のアプリケーショ
ンモードとして知られている。このモードの間は、ＡＳ
ＩＣ Ｉ／Ｏパッドのためのトライステート制御信号は
信号ＡＳＩＣ−ＭＡＳの論理状態に応じてマイクロプロ
セッサコア１２またはＡＳＩＣセルブロック１６によっ
て発生される。
ンモードとして知られている。このモードの間は、ＡＳ
ＩＣ Ｉ／Ｏパッドのためのトライステート制御信号は
信号ＡＳＩＣ−ＭＡＳの論理状態に応じてマイクロプロ
セッサコア１２またはＡＳＩＣセルブロック１６によっ
て発生される。
【００１７】更にインタフェース制御論理回路１４は信
号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣによって示されるように
ＡＳＩＣセルブロック１６から信号を受けるためにター
ミナル３０に結合されている。また、インタフェース制
御論理回路１４は、それぞれ、バッファ３４および３６
を介してＩ／Ｏパッド２０またはターミナル３０に出力
を提供する。ターミナル３２は信号ＳＩＧ−ＴＯ−ＡＳ
ＩＣによって示される信号をＡＳＩＣセルブロック１６
に提供することが理解される。また、バッファ３４およ
び３６はＩ／Ｏパッド２０内に導入できることが理解さ
れる。ＡＳＩＣセルブロック１６へのかつＡＳＩＣセル
ブロックからの１つの信号のみが示されているが（ＳＩ
Ｇ−ＴＯ−ＡＳＩＣおよびＳＩＧ−ＦＲＯＭ−ＡＳＩ
Ｃ）、（信号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣと同様に）Ａ
ＳＩＣセルブロック１６からＩＣＬ回路１４へ提供され
る複数の信号があり、かつ（ＳＩＧ−ＴＯ−ＡＳＩＣと
同様に）ＩＣＬ回路１４からＡＳＩＣセルブロック１６
に提供される複数の信号がある。更に、例えば“ＳＩＧ
−ＦＲＯＭ−ＡＳＩＣ”はＡＳＩＣセルブロック１６か
ら発信する典型的な信号を表すために使用される一般的
な信号名であることが理解されるべきである。従って、
各図についてＳＩＧ−ＦＲＯＭ−ＡＳＩＣが使用される
度ごとにそれは必ずしも同じ信号を言及するものではな
い。
号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣによって示されるように
ＡＳＩＣセルブロック１６から信号を受けるためにター
ミナル３０に結合されている。また、インタフェース制
御論理回路１４は、それぞれ、バッファ３４および３６
を介してＩ／Ｏパッド２０またはターミナル３０に出力
を提供する。ターミナル３２は信号ＳＩＧ−ＴＯ−ＡＳ
ＩＣによって示される信号をＡＳＩＣセルブロック１６
に提供することが理解される。また、バッファ３４およ
び３６はＩ／Ｏパッド２０内に導入できることが理解さ
れる。ＡＳＩＣセルブロック１６へのかつＡＳＩＣセル
ブロックからの１つの信号のみが示されているが（ＳＩ
Ｇ−ＴＯ−ＡＳＩＣおよびＳＩＧ−ＦＲＯＭ−ＡＳＩ
Ｃ）、（信号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣと同様に）Ａ
ＳＩＣセルブロック１６からＩＣＬ回路１４へ提供され
る複数の信号があり、かつ（ＳＩＧ−ＴＯ−ＡＳＩＣと
同様に）ＩＣＬ回路１４からＡＳＩＣセルブロック１６
に提供される複数の信号がある。更に、例えば“ＳＩＧ
−ＦＲＯＭ−ＡＳＩＣ”はＡＳＩＣセルブロック１６か
ら発信する典型的な信号を表すために使用される一般的
な信号名であることが理解されるべきである。従って、
各図についてＳＩＧ−ＦＲＯＭ−ＡＳＩＣが使用される
度ごとにそれは必ずしも同じ信号を言及するものではな
い。
【００１８】シグネチャ論理ブロック４０がＩＣＬ回路
１４とＡＳＩＣセルブロック１６との間に結合されて示
されている。シグネャ論理ブロック４０はマイクロプロ
セッサコア１２がモード１で試験されている場合にＩＣ
Ｌ回路１４の完全な障害カバレージ試験を可能にするシ
グネャ分析回路を含む。シグネャ論理ブロック４０はＩ
ＣＬ回路１４の適切な障害カバレージを提供し、かつま
たＩＣＬ回路１４が修正されないことを保証する。シグ
ネャブロック４０は典型的にはＩＣＬ回路１４内に含ま
れる。
１４とＡＳＩＣセルブロック１６との間に結合されて示
されている。シグネャ論理ブロック４０はマイクロプロ
セッサコア１２がモード１で試験されている場合にＩＣ
Ｌ回路１４の完全な障害カバレージ試験を可能にするシ
グネャ分析回路を含む。シグネャ論理ブロック４０はＩ
ＣＬ回路１４の適切な障害カバレージを提供し、かつま
たＩＣＬ回路１４が修正されないことを保証する。シグ
ネャブロック４０は典型的にはＩＣＬ回路１４内に含ま
れる。
【００１９】一例として、Ｉ／Ｏパッド２４に現れるマ
イクロプロセッサコア１２からの信号はＩＣＬ回路１４
を介してかつＡＳＩＣ Ｉ／Ｏパッド２０またはＡＳＩ
Ｃセルブロック１６へ（ターミナル３２を介して）送る
ことができる。特に、Ｉ／Ｏパッド２４に現われる信号
はアドレス出力信号でありこれはＡＳＩＣ Ｉ／Ｏパッ
ド２０を介して外部装置へ、或いはターミナル３２を介
してＡＳＩＣセルブロック１６へアクセスするために利
用できる。
イクロプロセッサコア１２からの信号はＩＣＬ回路１４
を介してかつＡＳＩＣ Ｉ／Ｏパッド２０またはＡＳＩ
Ｃセルブロック１６へ（ターミナル３２を介して）送る
ことができる。特に、Ｉ／Ｏパッド２４に現われる信号
はアドレス出力信号でありこれはＡＳＩＣ Ｉ／Ｏパッ
ド２０を介して外部装置へ、或いはターミナル３２を介
してＡＳＩＣセルブロック１６へアクセスするために利
用できる。
【００２０】従って、本発明はマイクロプロセッサコア
１２、ＡＳＩＣセルブロック１６および外部の間の柔軟
性ある３方向インタフェースを提供する。これは顧客が
定義した機能を達成するためにゲートアレイを設計する
ためＡＳＩＣセルブロック１６内のセルを利用できるよ
うにし、この顧客が定義したゲートアレイは容易にマイ
クロプロセッサコア１２とインタフェースする。
１２、ＡＳＩＣセルブロック１６および外部の間の柔軟
性ある３方向インタフェースを提供する。これは顧客が
定義した機能を達成するためにゲートアレイを設計する
ためＡＳＩＣセルブロック１６内のセルを利用できるよ
うにし、この顧客が定義したゲートアレイは容易にマイ
クロプロセッサコア１２とインタフェースする。
【００２１】図２を参照すると、マイクロプロセッサコ
ア１２からのトライステート出力、例えば、アドレス出
力のためのインタフェース制御論理回路１４の１部が示
されている。図２の回路は、マイクロプロセッサコアの
Ｉ／Ｏパッド２４から出力できる、該マイクロプロセッ
サコア１２からの信号（ＳＩＧ−ＦＲＯＭ−ＵＰ）を受
信するよう結合された第１の入力を有するマルチプレク
サ５０を含む。マルチプレクサ５０の第２の入力は信号
ＳＩＧ−ＦＲＯＭ−ＡＳＩＣによって示されるＡＳＩＣ
セルブロック１６からの信号を受信するよう結合されて
いる。信号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣはターミナル３
０と同様のターミナルを介してインタフェース制御論理
回路１４に提供することができる。インタフェース制御
論理回路１４の１部である、論理回路５２は信号ＡＳＩ
Ｃ−ＥＮ，ＣＰ−ＥＮ，ＡＳＩＣ−ＭＡＳおよびＡＳＩ
Ｃ−ＷＲに応答して論理信号ＳＥＬＥＣＴおよびＰＡＤ
−ＥＮをそれぞれマルチプレクサ５０のＳＥＬＥＣＴ入
力およびトライステートバッファ５４の制御入力に提供
する。マルチプレクサ５０の出力はトライステートバッ
ファ５４の入力に結合され、一方トライステートバッフ
ァ５４の出力は例えばＡＳＩＣ Ｉ／Ｏパッド２０とす
ることができるＡＳＩＣ Ｉ／Ｏパッド５６に結合され
ている。トライステートバッファ５４の出力はバッファ
５８の入力に結合され、該バッファ５８の出力は信号Ｓ
ＩＧ−ＴＯ−ＡＳＩＣを介してＡＳＩＣセルブロック１
６に信号を提供する。図１のバッファ３４および３６に
ついて前に述べたように、バッファ５４および５８はＡ
ＳＩＣ Ｉ／Ｏパッド５６内に導入することができる。
更に、図２の回路はトライステートバッファ６０を含
み、該トライステートバッファ６０は信号ＰＷＲ−ＤＷ
Ｎを受けるための入力およびマルチプレクサ５０の第１
の入力に結合された出力を有する。反転トライステート
バッファ６０の制御入力はトライステート制御信号ＴＳ
Ｃに応答する。
ア１２からのトライステート出力、例えば、アドレス出
力のためのインタフェース制御論理回路１４の１部が示
されている。図２の回路は、マイクロプロセッサコアの
Ｉ／Ｏパッド２４から出力できる、該マイクロプロセッ
サコア１２からの信号（ＳＩＧ−ＦＲＯＭ−ＵＰ）を受
信するよう結合された第１の入力を有するマルチプレク
サ５０を含む。マルチプレクサ５０の第２の入力は信号
ＳＩＧ−ＦＲＯＭ−ＡＳＩＣによって示されるＡＳＩＣ
セルブロック１６からの信号を受信するよう結合されて
いる。信号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣはターミナル３
０と同様のターミナルを介してインタフェース制御論理
回路１４に提供することができる。インタフェース制御
論理回路１４の１部である、論理回路５２は信号ＡＳＩ
Ｃ−ＥＮ，ＣＰ−ＥＮ，ＡＳＩＣ−ＭＡＳおよびＡＳＩ
Ｃ−ＷＲに応答して論理信号ＳＥＬＥＣＴおよびＰＡＤ
−ＥＮをそれぞれマルチプレクサ５０のＳＥＬＥＣＴ入
力およびトライステートバッファ５４の制御入力に提供
する。マルチプレクサ５０の出力はトライステートバッ
ファ５４の入力に結合され、一方トライステートバッフ
ァ５４の出力は例えばＡＳＩＣ Ｉ／Ｏパッド２０とす
ることができるＡＳＩＣ Ｉ／Ｏパッド５６に結合され
ている。トライステートバッファ５４の出力はバッファ
５８の入力に結合され、該バッファ５８の出力は信号Ｓ
ＩＧ−ＴＯ−ＡＳＩＣを介してＡＳＩＣセルブロック１
６に信号を提供する。図１のバッファ３４および３６に
ついて前に述べたように、バッファ５４および５８はＡ
ＳＩＣ Ｉ／Ｏパッド５６内に導入することができる。
更に、図２の回路はトライステートバッファ６０を含
み、該トライステートバッファ６０は信号ＰＷＲ−ＤＷ
Ｎを受けるための入力およびマルチプレクサ５０の第１
の入力に結合された出力を有する。反転トライステート
バッファ６０の制御入力はトライステート制御信号ＴＳ
Ｃに応答する。
【００２２】表２はマイクロプロセッサコア１２のトラ
イステート出力に対するＩＣＬ回路１４のモードおよび
制御信号を示す。
イステート出力に対するＩＣＬ回路１４のモードおよび
制御信号を示す。
【表２】 ROM ASIC-EN CP-EN MODE ASIC-MAS ASIC-WR SELECT PAD-EN −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ ０ ０ ０ Ｘ Ｘ ０ ０ ２ ０ １ １ Ｘ Ｘ ０ TSC 信号に従う ３ １ ０ ２ ０ Ｘ ０ TSC 信号に従う ４ １ ０ ２ １ ０ １ ０ ５ １ ０ ２ １ １ １ １ ６ １ １ ３ ０ Ｘ ０ TSC 信号に従う ７ １ １ ３ １ ０ １ ０ ８ １ １ ３ １ １ １ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− マイクロプロセッサコア１２のトライステート出力のための （ＩＣＬ回路１４の）モードおよび制御信号 ここで、“Ｘ”はドントケアを示す。
【００２３】特に、モード０において、信号ＳＥＬＥＣ
ＴおよびＰＡＤ−ＥＮは論理ローでありかつＡＳＩＣ
Ｉ／Ｏパッド５６はトライステートである。モード０で
動作するＩＣＬ回路１４の全ての部分に対し、全てのＡ
ＳＩＣ Ｉ／Ｏパッドはトライステートであることに注
意を要する。
ＴおよびＰＡＤ−ＥＮは論理ローでありかつＡＳＩＣ
Ｉ／Ｏパッド５６はトライステートである。モード０で
動作するＩＣＬ回路１４の全ての部分に対し、全てのＡ
ＳＩＣ Ｉ／Ｏパッドはトライステートであることに注
意を要する。
【００２４】モード１においては、マイクロプロセッサ
コア１２はＡＳＩＣセルブロック１６が分離されている
間に試験されている。信号ＡＳＩＣ−ＭＡＳおよびＡＳ
ＩＣ −ＷＲは無視されかつＡＳＩＣ Ｉ／Ｏパッドのト
ライステート制御は前に述べたようにマイクロプロセッ
サコア１２の制御信号によって発生される。モード１の
ためのサポートされたデータ経路はマイクロプロセッサ
コア１２（ＳＩＧ−ＦＲＯＭ−ＵＰ）から、マルチプレ
クサ５０を介して、バッファ５５を介して、かつＡＳＩ
Ｃ Ｉ／Ｏパッド５６へかつバッファ５８を介してＡＳ
ＩＣセルブロック１６へとつながりＳＩＧ−ＴＯ−ＡＳ
ＩＣを提供するものである。
コア１２はＡＳＩＣセルブロック１６が分離されている
間に試験されている。信号ＡＳＩＣ−ＭＡＳおよびＡＳ
ＩＣ −ＷＲは無視されかつＡＳＩＣ Ｉ／Ｏパッドのト
ライステート制御は前に述べたようにマイクロプロセッ
サコア１２の制御信号によって発生される。モード１の
ためのサポートされたデータ経路はマイクロプロセッサ
コア１２（ＳＩＧ−ＦＲＯＭ−ＵＰ）から、マルチプレ
クサ５０を介して、バッファ５５を介して、かつＡＳＩ
Ｃ Ｉ／Ｏパッド５６へかつバッファ５８を介してＡＳ
ＩＣセルブロック１６へとつながりＳＩＧ−ＴＯ−ＡＳ
ＩＣを提供するものである。
【００２５】モード２においては、マイクロプロセッサ
コア１２は分離されてＡＳＩＣセルブロック１６のスタ
ンドアローン試験を可能にする。マイクロプロセッサコ
ア１２からの制御信号ならびに信号ＡＳＩＣ−ＭＡＳは
無視される。更に、ＡＳＩＣパッドのトライステート制
御信号は信号ＡＳＩＣ−ＷＲを介して発生される。
コア１２は分離されてＡＳＩＣセルブロック１６のスタ
ンドアローン試験を可能にする。マイクロプロセッサコ
ア１２からの制御信号ならびに信号ＡＳＩＣ−ＭＡＳは
無視される。更に、ＡＳＩＣパッドのトライステート制
御信号は信号ＡＳＩＣ−ＷＲを介して発生される。
【００２６】このモードにおいては、サポートされたデ
ータ経路はＡＳＩＣセルブロック１６からパッド５６ヘ
かつバッファ５８を介してＡＳＩＣセルブロック１６へ
戻るよう形成される。他のサポートされた信号経路はＡ
ＳＩＣ Ｉ／Ｏパッド５６をＡＳＩＣ入力として利用
し、この場合外部信号はバッファ５８を介してＡＳＩＣ
セルブロック１６へ送信される。
ータ経路はＡＳＩＣセルブロック１６からパッド５６ヘ
かつバッファ５８を介してＡＳＩＣセルブロック１６へ
戻るよう形成される。他のサポートされた信号経路はＡ
ＳＩＣ Ｉ／Ｏパッド５６をＡＳＩＣ入力として利用
し、この場合外部信号はバッファ５８を介してＡＳＩＣ
セルブロック１６へ送信される。
【００２７】モード２に対するこれらの信号経路は前記
表２の第３〜５行を参照してより詳細に説明することが
できる。例えば、第４行において信号ＡＳＩＣ−ＭＡＳ
は論理ハイであり、これはＡＳＩＣがマスタであること
を示しかつＡＳＩＣ Ｉ／Ｏパッド５６に現れる信号
は、信号ＡＳＩＣ−ＷＲが論理ローであるから、ＡＳＩ
Ｃ入力として再定義される。サポートされたデータ経路
はＩ／Ｏパッド５６を介しかつバッファ５８を介しＡＳ
ＩＣセルブロック１６に至る。
表２の第３〜５行を参照してより詳細に説明することが
できる。例えば、第４行において信号ＡＳＩＣ−ＭＡＳ
は論理ハイであり、これはＡＳＩＣがマスタであること
を示しかつＡＳＩＣ Ｉ／Ｏパッド５６に現れる信号
は、信号ＡＳＩＣ−ＷＲが論理ローであるから、ＡＳＩ
Ｃ入力として再定義される。サポートされたデータ経路
はＩ／Ｏパッド５６を介しかつバッファ５８を介しＡＳ
ＩＣセルブロック１６に至る。
【００２８】第５行を参照すると、信号ＡＳＩＣ−ＭＡ
Ｓは論理ハイでありＡＳＩＣがマスタでありかつＩ／Ｏ
パッド５６に現われる信号は、ＡＳＩＣ−ＷＲが論理ハ
イであるため、ＡＳＩＣ出力として再定義される。サポ
ートされたデータ経路はＡＳＩＣセルブロック１６から
ＳＩＧ−ＦＲＯＭ−ＡＳＩＣを介しマルチプレクサ５０
を通り、トライステートバッファ５４を通りかつパッド
５６へかつバッファ５８を通ってＡＳＩＣセルブロック
１６に戻るよう流れる。
Ｓは論理ハイでありＡＳＩＣがマスタでありかつＩ／Ｏ
パッド５６に現われる信号は、ＡＳＩＣ−ＷＲが論理ハ
イであるため、ＡＳＩＣ出力として再定義される。サポ
ートされたデータ経路はＡＳＩＣセルブロック１６から
ＳＩＧ−ＦＲＯＭ−ＡＳＩＣを介しマルチプレクサ５０
を通り、トライステートバッファ５４を通りかつパッド
５６へかつバッファ５８を通ってＡＳＩＣセルブロック
１６に戻るよう流れる。
【００２９】第３行を参照すると、信号ＡＳＩＣ−ＭＳ
Ａが論理ローであるからこれは本質的に無効なセットア
ップであり、これはマイクロプロセッサコア１２がマス
タでありモード２においてはマイクロプロセッサコア１
２が分離されているという事実と矛盾している。従っ
て、信号ＰＡＤ−ＥＮがマイクロプロセッサコア１２の
トライステート制御信号に従うことは矛盾する。
Ａが論理ローであるからこれは本質的に無効なセットア
ップであり、これはマイクロプロセッサコア１２がマス
タでありモード２においてはマイクロプロセッサコア１
２が分離されているという事実と矛盾している。従っ
て、信号ＰＡＤ−ＥＮがマイクロプロセッサコア１２の
トライステート制御信号に従うことは矛盾する。
【００３０】通常のアプリケーションモードであるモー
ド３においては、ＡＳＩＣ Ｉ／Ｏパッドのトライステ
ート制御はマイクロプロセッサコア１２により或いは信
号ＡＳＩＣ−ＷＲにより信号ＡＳＩＣ−ＭＡＳの論理状
態に応じて発生される。このモードにおいては、サポー
トされたデータ経路は本質的にマイクロプロセッサコア
１２がマスタである場合はパッド５６からＡＳＩＣセル
ブロック１６に続き、かつＡＳＩＣがマスタである場合
はＡＳＩＣセルブロック１６からパッド５６へ続く。
ド３においては、ＡＳＩＣ Ｉ／Ｏパッドのトライステ
ート制御はマイクロプロセッサコア１２により或いは信
号ＡＳＩＣ−ＷＲにより信号ＡＳＩＣ−ＭＡＳの論理状
態に応じて発生される。このモードにおいては、サポー
トされたデータ経路は本質的にマイクロプロセッサコア
１２がマスタである場合はパッド５６からＡＳＩＣセル
ブロック１６に続き、かつＡＳＩＣがマスタである場合
はＡＳＩＣセルブロック１６からパッド５６へ続く。
【００３１】モード３に対するこれらの信号経路は表２
の第６〜８行を参照することにより更に詳細に説明する
ことができる。第６行を参照すると、マイクロプロセッ
サコア１２はマスタであり、かつＡＳＩＣ Ｉ／Ｏパッ
ド５６はそれがＰＡＤ−ＥＮ列における「ＴＳＣ信号に
従う（ｆｏｌｌｏｗ ＴＳＣ ｓｉｇｎａｌ）」なる記
述によって示されるマイクロプロセッサコア１２の信号
ＴＳＣによってトライステート化されていない限り出力
となる。従って、マイクロプロセッサコア１２がデータ
を出力する限り、このデータはＩ／Ｏパッド５６に出力
される。このセットアップにおけるサポートされたデー
タ経路はマイクロプロセッサコア１２から、マルチプレ
クサ５０を通り、かつトライステートバッファ５４を通
りＡＳＩＣパッド５６かつバッファ５８を通りＡＳＩＣ
セルブロック１６に戻るよう進む。
の第６〜８行を参照することにより更に詳細に説明する
ことができる。第６行を参照すると、マイクロプロセッ
サコア１２はマスタであり、かつＡＳＩＣ Ｉ／Ｏパッ
ド５６はそれがＰＡＤ−ＥＮ列における「ＴＳＣ信号に
従う（ｆｏｌｌｏｗ ＴＳＣ ｓｉｇｎａｌ）」なる記
述によって示されるマイクロプロセッサコア１２の信号
ＴＳＣによってトライステート化されていない限り出力
となる。従って、マイクロプロセッサコア１２がデータ
を出力する限り、このデータはＩ／Ｏパッド５６に出力
される。このセットアップにおけるサポートされたデー
タ経路はマイクロプロセッサコア１２から、マルチプレ
クサ５０を通り、かつトライステートバッファ５４を通
りＡＳＩＣパッド５６かつバッファ５８を通りＡＳＩＣ
セルブロック１６に戻るよう進む。
【００３２】第７行を参照すると、信号ＡＳＩＣ−ＭＡ
Ｓは論理ハイでありかつＡＳＩＣはマスタであり、そし
てＡＳＩＣパッド５６に現れる信号は、信号ＡＳＩＣ−
ＷＲが論理ローであるから、ＡＳＩＣ入力として再定義
される。サポートされたデータ経路はＡＳＩＣパッド５
６からバッファ５８を通りＡＳＩＣセルブロック１６に
至る。この構成は外部プロセッサがバスマスタである場
合を表す。
Ｓは論理ハイでありかつＡＳＩＣはマスタであり、そし
てＡＳＩＣパッド５６に現れる信号は、信号ＡＳＩＣ−
ＷＲが論理ローであるから、ＡＳＩＣ入力として再定義
される。サポートされたデータ経路はＡＳＩＣパッド５
６からバッファ５８を通りＡＳＩＣセルブロック１６に
至る。この構成は外部プロセッサがバスマスタである場
合を表す。
【００３３】次に第８行を参照すると、信号ＡＳＩＣ−
ＭＡＳが論理ハイであることによって示されるようにＡ
ＳＩＣは前と同様にマスタであり、かつＡＳＩＣパッド
５６に現れる信号は、信号ＡＳＩＣ−ＷＲが論理ハイで
あるから、ＡＳＩＣ出力として再定義される。サポート
されたデータ経路はＡＳＩＣセルブロック１６から信号
ＳＩＧ−ＦＲＯＭ−ＡＳＩＣを介し、マルチプレクサ５
０を通り、トライステートバッファ５４を通りかつＡＳ
ＩＣパッド５６に至りかつバッファ５８を介してＡＳＩ
Ｃセルブロック１６に戻る。
ＭＡＳが論理ハイであることによって示されるようにＡ
ＳＩＣは前と同様にマスタであり、かつＡＳＩＣパッド
５６に現れる信号は、信号ＡＳＩＣ−ＷＲが論理ハイで
あるから、ＡＳＩＣ出力として再定義される。サポート
されたデータ経路はＡＳＩＣセルブロック１６から信号
ＳＩＧ−ＦＲＯＭ−ＡＳＩＣを介し、マルチプレクサ５
０を通り、トライステートバッファ５４を通りかつＡＳ
ＩＣパッド５６に至りかつバッファ５８を介してＡＳＩ
Ｃセルブロック１６に戻る。
【００３４】トライステートバッファ６０を参照する
と、マルチプレクサ６０の第１の入力に現れる電圧を信
号ＰＷＲ−ＤＷＮを介して所定の論理状態にアクティブ
に引付ける方法が示されている。幾つかの低電力モード
においては、ＡＳＩＣセルブロック１６への電力を維持
しながら電力を節約するようにマイクロプロセッサコア
１２のパワーダウンを行うことが望ましい。この目標を
達成する上で、第１の段階はマイクロプロセッサコアと
ＡＳＩＣセルブロック１６のために独立のかつ別個の電
源ピンを設けそれによってマイクロプロセッサコア１２
がパワーダウンされかつＡＳＩＣセルブロック１６がパ
ワーアップされたままにできるようにすることである
（これについては後に詳細に説明する）。しかしなが
ら、この単純な方法はフローティング状態に残されてい
るマイクロプロセッサコア１２からのトライステートノ
ードがＣＭＯＳアプリケーションについてはかなりの量
の電力を消費するため十分ではない。従って、第２のス
テップが行われ、依然としてパワーアップしている回路
に結合された、全てのマイクロプロセッサ出力が所定の
論理電圧レベルに維持される。そのようなパワーダウン
能力を持たせるためマイクロプロセッサコア１２の１つ
の出力のみが示されているが、マイクロプロセッサコア
１２の各々のトライステート出力がトライステートバッ
ファ６０と同様のパワーダウン論理回路を含むことが理
解されるべきである。
と、マルチプレクサ６０の第１の入力に現れる電圧を信
号ＰＷＲ−ＤＷＮを介して所定の論理状態にアクティブ
に引付ける方法が示されている。幾つかの低電力モード
においては、ＡＳＩＣセルブロック１６への電力を維持
しながら電力を節約するようにマイクロプロセッサコア
１２のパワーダウンを行うことが望ましい。この目標を
達成する上で、第１の段階はマイクロプロセッサコアと
ＡＳＩＣセルブロック１６のために独立のかつ別個の電
源ピンを設けそれによってマイクロプロセッサコア１２
がパワーダウンされかつＡＳＩＣセルブロック１６がパ
ワーアップされたままにできるようにすることである
（これについては後に詳細に説明する）。しかしなが
ら、この単純な方法はフローティング状態に残されてい
るマイクロプロセッサコア１２からのトライステートノ
ードがＣＭＯＳアプリケーションについてはかなりの量
の電力を消費するため十分ではない。従って、第２のス
テップが行われ、依然としてパワーアップしている回路
に結合された、全てのマイクロプロセッサ出力が所定の
論理電圧レベルに維持される。そのようなパワーダウン
能力を持たせるためマイクロプロセッサコア１２の１つ
の出力のみが示されているが、マイクロプロセッサコア
１２の各々のトライステート出力がトライステートバッ
ファ６０と同様のパワーダウン論理回路を含むことが理
解されるべきである。
【００３５】簡単に述べれば、信号ＴＳＣがハイになっ
た時、トライステートバッファ６０は作動的にされかつ
マルチプレクサ５０の第１の入力に現れる電圧レベルは
信号ＰＷＲ−ＤＷＮを介して所定のレベルに引かれる。
例えば、もし信号ＰＷＲ−ＤＷＮが論理ハイであれば、
マルチプレクサ５０の第１の入力は論理ローとなる。こ
の現象は、マイクロプロセッサコア１２は動的なエレメ
ントでありかつクロックが停止した時ＣＭＯＳトランジ
スタは本質的にリニア領域に入りかつ通常よりかなり多
くの電流を流すため存在することを理解すべきである。
従って、もし電力が節約されるべきであれば、マイクロ
プロセッサコア１２への電力はターンオフされかつマイ
クロプロセッサコア１２の出力は所定の論理状態につな
がれなければならない。
た時、トライステートバッファ６０は作動的にされかつ
マルチプレクサ５０の第１の入力に現れる電圧レベルは
信号ＰＷＲ−ＤＷＮを介して所定のレベルに引かれる。
例えば、もし信号ＰＷＲ−ＤＷＮが論理ハイであれば、
マルチプレクサ５０の第１の入力は論理ローとなる。こ
の現象は、マイクロプロセッサコア１２は動的なエレメ
ントでありかつクロックが停止した時ＣＭＯＳトランジ
スタは本質的にリニア領域に入りかつ通常よりかなり多
くの電流を流すため存在することを理解すべきである。
従って、もし電力が節約されるべきであれば、マイクロ
プロセッサコア１２への電力はターンオフされかつマイ
クロプロセッサコア１２の出力は所定の論理状態につな
がれなければならない。
【００３６】図３を参照すると、ＡＳＩＣセルブロック
１６からのマイクロプロッサコア１２の電源分離につい
て示されている。特に、外部電源バス２４０−２４１は
それぞれ電圧ＶＤＤおよびＶＳＳを図１のパッド２０の
ようなＩ／Ｏパッドに提供する。更に、内部電源バス２
４２−２４３はそれぞれ電圧ＶＤＤおよびＶＳＳをＡＳ
ＩＣセルブロック１６の内側に提供し、一方電源バス２
４４および２４５はそれぞれ電圧ＶＳＳをマイクロプロ
セッサコア１２の電源リング２４６および２４７に提供
する。最後に、２４８および２４９のような電源バスは
ＡＳＩＣセルブロック１６内の内部電源グリッドの一部
を表し、この場合終端バス２５０および２５１がＡＳＩ
Ｃセルブロック１６の内部電源グリッド構造を終端させ
るために使用されてマイクロプロセッサコア１２との接
続を防止する。
１６からのマイクロプロッサコア１２の電源分離につい
て示されている。特に、外部電源バス２４０−２４１は
それぞれ電圧ＶＤＤおよびＶＳＳを図１のパッド２０の
ようなＩ／Ｏパッドに提供する。更に、内部電源バス２
４２−２４３はそれぞれ電圧ＶＤＤおよびＶＳＳをＡＳ
ＩＣセルブロック１６の内側に提供し、一方電源バス２
４４および２４５はそれぞれ電圧ＶＳＳをマイクロプロ
セッサコア１２の電源リング２４６および２４７に提供
する。最後に、２４８および２４９のような電源バスは
ＡＳＩＣセルブロック１６内の内部電源グリッドの一部
を表し、この場合終端バス２５０および２５１がＡＳＩ
Ｃセルブロック１６の内部電源グリッド構造を終端させ
るために使用されてマイクロプロセッサコア１２との接
続を防止する。
【００３７】上に述べた構造はマイクロプロセッサ１２
とＡＳＩＣセルブロック１６との間の独立の電源分離を
可能にする。従って、ＡＳＩＣ Ｉ／Ｏパッド２５３−
２５６はマイクロプロセッサコア１２（パッド２５５，
２５６）に対しおよびＡＳＩＣセルブロック１６（パッ
ド２５３，２５４）に対し分離したかつ独立の電源を提
供するために利用できる。更に、パッド２５７−２５８
は、それぞれ、外部電源供給バス２４０および２４１に
電源を供給するために使用される。
とＡＳＩＣセルブロック１６との間の独立の電源分離を
可能にする。従って、ＡＳＩＣ Ｉ／Ｏパッド２５３−
２５６はマイクロプロセッサコア１２（パッド２５５，
２５６）に対しおよびＡＳＩＣセルブロック１６（パッ
ド２５３，２５４）に対し分離したかつ独立の電源を提
供するために利用できる。更に、パッド２５７−２５８
は、それぞれ、外部電源供給バス２４０および２４１に
電源を供給するために使用される。
【００３８】マイクロプロセッサパッド２６０がトライ
ステートバッファ２６１の制御入力に信号ＴＳＣ（トラ
イステート制御）を出力するために使用される。更に、
マイクロプロセッサパッド２６２はバッファ２６１の入
力に結合された出力を表すように示されている。バッフ
ァ２６１の出力はバッファ２６３を介してＡＳＩＣセル
ブロック１６に信号を提供するよう結合されている。バ
ッファ２６１はマイクロプロセッサパッド２６０内に導
入することができ、一方バッファ２６３はＡＳＩＣセル
ブロック１６の一部であることが理解される。トライス
テートバッファ２６５は図２のトライステートバッファ
６０について上に述べたのと同様にして動作し、トライ
ステートバッファ２６５はマイクロプロセッサコアの出
力信号を論理ローに引込みマイクロプロセッサコア１２
がパワーダウンされた時に前記出力のフローティングを
防止する。
ステートバッファ２６１の制御入力に信号ＴＳＣ（トラ
イステート制御）を出力するために使用される。更に、
マイクロプロセッサパッド２６２はバッファ２６１の入
力に結合された出力を表すように示されている。バッフ
ァ２６１の出力はバッファ２６３を介してＡＳＩＣセル
ブロック１６に信号を提供するよう結合されている。バ
ッファ２６１はマイクロプロセッサパッド２６０内に導
入することができ、一方バッファ２６３はＡＳＩＣセル
ブロック１６の一部であることが理解される。トライス
テートバッファ２６５は図２のトライステートバッファ
６０について上に述べたのと同様にして動作し、トライ
ステートバッファ２６５はマイクロプロセッサコアの出
力信号を論理ローに引込みマイクロプロセッサコア１２
がパワーダウンされた時に前記出力のフローティングを
防止する。
【００３９】更に、ＡＮＤゲート２６７はコア１２がパ
ワーダウンされた時マイクロプロセッサコア１２への入
力信号を論理ローに引込むよう機能し、それによって何
らかの電源がコア１２へ印加されることを防止する。特
に、信号ＰＷＲ−ＤＷＮが論理ロー（コア１２のパワー
ダウンを示す）になった時、ＡＮＤゲート２６７の出力
はパッド２６８に現われる電圧レベルを強制的に論理ロ
ーにする。
ワーダウンされた時マイクロプロセッサコア１２への入
力信号を論理ローに引込むよう機能し、それによって何
らかの電源がコア１２へ印加されることを防止する。特
に、信号ＰＷＲ−ＤＷＮが論理ロー（コア１２のパワー
ダウンを示す）になった時、ＡＮＤゲート２６７の出力
はパッド２６８に現われる電圧レベルを強制的に論理ロ
ーにする。
【００４０】従って、本発明は、電源がＡＳＩＣセルブ
ロック１６に対して維持される一方で、マイクロプロセ
ッサコア１２を独立にパワーダウンする方法を含む。そ
のような電源分離の１つの利点はＡＳＩＣセルブロック
１６からのデジタルノイズがマイクロプロセッサコア１
２に対し影響を与えることを防止することである。更
に、ＡＳＩＣセルブロック１６はコア１２がパワーダウ
ンしている間にスタティックに試験できる。マイクロプ
ロセッサコア１２はまたあるアプリケーションにおいて
パワーダウンすることができ、それによって電流ドレイ
ンを大幅に低減し、これは電池給電システムにとっては
理想的なものである。
ロック１６に対して維持される一方で、マイクロプロセ
ッサコア１２を独立にパワーダウンする方法を含む。そ
のような電源分離の１つの利点はＡＳＩＣセルブロック
１６からのデジタルノイズがマイクロプロセッサコア１
２に対し影響を与えることを防止することである。更
に、ＡＳＩＣセルブロック１６はコア１２がパワーダウ
ンしている間にスタティックに試験できる。マイクロプ
ロセッサコア１２はまたあるアプリケーションにおいて
パワーダウンすることができ、それによって電流ドレイ
ンを大幅に低減し、これは電池給電システムにとっては
理想的なものである。
【００４１】図４を参照すると、マイクロプロセッサコ
ア１２の双方向データ出力（Ｄ０−Ｄ１５）のためのイ
ンタフェース制御論理回路１４の一部が示されている。
図２〜図１１に示された全ての回路と同様に、図４に示
された回路はマイクロプロセッサ１２、ＡＳＩＣセルブ
ロック１６およびＡＳＩＣ Ｉ／Ｏパッドに結合できる
任意の外部装置との間で３方向インタフェースを提供す
る。図４の回路は図２の回路と同じタスクを行うが、信
号がマイクロプロセッサコア１２から出力されるだけで
はなくそれが双方向信号であるため入力もされるためや
や複雑である。
ア１２の双方向データ出力（Ｄ０−Ｄ１５）のためのイ
ンタフェース制御論理回路１４の一部が示されている。
図２〜図１１に示された全ての回路と同様に、図４に示
された回路はマイクロプロセッサ１２、ＡＳＩＣセルブ
ロック１６およびＡＳＩＣ Ｉ／Ｏパッドに結合できる
任意の外部装置との間で３方向インタフェースを提供す
る。図４の回路は図２の回路と同じタスクを行うが、信
号がマイクロプロセッサコア１２から出力されるだけで
はなくそれが双方向信号であるため入力もされるためや
や複雑である。
【００４２】特に、図４に示される回路は信号Ｄ−ＴＯ
／ＦＲＯＭ−ＵＰを結合された第１の入力および信号Ｄ
−ＦＲＯＭ−ＡＳＩＣを受けるよう結合された第２の入
力を有するマルチプレクサ７０を含み、これらの信号は
それぞれ図１に示されるようにマイクロプロセッサコア
１２のＩ／Ｏパッド２４およびターミナル３０を介して
提供することができる。マルチプレクサ７０の出力はト
ライステートバッファ７２を介してＡＳＩＣ Ｉ／Ｏパ
ッド７４に結合されている。更に、Ｉ／Ｏパッド７４は
バッファ７６および７８を介してＡＳＩＣセルブロック
１６にデータ信号を提供する信号Ｄ−ＴＯ−ＡＳＩＣを
提供するよう結合されている。更に、Ｉ／Ｏパッド７４
はバッファ７６およびトライステートバッファ８０を介
して結合され信号Ｄ−ＴＯ／ＦＲＯＭ−ＵＰを介してマ
イクロプロセッサコア１２に信号を提供する。図２にお
いて述べたように、トライステートバッファ７２および
バッファ７６はそれぞれ図１に示されるトライステート
バッファ３４およびバッファ３６と同様のものであり、
かつ更にこれらのバッファはＡＳＩＣ Ｉ／Ｏパッド７
４内に導入することができる。更に、ＡＳＩＣ Ｉ／Ｏ
パッド７４は図１に示されるＡＳＩＣ Ｉ／Ｏパッド２
０と同様のものである。論理回路８２は信号ＡＳＩＣ−
ＥＮ，ＣＰ−ＥＮ，ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−
ＷＲに応答して信号ＳＥＬＥＣＴおよびＰＡＤ−ＥＮを
それぞれマルチプレクサ７０の選択入力およびトライス
テートバッファ７２のトライステート制御入力に提供す
るよう示されている。更に、トライステート制御バッフ
ァ８０は信号ＴＳＣによって制御され、この信号はマイ
クロプロセッサコア１２のＩ／Ｏパッドのためのトライ
ステート信号である。
／ＦＲＯＭ−ＵＰを結合された第１の入力および信号Ｄ
−ＦＲＯＭ−ＡＳＩＣを受けるよう結合された第２の入
力を有するマルチプレクサ７０を含み、これらの信号は
それぞれ図１に示されるようにマイクロプロセッサコア
１２のＩ／Ｏパッド２４およびターミナル３０を介して
提供することができる。マルチプレクサ７０の出力はト
ライステートバッファ７２を介してＡＳＩＣ Ｉ／Ｏパ
ッド７４に結合されている。更に、Ｉ／Ｏパッド７４は
バッファ７６および７８を介してＡＳＩＣセルブロック
１６にデータ信号を提供する信号Ｄ−ＴＯ−ＡＳＩＣを
提供するよう結合されている。更に、Ｉ／Ｏパッド７４
はバッファ７６およびトライステートバッファ８０を介
して結合され信号Ｄ−ＴＯ／ＦＲＯＭ−ＵＰを介してマ
イクロプロセッサコア１２に信号を提供する。図２にお
いて述べたように、トライステートバッファ７２および
バッファ７６はそれぞれ図１に示されるトライステート
バッファ３４およびバッファ３６と同様のものであり、
かつ更にこれらのバッファはＡＳＩＣ Ｉ／Ｏパッド７
４内に導入することができる。更に、ＡＳＩＣ Ｉ／Ｏ
パッド７４は図１に示されるＡＳＩＣ Ｉ／Ｏパッド２
０と同様のものである。論理回路８２は信号ＡＳＩＣ−
ＥＮ，ＣＰ−ＥＮ，ＡＳＩＣ−ＭＡＳおよびＡＳＩＣ−
ＷＲに応答して信号ＳＥＬＥＣＴおよびＰＡＤ−ＥＮを
それぞれマルチプレクサ７０の選択入力およびトライス
テートバッファ７２のトライステート制御入力に提供す
るよう示されている。更に、トライステート制御バッフ
ァ８０は信号ＴＳＣによって制御され、この信号はマイ
クロプロセッサコア１２のＩ／Ｏパッドのためのトライ
ステート信号である。
【００４３】表３を参照すると、マイクロプロセッサコ
ア１２の双方向データ出力のためのインタフェース制御
論理回路１４のモードおよび制御信号が示されている。
ア１２の双方向データ出力のためのインタフェース制御
論理回路１４のモードおよび制御信号が示されている。
【表３】 ROW ASIC-EN CP-EN MODE ASIC-MAS ASIC-WR SELECT PAD-EN −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ ０ ０ ０ Ｘ Ｘ ０ ０ ２ ０ １ １ Ｘ Ｘ ０ ＴＳＣ信号 ３ １ ０ ２ Ｘ ０ １ ０ ４ １ ０ ２ Ｘ １ １ １ ５ １ １ ３ ０ Ｘ ０ ＴＳＣ信号 ６ １ １ ３ １ ０ １ ０ ７ １ １ ３ １ １ １ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− マイクロプロセッサコア１２の双方向データ出力のための （ＴＣＬ回路１４の）モードおよび制御信号
【００４４】前記表２が図２に示された回路の動作を説
明するために使用されたのと同様に、表３を使用して図
３に示された回路の動作を説明する。
明するために使用されたのと同様に、表３を使用して図
３に示された回路の動作を説明する。
【００４５】第１行を参照すると、モード０において
は、回路全体がインサーキット試験となっておりかつＩ
／Ｏパッド７４は前に述べたようにトライステート状態
にある。
は、回路全体がインサーキット試験となっておりかつＩ
／Ｏパッド７４は前に述べたようにトライステート状態
にある。
【００４６】第２行を参照すると、回路はマイクロプロ
セッサの試験モード（モード１）にありかつマイクロプ
ロセッサコア１２がＩ／Ｏパッド７４の方向を制御す
る。このモードの間にサポートされたデータ経路はマイ
クロプロセッサからマルチプレクサ７０を通り、トライ
ステートバッファ７２を通りかつＡＳＩＣ Ｉ／Ｏパッ
ド７４に至り、あるいはＡＳＩＣ Ｉ／Ｏパッド７４か
らバッファ７６およびトライステートバッファ８０を通
りマイクロプロセッサコア１２に戻る。第２行に見られ
るように、マイクロプロセッサコア１２はＩ／Ｏパッド
７４の方向を制御するから、信号ＰＡＤ−ＥＮはマイク
ロプロセッサコア１２によって発生される信号ＴＳＣに
従う。
セッサの試験モード（モード１）にありかつマイクロプ
ロセッサコア１２がＩ／Ｏパッド７４の方向を制御す
る。このモードの間にサポートされたデータ経路はマイ
クロプロセッサからマルチプレクサ７０を通り、トライ
ステートバッファ７２を通りかつＡＳＩＣ Ｉ／Ｏパッ
ド７４に至り、あるいはＡＳＩＣ Ｉ／Ｏパッド７４か
らバッファ７６およびトライステートバッファ８０を通
りマイクロプロセッサコア１２に戻る。第２行に見られ
るように、マイクロプロセッサコア１２はＩ／Ｏパッド
７４の方向を制御するから、信号ＰＡＤ−ＥＮはマイク
ロプロセッサコア１２によって発生される信号ＴＳＣに
従う。
【００４７】３行および第４行を参照すると、ＡＳＩＣ
が試験されかつマイクロプロセッサコア１２が分離され
ているモード２の間の動作が示されている。特に、第４
行はＡＳＩＣ（信号Ｄ−ＦＲＯＭ−ＡＳＩＣ）から、マ
ルチプレクサ７０を通り、トライステートバッファ７２
を通りかつＡＳＩＣ Ｉ／Ｏパッド７４に至るデータの
データ経路をサポートする。これに対し第３行はＡＳＩ
Ｃ Ｉ／Ｏパッド７４から、バッファ７６および７８を
通りかつＡＳＩＣセルブロック１６に戻るデータ経路を
サポートする。
が試験されかつマイクロプロセッサコア１２が分離され
ているモード２の間の動作が示されている。特に、第４
行はＡＳＩＣ（信号Ｄ−ＦＲＯＭ−ＡＳＩＣ）から、マ
ルチプレクサ７０を通り、トライステートバッファ７２
を通りかつＡＳＩＣ Ｉ／Ｏパッド７４に至るデータの
データ経路をサポートする。これに対し第３行はＡＳＩ
Ｃ Ｉ／Ｏパッド７４から、バッファ７６および７８を
通りかつＡＳＩＣセルブロック１６に戻るデータ経路を
サポートする。
【００４８】第５行〜第７行を参照すると、モード３に
対する信号構成が示されており、モード３はアプリケー
ションモードである。特に、第５行に示される構成はマ
イクロプロセッサコア１２がマスタである（ＡＳＩＣ−
ＭＡＳがローである）ことを示す。マイクロプロセッサ
コア１２はパッド７４を介してオフチップで、あるいは
ＡＳＩＣセルブロック１６へ、データを書込みあるいは
マイクロプロセッサコア１２はマイクロプロセッサ１２
の信号ＴＳＣに従う信号ＰＡＤ−ＥＮの論理状態に応じ
てオフチップでデータを読取る。
対する信号構成が示されており、モード３はアプリケー
ションモードである。特に、第５行に示される構成はマ
イクロプロセッサコア１２がマスタである（ＡＳＩＣ−
ＭＡＳがローである）ことを示す。マイクロプロセッサ
コア１２はパッド７４を介してオフチップで、あるいは
ＡＳＩＣセルブロック１６へ、データを書込みあるいは
マイクロプロセッサコア１２はマイクロプロセッサ１２
の信号ＴＳＣに従う信号ＰＡＤ−ＥＮの論理状態に応じ
てオフチップでデータを読取る。
【００４９】第６行を参照すると、ＡＳＩＣセルブロッ
ク１６はマスタであるが、それは信号ＡＳＩＣ−ＭＡＳ
が論理ハイであるからであり、かつＡＳＩＣはオフチッ
プデータを読取り（ＡＳＩＣ−ＷＲは論理ローであ
る）、前記サポートされたデータ経路はＡＳＩＣ Ｉ／
Ｏパッド７４を通りかつバッファ７６および７８を通り
ＡＳＩＣセルブロック１６へ戻る。
ク１６はマスタであるが、それは信号ＡＳＩＣ−ＭＡＳ
が論理ハイであるからであり、かつＡＳＩＣはオフチッ
プデータを読取り（ＡＳＩＣ−ＷＲは論理ローであ
る）、前記サポートされたデータ経路はＡＳＩＣ Ｉ／
Ｏパッド７４を通りかつバッファ７６および７８を通り
ＡＳＩＣセルブロック１６へ戻る。
【００５０】最後に、第７行を参照すると、この構成の
間は、マイクロプロセッサコア１２はもしマイクロプロ
セッサコア１２がバスマスタであればＡＳＩＣセルブロ
ック１６からデータを読み取り、あるいはもしＡＳＩＣ
セルブロック１６がバスマスタであればＡＳＩＣセルブ
ロック１６がオフチップでデータを書込む。従って、Ａ
ＳＩＣがマスタである場合は、サポートされたデータ経
路はＡＳＩＣセルブロック１６からマルチプレクサ７０
を通り、トライステートバッファ７２を通りかつＡＳＩ
Ｃ Ｉ／Ｏパッド７４に至る。しかしながら、もしマイ
クロプロセッサコア１２がバスマスタであれば、サポー
トされたデータ経路はＡＳＩＣセルブロック１６からマ
ルチプレクサ７０を介してパッド７４に至り、かつバッ
ファ７６及びトライステートバッファ８０を介してマイ
クロプロセッサコア１２に戻る。
間は、マイクロプロセッサコア１２はもしマイクロプロ
セッサコア１２がバスマスタであればＡＳＩＣセルブロ
ック１６からデータを読み取り、あるいはもしＡＳＩＣ
セルブロック１６がバスマスタであればＡＳＩＣセルブ
ロック１６がオフチップでデータを書込む。従って、Ａ
ＳＩＣがマスタである場合は、サポートされたデータ経
路はＡＳＩＣセルブロック１６からマルチプレクサ７０
を通り、トライステートバッファ７２を通りかつＡＳＩ
Ｃ Ｉ／Ｏパッド７４に至る。しかしながら、もしマイ
クロプロセッサコア１２がバスマスタであれば、サポー
トされたデータ経路はＡＳＩＣセルブロック１６からマ
ルチプレクサ７０を介してパッド７４に至り、かつバッ
ファ７６及びトライステートバッファ８０を介してマイ
クロプロセッサコア１２に戻る。
【００５１】図５を参照すると、マイクロプロセッサコ
ア１２に入力されかつマイクロプロセッサコア１２の内
部クロックに同期されなければならない入力信号（ＢＧ
ＡＣＫＢ，ＢＥＲＲＢおよびＶＰＡＢのような）に同期
するためのインタフェース制御論理回路１４の一部が示
されている。図５の回路を用いることにより、信号がパ
ッド２０のようなＡＳＩＣ Ｉ／Ｏパッドを介して受信
されかつＩＣＬ回路１４を介して同期されてマイクロプ
ロセッサコア１２とＡＳＩＣセルブロック１６の双方に
同期信号を提供する。
ア１２に入力されかつマイクロプロセッサコア１２の内
部クロックに同期されなければならない入力信号（ＢＧ
ＡＣＫＢ，ＢＥＲＲＢおよびＶＰＡＢのような）に同期
するためのインタフェース制御論理回路１４の一部が示
されている。図５の回路を用いることにより、信号がパ
ッド２０のようなＡＳＩＣ Ｉ／Ｏパッドを介して受信
されかつＩＣＬ回路１４を介して同期されてマイクロプ
ロセッサコア１２とＡＳＩＣセルブロック１６の双方に
同期信号を提供する。
【００５２】特に、図５に示される回路は回路ノード９
２に結合されたＡＳＩＣ Ｉ／Ｏパッド９０を含み、該
パッド９０は図１のＡＳＩＣ Ｉ／Ｏパッド２０と同様
のものである。ＮＯＲゲート９４は信号ＳＩＧ−ＦＲＯ
Ｍ−ＡＳＩＣによって示されるＡＳＩＣセルブロック１
６からの信号を受信するよう結合された第１の入力を有
する。ＮＯＲゲート９４の第２の入力は信号ＡＳＩＣ−
ＥＮを受信するよう結合されている。ＮＯＲゲート９４
の出力はトライステートバッファ９６の制御入力に結合
されている。トライステートバッファ９６はグランドに
戻された入力および回路ノード９２に結合された出力を
有する。回路９２は抵抗９５を介して動作電位ＶＣＣに
結合されかつバッファ９８の入力に結合されている。バ
ッファ９８の出力はフリップフロップ１００の入力に結
合され、かつまたバッファ１０２を介してＡＳＩＣセル
ブロック１６への信号ＳＩＧ−ＴＯ−ＡＳＩＣを提供す
る。マイクロプロセッサコア１２のクロック信号ＣＬＫ
−ＵＰはフリップフロップ１０４のクロック入力に結合
されかつインバータ１０６を介してフリップフロップ１
００のクロック入力に結合されている。フリップフロッ
プ１００の出力はフリップフロップ１０４のデータ入力
に結合され、一方フリップフロップ１０４の非反転およ
び反転出力は、それぞれ、マイクロプロセッサコア１２
およびＡＳＩＣセルブロック１６に同期信号を提供し、
この場合フリップフロップ１０４の反転出力はインバー
タ１０８を介して信号ＳＹＮＣ−ＴＯ−ＡＳＩＣを提供
し、一方フリップフロップ１０４の非反転出力はＳＩＧ
−ＴＯ−ＵＰを提供する。
２に結合されたＡＳＩＣ Ｉ／Ｏパッド９０を含み、該
パッド９０は図１のＡＳＩＣ Ｉ／Ｏパッド２０と同様
のものである。ＮＯＲゲート９４は信号ＳＩＧ−ＦＲＯ
Ｍ−ＡＳＩＣによって示されるＡＳＩＣセルブロック１
６からの信号を受信するよう結合された第１の入力を有
する。ＮＯＲゲート９４の第２の入力は信号ＡＳＩＣ−
ＥＮを受信するよう結合されている。ＮＯＲゲート９４
の出力はトライステートバッファ９６の制御入力に結合
されている。トライステートバッファ９６はグランドに
戻された入力および回路ノード９２に結合された出力を
有する。回路９２は抵抗９５を介して動作電位ＶＣＣに
結合されかつバッファ９８の入力に結合されている。バ
ッファ９８の出力はフリップフロップ１００の入力に結
合され、かつまたバッファ１０２を介してＡＳＩＣセル
ブロック１６への信号ＳＩＧ−ＴＯ−ＡＳＩＣを提供す
る。マイクロプロセッサコア１２のクロック信号ＣＬＫ
−ＵＰはフリップフロップ１０４のクロック入力に結合
されかつインバータ１０６を介してフリップフロップ１
００のクロック入力に結合されている。フリップフロッ
プ１００の出力はフリップフロップ１０４のデータ入力
に結合され、一方フリップフロップ１０４の非反転およ
び反転出力は、それぞれ、マイクロプロセッサコア１２
およびＡＳＩＣセルブロック１６に同期信号を提供し、
この場合フリップフロップ１０４の反転出力はインバー
タ１０８を介して信号ＳＹＮＣ−ＴＯ−ＡＳＩＣを提供
し、一方フリップフロップ１０４の非反転出力はＳＩＧ
−ＴＯ−ＵＰを提供する。
【００５３】ＡＳＩＣ Ｉ／Ｏパッド９０は同期される
ことが必要なマイクロプロセッサコア１２への信号を供
給することができる回路ノード９２に結合されたたった
１つのパッドであることに注意を要する。更に、信号Ｓ
ＩＧ−ＦＲＯＭ−ＡＳＩＣを介するＡＳＩＣセルブロッ
ク１６からの信号もまたマイクロプロセッサコア１２の
クロックと同期させることができる。これは回路９２に
現われる電圧レベルが論理ローであって引続きバッファ
９８の出力が論理ローになることができるようにする場
合に達成される。この論理ローのレベルは次にフリップ
フロップ１０４を介してマイクロプロセッサのクロック
（ＣＬＯＣＫ−ＵＰ）と同期し、それによって同期信号
を信号ＳＹＮＣ−ＴＯ−ＵＰおよびＳＹＮＣ−ＴＯ−Ａ
ＳＩＣを介してマイクロプロセッサコア１２およびＡＳ
ＩＣセルブロック１６に提供する。回路ノード９２はマ
イクロプロセッサのクロックに同期しなければならない
複数の信号に応答することができるから、抵抗９５とと
もにバッファ９８の入力はオープンドレインのワイヤー
ドＯＲゲートを形成することが理解される。
ことが必要なマイクロプロセッサコア１２への信号を供
給することができる回路ノード９２に結合されたたった
１つのパッドであることに注意を要する。更に、信号Ｓ
ＩＧ−ＦＲＯＭ−ＡＳＩＣを介するＡＳＩＣセルブロッ
ク１６からの信号もまたマイクロプロセッサコア１２の
クロックと同期させることができる。これは回路９２に
現われる電圧レベルが論理ローであって引続きバッファ
９８の出力が論理ローになることができるようにする場
合に達成される。この論理ローのレベルは次にフリップ
フロップ１０４を介してマイクロプロセッサのクロック
（ＣＬＯＣＫ−ＵＰ）と同期し、それによって同期信号
を信号ＳＹＮＣ−ＴＯ−ＵＰおよびＳＹＮＣ−ＴＯ−Ａ
ＳＩＣを介してマイクロプロセッサコア１２およびＡＳ
ＩＣセルブロック１６に提供する。回路ノード９２はマ
イクロプロセッサのクロックに同期しなければならない
複数の信号に応答することができるから、抵抗９５とと
もにバッファ９８の入力はオープンドレインのワイヤー
ドＯＲゲートを形成することが理解される。
【００５４】図４に示される回路に対する真理値表は必
要でないが、それは信号ＡＳＩＣ−ＥＮおよびＣＰ−Ｅ
Ｎのみが関心事であるからである。従って、モード０に
おいては、ＩＣＬ回路１４はインサーキット試験状態に
ありかつＡＳＩＣ Ｉ／Ｏパッド９０はトライステート
になっている。モード１においては、マイクロプロセッ
サコア１２は試験されかつサポートされたデータ経路は
ＡＳＩＣ Ｉ／Ｏパッド９０からバッファ９８およびフ
リップフロップ１００および１０４を通りマイクロプロ
セッサコア１２およびＡＳＩＣセルブロック１６に信号
を提供するものである。更に、それぞれＡＳＩＣ試験モ
ードまたはアプリケーションモードであるモード２また
はモード３の間は、サポートされたデータ経路はＡＳＩ
Ｃ Ｉ／Ｏパッド９０からバッファ９８およびフリップ
フロップ１００および１０４を通りマイクロプロセッサ
コア１２およびＡＳＩＣセルブロック１６の双方に信号
を提供する。更に、他のサポートされた経路は信号ＳＩ
Ｇ−ＦＲＯＭ−ＡＳＩＣを介してＡＳＩＣセルブロック
１６からＮＯＲゲート９０を通り、それによってトライ
ステートバッファ９６が信号ＡＳＩＣ−ＥＮＢ（ＡＳＩ
Ｃ−ＥＮの反転）が論理ローである場合に回路ノード９
０に論理ローを提供する。
要でないが、それは信号ＡＳＩＣ−ＥＮおよびＣＰ−Ｅ
Ｎのみが関心事であるからである。従って、モード０に
おいては、ＩＣＬ回路１４はインサーキット試験状態に
ありかつＡＳＩＣ Ｉ／Ｏパッド９０はトライステート
になっている。モード１においては、マイクロプロセッ
サコア１２は試験されかつサポートされたデータ経路は
ＡＳＩＣ Ｉ／Ｏパッド９０からバッファ９８およびフ
リップフロップ１００および１０４を通りマイクロプロ
セッサコア１２およびＡＳＩＣセルブロック１６に信号
を提供するものである。更に、それぞれＡＳＩＣ試験モ
ードまたはアプリケーションモードであるモード２また
はモード３の間は、サポートされたデータ経路はＡＳＩ
Ｃ Ｉ／Ｏパッド９０からバッファ９８およびフリップ
フロップ１００および１０４を通りマイクロプロセッサ
コア１２およびＡＳＩＣセルブロック１６の双方に信号
を提供する。更に、他のサポートされた経路は信号ＳＩ
Ｇ−ＦＲＯＭ−ＡＳＩＣを介してＡＳＩＣセルブロック
１６からＮＯＲゲート９０を通り、それによってトライ
ステートバッファ９６が信号ＡＳＩＣ−ＥＮＢ（ＡＳＩ
Ｃ−ＥＮの反転）が論理ローである場合に回路ノード９
０に論理ローを提供する。
【００５５】図６を参照すると、マイクロプロセッサコ
ア１２に入力されかつマイクロプロセッサコア１２の内
部クロックに同期されなければならない入力信号（ＤＴ
ＡＣＫＢのような）に同期するためのインタフェース制
御論理回路１４の一部が示されている。図５に示されて
いる構成要素と同じである図６に示された構成要素は同
じ参照番号によって識別される。図６の回路は更にフリ
ップフロップ１００および１０４の間に結合されたマル
チプレクサ１０１を含む。マルチプレクサ１０１は（Ａ
ＳＩＣセルブロック１６から）信号Ｙ−ＩＮを結合する
よう受信された第１の入力およびフリップフロップ１０
０の出力に結合された第２の入力を有する。マルチプレ
クサ１０１の出力はフリップフロップ１０４のデータ入
力に結合されている。最後に、マルチプレクサ１０１の
選択入力はＡＳＩＣセルブロック１６から発生される信
号ＳＥＬを受けるよう結合されている。
ア１２に入力されかつマイクロプロセッサコア１２の内
部クロックに同期されなければならない入力信号（ＤＴ
ＡＣＫＢのような）に同期するためのインタフェース制
御論理回路１４の一部が示されている。図５に示されて
いる構成要素と同じである図６に示された構成要素は同
じ参照番号によって識別される。図６の回路は更にフリ
ップフロップ１００および１０４の間に結合されたマル
チプレクサ１０１を含む。マルチプレクサ１０１は（Ａ
ＳＩＣセルブロック１６から）信号Ｙ−ＩＮを結合する
よう受信された第１の入力およびフリップフロップ１０
０の出力に結合された第２の入力を有する。マルチプレ
クサ１０１の出力はフリップフロップ１０４のデータ入
力に結合されている。最後に、マルチプレクサ１０１の
選択入力はＡＳＩＣセルブロック１６から発生される信
号ＳＥＬを受けるよう結合されている。
【００５６】図６の動作は図５に示される回路の動作と
同様であるが、例外としてマルチプレクサ１０１はいま
やＡＳＩＣセルブロック１６によって発生される信号Ｙ
−ＩＮを介してデータアクノレッジメント信号（ＤＴＡ
ＣＫＢ）の（１／２のクロックサイクルに加えてバッフ
ァ９８およびパッド９０またはＯＲゲート９４のデータ
経路遅延を加えたものの）早期の認識を可能にする。
同様であるが、例外としてマルチプレクサ１０１はいま
やＡＳＩＣセルブロック１６によって発生される信号Ｙ
−ＩＮを介してデータアクノレッジメント信号（ＤＴＡ
ＣＫＢ）の（１／２のクロックサイクルに加えてバッフ
ァ９８およびパッド９０またはＯＲゲート９４のデータ
経路遅延を加えたものの）早期の認識を可能にする。
【００５７】図７を参照すると、マイクロプロセッサコ
ア１２のトライステート出力（ＡＳＢ，ＵＤＳＢおよび
ＬＤＳＢのような）のためのＩＣＬ回路１４の一部が示
されている。図２に示されるものと同じ機能を達成する
図７に示される構成要素は同じ参照番号で識別されるこ
とが理解される。更に、図７に示される回路は更にＯＲ
ゲート１２０を含み、該ＯＲゲート１２０はバッファ５
８の出力に結合された第１の入力および信号ＣＴＲＬ−
ＳＩＧを受けるよう結合された第２の入力を有する。最
後に、ＯＲゲート１２０の出力は信号ＳＩＧ−ＴＯ−Ａ
ＳＩＣをＡＳＩＣセルブロック１６に提供する。
ア１２のトライステート出力（ＡＳＢ，ＵＤＳＢおよび
ＬＤＳＢのような）のためのＩＣＬ回路１４の一部が示
されている。図２に示されるものと同じ機能を達成する
図７に示される構成要素は同じ参照番号で識別されるこ
とが理解される。更に、図７に示される回路は更にＯＲ
ゲート１２０を含み、該ＯＲゲート１２０はバッファ５
８の出力に結合された第１の入力および信号ＣＴＲＬ−
ＳＩＧを受けるよう結合された第２の入力を有する。最
後に、ＯＲゲート１２０の出力は信号ＳＩＧ−ＴＯ−Ａ
ＳＩＣをＡＳＩＣセルブロック１６に提供する。
【００５８】図７に示される回路の動作は図２に示され
る回路と同じであるが、例外としてＯＲゲート１２０が
ＡＳＩＣセルブロック１６に送られる前に信号ＳＩＧ−
ＴＯ−ＡＳＩＣのゲーテッド制御を可能にする。ＯＲゲ
ート１２０の付加は信号ＳＩＧ−ＴＯ−ＡＳＩＣがマイ
クロプロセッサコア１２の試験モードの間にインアクテ
ィブにされるようにし、それによってＡＳＩＣセルブロ
ック１６内の誤ったスタートサイクルを防止する。更
に、図７のための真理値表は表２に示される図２のため
の真理値表と同じである。
る回路と同じであるが、例外としてＯＲゲート１２０が
ＡＳＩＣセルブロック１６に送られる前に信号ＳＩＧ−
ＴＯ−ＡＳＩＣのゲーテッド制御を可能にする。ＯＲゲ
ート１２０の付加は信号ＳＩＧ−ＴＯ−ＡＳＩＣがマイ
クロプロセッサコア１２の試験モードの間にインアクテ
ィブにされるようにし、それによってＡＳＩＣセルブロ
ック１６内の誤ったスタートサイクルを防止する。更
に、図７のための真理値表は表２に示される図２のため
の真理値表と同じである。
【００５９】図８を参照すると、マイクロプロセッサコ
ア１２のオープンドレイン入力（ＢＲＢのような）のた
めのインタフェース制御論理回路の一部が示されてい
る。構成要素１３０，１３２，１３４，１３６，１３
８，１４０，１４２，１４４，１４５および１４６はそ
れぞれ図５の構成要素９０，９６，９４，９５，９８，
１０２，１００，１０４，１０６および１０８と同じ機
能を達成する。更に，図８の機能はＡＳＩＣ試験モード
（モード２）の間に信号ＳＹＮＣ−ＴＯ−ＵＰを論理ロ
ーにさせるためにフリップフロップ１４８および１５０
とＡＮＤゲート１５２とを含む。
ア１２のオープンドレイン入力（ＢＲＢのような）のた
めのインタフェース制御論理回路の一部が示されてい
る。構成要素１３０，１３２，１３４，１３６，１３
８，１４０，１４２，１４４，１４５および１４６はそ
れぞれ図５の構成要素９０，９６，９４，９５，９８，
１０２，１００，１０４，１０６および１０８と同じ機
能を達成する。更に，図８の機能はＡＳＩＣ試験モード
（モード２）の間に信号ＳＹＮＣ−ＴＯ−ＵＰを論理ロ
ーにさせるためにフリップフロップ１４８および１５０
とＡＮＤゲート１５２とを含む。
【００６０】図９を参照すると、マイクロプロセッサコ
ア１２のＩＰＬＢ０，ＩＰＬ１ＢおよびＩＰＬ２Ｂのよ
な入力のためのＩＣＬ回路１４の一部が示されている。
更に、表４は図９に示される回路のためのモードおよび
ＩＣＬ回路１４の制御信号を示す。
ア１２のＩＰＬＢ０，ＩＰＬ１ＢおよびＩＰＬ２Ｂのよ
な入力のためのＩＣＬ回路１４の一部が示されている。
更に、表４は図９に示される回路のためのモードおよび
ＩＣＬ回路１４の制御信号を示す。
【表４】 ASIC-EN CP-EN ASIC-MAS ASIC-WR SELECT PAD-EN −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ Ｘ ０ ０ ０ ０ １ Ｘ ０ ０ ０ １ Ｘ ０ ０ ０ ０ １ Ｘ ０ １ ０ １ １ Ｘ １ ０ １ ０ １ Ｘ １ １ １ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− マイクロプロセッサコア１２の入力ＩＰＬ０Ｂ，ＩＰＬ１Ｂおよび ＩＰＬ２ＢのためのＩＣＬ回路１４の制御信号およびモード
【００６１】簡単にいえば、図９に示される回路は信号
ＳＹＮＣ−ＴＯ−ＵＰおよびＳＹＮＣ−ＴＯ−ＡＳＩＣ
を介してマイクロプロセッサコア１２およびＡＳＩＣセ
ルブロック１６に同期信号を提供する。これは図５に示
された回路について前に述べたのと同様にしてフリップ
フロップ１６１および１６２とインバータ１６３および
１６４とを使用することにより行なわれ、それによっ
て、図５のフリップフロップ１００および１０４と図５
のインバータ１０６および１０８に対応する。更に、同
期されるべき信号はパッド１６６を介して外部ソースか
ら、あるいはトライステートバッファ１６８を介する信
号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣを介するＡＳＩＣ信号か
ら来ることができる。更に、信号はマルチプレクサ１６
９の第２の入力を介して信号ＩＰＬＢ−ＦＲＯＭ−ＡＳ
ＩＣ−ＤＩＲＥＣＴを介しＡＳＩＣから直接送ることが
できる。これは、例えば、ＡＳＩＣが割込みを発生する
場合に用いることができる。また、非同期信号（信号Ｓ
ＩＧ−ＴＯ−ＡＳＩＣ）はバッファ１６５を介してＡＳ
ＩＣセルブロック１６に送ることができる。更に、論理
回路１７０が示されており信号ＳＥＬＥＣＴおよびＰＡ
Ｄ−ＥＮを提供する。
ＳＹＮＣ−ＴＯ−ＵＰおよびＳＹＮＣ−ＴＯ−ＡＳＩＣ
を介してマイクロプロセッサコア１２およびＡＳＩＣセ
ルブロック１６に同期信号を提供する。これは図５に示
された回路について前に述べたのと同様にしてフリップ
フロップ１６１および１６２とインバータ１６３および
１６４とを使用することにより行なわれ、それによっ
て、図５のフリップフロップ１００および１０４と図５
のインバータ１０６および１０８に対応する。更に、同
期されるべき信号はパッド１６６を介して外部ソースか
ら、あるいはトライステートバッファ１６８を介する信
号ＳＩＧ−ＦＲＯＭ−ＡＳＩＣを介するＡＳＩＣ信号か
ら来ることができる。更に、信号はマルチプレクサ１６
９の第２の入力を介して信号ＩＰＬＢ−ＦＲＯＭ−ＡＳ
ＩＣ−ＤＩＲＥＣＴを介しＡＳＩＣから直接送ることが
できる。これは、例えば、ＡＳＩＣが割込みを発生する
場合に用いることができる。また、非同期信号（信号Ｓ
ＩＧ−ＴＯ−ＡＳＩＣ）はバッファ１６５を介してＡＳ
ＩＣセルブロック１６に送ることができる。更に、論理
回路１７０が示されており信号ＳＥＬＥＣＴおよびＰＡ
Ｄ−ＥＮを提供する。
【００６２】図１０を参照すると、ＲＥＳＥＴＢおよび
ＨＡＬＴＢのようなマイクロプロセッサコア１２のＩ／
Ｏ信号のためのＩＣＬ回路１４の一部が示されている。
図１０の回路は論理回路１７２を含み、該論理回路１７
２はマイクロプロセッサコア１２からの信号（信号ＳＩ
Ｇ−ＦＲＯＭ−ＵＰ）およびＡＳＩＣセルブロック１６
からの信号（ＳＩＧ−ＦＲＯＭ−ＡＳＩＣ）に応答する
入力を有する。論理回路１７２はまた信号ＡＳＩＣ−Ｅ
ＮおよびＣＰ−ＥＮを受信するよう結合された入力を有
する。論理回路１７２の入力は信号ＰＡＤ−ＥＮをバッ
ファ１７５を介してトランジスタ１７４のゲートに供給
する。
ＨＡＬＴＢのようなマイクロプロセッサコア１２のＩ／
Ｏ信号のためのＩＣＬ回路１４の一部が示されている。
図１０の回路は論理回路１７２を含み、該論理回路１７
２はマイクロプロセッサコア１２からの信号（信号ＳＩ
Ｇ−ＦＲＯＭ−ＵＰ）およびＡＳＩＣセルブロック１６
からの信号（ＳＩＧ−ＦＲＯＭ−ＡＳＩＣ）に応答する
入力を有する。論理回路１７２はまた信号ＡＳＩＣ−Ｅ
ＮおよびＣＰ−ＥＮを受信するよう結合された入力を有
する。論理回路１７２の入力は信号ＰＡＤ−ＥＮをバッ
ファ１７５を介してトランジスタ１７４のゲートに供給
する。
【００６３】トランジスタ１７４のドレインはＡＳＩＣ
Ｉ／Ｏパッド１７７に結合されかつバッファ１７８の
入力に結合されている。トランジスタ１７４のソースお
よび基板はグランドに戻されている。バッファ１７８の
入力はまた抵抗１７９を介して作動電位Ｖｃｃに結合さ
れている。
Ｉ／Ｏパッド１７７に結合されかつバッファ１７８の
入力に結合されている。トランジスタ１７４のソースお
よび基板はグランドに戻されている。バッファ１７８の
入力はまた抵抗１７９を介して作動電位Ｖｃｃに結合さ
れている。
【００６４】バッファ１７８の出力はＡＳＩＣセルブロ
ック１６へ信号を提供し（ＳＩＧ−ＴＯ−ＡＳＩＣ）か
つＯＲゲート１８０によってＡＳＩＣセルブロック１６
にゲーテッド信号（ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳＩ
Ｃ）を提供する。信号ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳ
ＩＣはバッファ１７８の出力が信号ＡＳＩＣ−ＥＮとＯ
Ｒされるという意味でゲーティングされている。
ック１６へ信号を提供し（ＳＩＧ−ＴＯ−ＡＳＩＣ）か
つＯＲゲート１８０によってＡＳＩＣセルブロック１６
にゲーテッド信号（ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳＩ
Ｃ）を提供する。信号ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳ
ＩＣはバッファ１７８の出力が信号ＡＳＩＣ−ＥＮとＯ
Ｒされるという意味でゲーティングされている。
【００６５】バッファ１７８の出力信号はまたマイクロ
プロセッサコア１２に同期した信号ＳＹＮＣ−ＴＯ−Ｕ
Ｐを提供するために（図５に示された回路について上に
述べたのと同様にして）フリップフロップ１８２および
１８３そしてインバータ１８４によりマイクロプロセッ
サコア１２と同期される。
プロセッサコア１２に同期した信号ＳＹＮＣ−ＴＯ−Ｕ
Ｐを提供するために（図５に示された回路について上に
述べたのと同様にして）フリップフロップ１８２および
１８３そしてインバータ１８４によりマイクロプロセッ
サコア１２と同期される。
【００６６】表５を参照すると、マイクロプロセッサコ
ア１２のＲＥＳＥＴおよびＨＡＬＴＢピンのためのＩＣ
Ｌ回路１４の制御信号およびモードが示されている。
ア１２のＲＥＳＥＴおよびＨＡＬＴＢピンのためのＩＣ
Ｌ回路１４の制御信号およびモードが示されている。
【表５】 ASIC-EN CPI-EN MODE PAD-EN −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ ０ ０ ０ １ １ SIG-FROM-UP に従う １ ０ ２ SIG-FROM-ASIC に従う １ １ ３ SIG-FROM-UP および SIG-FROM-ASIC のワイヤード OR −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− マイクロプロセッサコア１２のＲＥＳＥＴＢおよびＨＡＬＴＢのための ＩＣＬ１４の制御信号およびモード
【００６７】簡単にいえば、ＲＥＳＥＴＢおよびＨＡＬ
ＴＢはマイクロプロセッサコア１２によりオフチップで
発生できる。信号ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳＩＣ
は信号ＡＳＩＣ−ＥＮによってゲーティングされこれは
信号ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳＩＣをモード０お
よび１の間に論理ローに強制する。信号ＳＩＧ−ＴＯ−
ＡＳＩＣはゲーティングされずかつＩ／Ｏパッド１７７
に現れる信号に従う。さらに、フリップフロップ１８２
および１８３は同期した信号を図５の回路について上に
述べたのと同様にしてマイクロプロセッサコア１２に提
供する。
ＴＢはマイクロプロセッサコア１２によりオフチップで
発生できる。信号ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳＩＣ
は信号ＡＳＩＣ−ＥＮによってゲーティングされこれは
信号ＧＡＴＥＤ−ＳＩＧ−ＴＯ−ＡＳＩＣをモード０お
よび１の間に論理ローに強制する。信号ＳＩＧ−ＴＯ−
ＡＳＩＣはゲーティングされずかつＩ／Ｏパッド１７７
に現れる信号に従う。さらに、フリップフロップ１８２
および１８３は同期した信号を図５の回路について上に
述べたのと同様にしてマイクロプロセッサコア１２に提
供する。
【００６８】図１１を参照すると、マイクロプロセッサ
コア１２のモードピンのためのＩＣＬ回路１４の一部が
示されている。簡単にいえば、該モードピンは８または
１６ビットの動作の間の選択を行う。もし該モードピン
がハイに接続されれば、マイクロプロセッサコア１２は
１６ビットのモードとなり、かつもし該モードピンがロ
ーに接続されれば、マイクロプロセッサコアは８ビット
のモードになる。しかしながら、モードが変更された場
合には、マイクロプロセッサコア１２はリセットシーケ
ンスを行わなければならない。アプリケーションモード
においては、信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣはマイ
クロプロセッサコア１２へのモードピンを制御する。典
型的には、該モードピンはハイまたはローに接続される
が、もし顧客がパッドにおいて前記モードピンへの動的
アクセスを希望すれば、該顧客は信号ＭＯＤＥ−ＴＯ−
ＡＳＩＣを信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣに接続し
てアプリケーションモードにおけるパッド制御を可能に
しなければならない。
コア１２のモードピンのためのＩＣＬ回路１４の一部が
示されている。簡単にいえば、該モードピンは８または
１６ビットの動作の間の選択を行う。もし該モードピン
がハイに接続されれば、マイクロプロセッサコア１２は
１６ビットのモードとなり、かつもし該モードピンがロ
ーに接続されれば、マイクロプロセッサコアは８ビット
のモードになる。しかしながら、モードが変更された場
合には、マイクロプロセッサコア１２はリセットシーケ
ンスを行わなければならない。アプリケーションモード
においては、信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣはマイ
クロプロセッサコア１２へのモードピンを制御する。典
型的には、該モードピンはハイまたはローに接続される
が、もし顧客がパッドにおいて前記モードピンへの動的
アクセスを希望すれば、該顧客は信号ＭＯＤＥ−ＴＯ−
ＡＳＩＣを信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣに接続し
てアプリケーションモードにおけるパッド制御を可能に
しなければならない。
【００６９】図１１に示される回路はバッファ１９５を
介してマルチプレクサ１９３の第１の入力に結合された
ＡＳＩＣ Ｉ／Ｏパッド１９１を含む。マルチプレクサ
１９３の第２の入力は信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩ
Ｃを受けるよう結合され、一方マルチプレクサ１９３の
選択された入力は論理回路１９７の出力に結合されてい
る。トライステートバッファ１９９はその入力が信号Ｍ
ＯＤＥ−ＴＯ−ＰＡＤを受けるよう結合され、かつその
出力がＡＳＩＣ Ｉ／Ｏパッド１９１に結合されてい
る。バッファ１９９および１９５は他の同様のＡＳＩＣ
Ｉ／Ｏパッドについて前に述べたようにＩ／Ｏパッド
１９１に導入することが可能なことが理解される。トラ
イステートバッファ１９９の制御入力は論理回路１９７
から信号ＰＡＤ−ＥＮを受けるよう結合されている。さ
らに、論理回路１９７は信号ＡＳＩＣ−ＥＮおよびＣＰ
−ＥＮを受けるための入力を有する。また、バッファ１
９５の出力はバッファ２０１を介して信号ＭＯＤＥ−Ｔ
Ｏ−ＡＳＩＣを供給する。
介してマルチプレクサ１９３の第１の入力に結合された
ＡＳＩＣ Ｉ／Ｏパッド１９１を含む。マルチプレクサ
１９３の第２の入力は信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩ
Ｃを受けるよう結合され、一方マルチプレクサ１９３の
選択された入力は論理回路１９７の出力に結合されてい
る。トライステートバッファ１９９はその入力が信号Ｍ
ＯＤＥ−ＴＯ−ＰＡＤを受けるよう結合され、かつその
出力がＡＳＩＣ Ｉ／Ｏパッド１９１に結合されてい
る。バッファ１９９および１９５は他の同様のＡＳＩＣ
Ｉ／Ｏパッドについて前に述べたようにＩ／Ｏパッド
１９１に導入することが可能なことが理解される。トラ
イステートバッファ１９９の制御入力は論理回路１９７
から信号ＰＡＤ−ＥＮを受けるよう結合されている。さ
らに、論理回路１９７は信号ＡＳＩＣ−ＥＮおよびＣＰ
−ＥＮを受けるための入力を有する。また、バッファ１
９５の出力はバッファ２０１を介して信号ＭＯＤＥ−Ｔ
Ｏ−ＡＳＩＣを供給する。
【００７０】表６を参照すると、マイクロプロセッサコ
ア１２のモードピンのためのＩＣＬ回路１４の制御信号
およびモードが示されている。
ア１２のモードピンのためのＩＣＬ回路１４の制御信号
およびモードが示されている。
【表６】 ASIC-EN CP-EN MODE ASIC-WR SELECT PAD-EN −−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ ０ ｘ ０ ０ ０ １ １ ｘ ０ ０ １ ｘ ２，３ ０ １ ０ １ ｘ ２，３ １ １ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−− マイクロプロセッサコア１２のモード（ＭＯＤＥ）ピンのための ＩＣＬ回路１４の制御信号およびモード
【００７１】モード０および１の間は、サポートされた
データ経路はＡＳＩＣ Ｉ／Ｏパッド１９１からバッフ
ァ１９５および２０１を通り信号ＭＯＤＥ−ＴＯ−ＡＳ
ＩＣを提供しかつバッファ１９５を通りマルチプレクサ
１９３を通り信号ＭＯＤＥ−ＴＯ−ＵＰを提供する。
データ経路はＡＳＩＣ Ｉ／Ｏパッド１９１からバッフ
ァ１９５および２０１を通り信号ＭＯＤＥ−ＴＯ−ＡＳ
ＩＣを提供しかつバッファ１９５を通りマルチプレクサ
１９３を通り信号ＭＯＤＥ−ＴＯ−ＵＰを提供する。
【００７２】ＡＳＩＣ試験モードまたはアプリケーショ
ンモードにおいては、信号ＳＥＬＥＣＴは論理ハイであ
る。さらに、信号ＰＡＤ−ＥＮが論理ローである場合
は、サポートされたデータ経路はＩ／Ｏパッド１９１か
らバッファ１９５および２０１を通り信号ＭＯＤＥ−Ｔ
Ｏ−ＡＳＩＣを提供し、この場合マイクロプロセッサコ
ア１２のモードは信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣに
よって制御される。この構成においてはＡＳＩＣ Ｉ／
Ｏパッド１９１はＡＳＩＣ入力として再定義できること
に注目すべきである。
ンモードにおいては、信号ＳＥＬＥＣＴは論理ハイであ
る。さらに、信号ＰＡＤ−ＥＮが論理ローである場合
は、サポートされたデータ経路はＩ／Ｏパッド１９１か
らバッファ１９５および２０１を通り信号ＭＯＤＥ−Ｔ
Ｏ−ＡＳＩＣを提供し、この場合マイクロプロセッサコ
ア１２のモードは信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣに
よって制御される。この構成においてはＡＳＩＣ Ｉ／
Ｏパッド１９１はＡＳＩＣ入力として再定義できること
に注目すべきである。
【００７３】しかしながら、もしパッドイネーブル（Ｅ
ＮＡＢＬＥ）が論理１であれば、サポートされたデータ
経路は信号ＭＯＤＥ−ＴＯ−ＰＡＤからトライステート
バッファ１９９を通りＡＳＩＣ Ｉ／Ｏパッド１９１に
至り、この場合も同様にマイクロプロセッサコア１２の
モードは信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣによって制
御される。この構成においては、ＡＳＩＣ Ｉ／Ｏパッ
ド１９１はＡＳＩＣ出力として再定義できることに注目
すべきである。
ＮＡＢＬＥ）が論理１であれば、サポートされたデータ
経路は信号ＭＯＤＥ−ＴＯ−ＰＡＤからトライステート
バッファ１９９を通りＡＳＩＣ Ｉ／Ｏパッド１９１に
至り、この場合も同様にマイクロプロセッサコア１２の
モードは信号ＭＯＤＥ−ＦＲＯＭ−ＡＳＩＣによって制
御される。この構成においては、ＡＳＩＣ Ｉ／Ｏパッ
ド１９１はＡＳＩＣ出力として再定義できることに注目
すべきである。
【００７４】図１２を参照すると、マイクロプロセッサ
コア１２の試験モードピンのためのＩＣＬ回路１４の一
部が示されている。図１２に示された回路はバッファ２
１４を介してＯＲゲート２１２の第１の入力に結合され
たＡＳＩＣ Ｉ／Ｏパッド２１０を含む。ＯＲゲート２
１２の第２の入力は信号ＡＳＩＣ−ＥＮＢを受信するよ
う結合され、一方ＯＲゲート２１２の出力は信号ＵＰＴ
ＥＳＴ−ＴＯ−ＵＰを提供する。トライステートバッフ
ァ２１６は信号ＵＰＴＥＳＴ−ＴＯ−ＰＡＤを受けるよ
う結合された入力およびＡＳＩＣ Ｉ／Ｏパッド２１０
に結合された出力を有する。トライステートバッファ２
１６の制御入力は論理回路２１８からの信号ＰＡＤ−Ｅ
Ｎを受信するよう結合され、該論理回路２１８は入力信
号ＡＳＩＣ−ＥＮ，ＣＰ−ＥＮおよびＡＳＩＣ−ＷＲに
応答する。またバッファ２１４の出力はバッファ２２０
を介して信号ＵＰＴＥＳＴ−ＴＯ−ＡＳＩＣを提供する
よう結合されている。
コア１２の試験モードピンのためのＩＣＬ回路１４の一
部が示されている。図１２に示された回路はバッファ２
１４を介してＯＲゲート２１２の第１の入力に結合され
たＡＳＩＣ Ｉ／Ｏパッド２１０を含む。ＯＲゲート２
１２の第２の入力は信号ＡＳＩＣ−ＥＮＢを受信するよ
う結合され、一方ＯＲゲート２１２の出力は信号ＵＰＴ
ＥＳＴ−ＴＯ−ＵＰを提供する。トライステートバッフ
ァ２１６は信号ＵＰＴＥＳＴ−ＴＯ−ＰＡＤを受けるよ
う結合された入力およびＡＳＩＣ Ｉ／Ｏパッド２１０
に結合された出力を有する。トライステートバッファ２
１６の制御入力は論理回路２１８からの信号ＰＡＤ−Ｅ
Ｎを受信するよう結合され、該論理回路２１８は入力信
号ＡＳＩＣ−ＥＮ，ＣＰ−ＥＮおよびＡＳＩＣ−ＷＲに
応答する。またバッファ２１４の出力はバッファ２２０
を介して信号ＵＰＴＥＳＴ−ＴＯ−ＡＳＩＣを提供する
よう結合されている。
【００７５】表７を参照すると、マイクロプロセッサコ
ア１２の試験モードピンのためのＩＣＬ回路１４の制御
信号およびモードが示されている。
ア１２の試験モードピンのためのＩＣＬ回路１４の制御
信号およびモードが示されている。
【表７】 ＡＳＩＣ−ＥＮ ＣＰ−ＥＮ ＭＯＤＥ ＡＳＩＣ−ＷＲ ＰＡＤ−ＥＮ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ０ ０ Ｘ ０ ０ １ １ Ｘ ０ １ Ｘ ２，３ ０ ０ １ Ｘ ２，３ １ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− マイクロプロセッサコア１２の試験モードピンのためのＩＣＬ回路１４の 制御信号およびモード
【００７６】モード０においては、ＡＳＩＣ Ｉ／Ｏパ
ッド２１０はトライステート状態にある。モード１にお
いては、信号ＰＡＤ−ＥＮは論理ローでありかつサポー
トされたデータ経路はＡＳＩＣ Ｉ／Ｏパッド２１０か
らバッファ２１４およびＯＲゲート２１２を通り信号Ｕ
ＰＴＥＳＴ−ＴＯ−ＵＰをマイクロプロセッサコア１２
に提供し、かつまたバッファ２２０を通り信号ＵＰＴＥ
ＳＴ−ＴＯ−ＡＳＩＣをＡＳＩＣセルブロック１６に提
供する。
ッド２１０はトライステート状態にある。モード１にお
いては、信号ＰＡＤ−ＥＮは論理ローでありかつサポー
トされたデータ経路はＡＳＩＣ Ｉ／Ｏパッド２１０か
らバッファ２１４およびＯＲゲート２１２を通り信号Ｕ
ＰＴＥＳＴ−ＴＯ−ＵＰをマイクロプロセッサコア１２
に提供し、かつまたバッファ２２０を通り信号ＵＰＴＥ
ＳＴ−ＴＯ−ＡＳＩＣをＡＳＩＣセルブロック１６に提
供する。
【００７７】モード２および３においては、信号ＡＳＩ
Ｃ−ＷＲおよびＰＡＤ−ＥＮは共に論理ローまたは論理
ハイである。両方の信号が論理ローである場合、信号Ｕ
ＰＴＥＳＴ−ＴＯ−ＵＰは論理ローとなるが、それは信
号ＡＳＩＣ−ＥＮは論理ハイであるためである。さら
に、この構成においては、ＡＳＩＣ Ｉ／Ｏパッド２１
０はＡＳＩＣ入力として再定義できる。この構成におい
ては、サポートされたデータ経路はＡＳＩＣ Ｉ／Ｏパ
ッド２１０からバッファ２１４および２２０を通り信号
ＵＰＴＥＳＴ−ＴＯ−ＡＳＩＣを提供する。
Ｃ−ＷＲおよびＰＡＤ−ＥＮは共に論理ローまたは論理
ハイである。両方の信号が論理ローである場合、信号Ｕ
ＰＴＥＳＴ−ＴＯ−ＵＰは論理ローとなるが、それは信
号ＡＳＩＣ−ＥＮは論理ハイであるためである。さら
に、この構成においては、ＡＳＩＣ Ｉ／Ｏパッド２１
０はＡＳＩＣ入力として再定義できる。この構成におい
ては、サポートされたデータ経路はＡＳＩＣ Ｉ／Ｏパ
ッド２１０からバッファ２１４および２２０を通り信号
ＵＰＴＥＳＴ−ＴＯ−ＡＳＩＣを提供する。
【００７８】しかしながら、信号ＡＳＩＣ−ＷＲおよび
ＰＡＤ−ＥＮが論理ハイである場合は、信号ＵＰＴＥＳ
Ｔ−ＴＯ−ＵＰは前と同様に論理ローであるが、ＡＳＩ
ＣＩ／Ｏピン２１０は、信号ＡＳＩＣ−ＷＲが論理ハイ
であるため、ＡＳＩＣ出力として再定義できる。この構
成においては、サポートされたデータ経路はＡＳＩＣセ
ルブロック１６からの信号である信号ＵＰＴＥＳＴ−Ｔ
Ｏ−ＰＡＤからトライステートバッファ２１６を通りＡ
ＳＩＣ Ｉ／Ｏパッド２１０に至る。
ＰＡＤ−ＥＮが論理ハイである場合は、信号ＵＰＴＥＳ
Ｔ−ＴＯ−ＵＰは前と同様に論理ローであるが、ＡＳＩ
ＣＩ／Ｏピン２１０は、信号ＡＳＩＣ−ＷＲが論理ハイ
であるため、ＡＳＩＣ出力として再定義できる。この構
成においては、サポートされたデータ経路はＡＳＩＣセ
ルブロック１６からの信号である信号ＵＰＴＥＳＴ−Ｔ
Ｏ−ＰＡＤからトライステートバッファ２１６を通りＡ
ＳＩＣ Ｉ／Ｏパッド２１０に至る。
【００７９】図１３を参照すると、マイクロプロセッサ
コア１２のクロックピンのためのＩＣＬ回路１４の一部
が示されている。一般に、該クロックピンはマイクロプ
ロセッサコア１２にクロック信号を供給する。この同じ
クロックはまた信号ＣＬＫ−ＴＯ−ＡＳＩＣを介してＡ
ＳＩＣセルブロック１６に提供されかつ信号ＣＬＫ−Ｉ
ＣＬを介してＩＣＬ回路１４に提供される。
コア１２のクロックピンのためのＩＣＬ回路１４の一部
が示されている。一般に、該クロックピンはマイクロプ
ロセッサコア１２にクロック信号を供給する。この同じ
クロックはまた信号ＣＬＫ−ＴＯ−ＡＳＩＣを介してＡ
ＳＩＣセルブロック１６に提供されかつ信号ＣＬＫ−Ｉ
ＣＬを介してＩＣＬ回路１４に提供される。
【００８０】図１３の回路はＡＳＩＣ Ｉ／Ｏパッド２
３０を含み、該ＡＳＩＣ Ｉ／Ｏパッド２３０はバッフ
ァ２３２を介してマルチプレクサ２３１の第１の入力に
結合されている。マルチプレクサ２３１の第２の入力は
信号ＣＬＫ−ＦＲＯＭ−ＡＳＩＣによって示されるＡＳ
ＩＣセルブロック１６からのクロック信号を受けるよう
結合されている。マルチプレクサ２３１の選択された入
力はＮＡＮＤゲート２３３の出力に結合されており、該
ＮＡＮＤゲート２３３は信号ＡＳＩＣ−ＥＮおよびＣＬ
ＫＳＬ（クロック選択信号）を受けるための入力を有す
る。マルチプレクサ２３１の出力はバッファ２３４を介
してＩＣＬ回路１４にクロック信号（信号ＣＬＫ−ＩＣ
Ｌ）を提供する。マルチプレクサ２３１の出力はまたバ
ッファ２３７を介してＡＳＩＣセルブロック１６にクロ
ック信号（信号ＣＬＫ−ＴＯ−ＡＳＩＣ）を提供し、こ
れは信号ＣＬＯＣＫ−ＴＯ−ＡＳＩＣによって示されて
いる。さらに、マルチプレクサ２３１の出力は信号ＣＬ
Ｋ−ＴＯ−ＵＰによって示されるようにマイクロプロセ
ッサコア１２にクロック信号を提供する。
３０を含み、該ＡＳＩＣ Ｉ／Ｏパッド２３０はバッフ
ァ２３２を介してマルチプレクサ２３１の第１の入力に
結合されている。マルチプレクサ２３１の第２の入力は
信号ＣＬＫ−ＦＲＯＭ−ＡＳＩＣによって示されるＡＳ
ＩＣセルブロック１６からのクロック信号を受けるよう
結合されている。マルチプレクサ２３１の選択された入
力はＮＡＮＤゲート２３３の出力に結合されており、該
ＮＡＮＤゲート２３３は信号ＡＳＩＣ−ＥＮおよびＣＬ
ＫＳＬ（クロック選択信号）を受けるための入力を有す
る。マルチプレクサ２３１の出力はバッファ２３４を介
してＩＣＬ回路１４にクロック信号（信号ＣＬＫ−ＩＣ
Ｌ）を提供する。マルチプレクサ２３１の出力はまたバ
ッファ２３７を介してＡＳＩＣセルブロック１６にクロ
ック信号（信号ＣＬＫ−ＴＯ−ＡＳＩＣ）を提供し、こ
れは信号ＣＬＯＣＫ−ＴＯ−ＡＳＩＣによって示されて
いる。さらに、マルチプレクサ２３１の出力は信号ＣＬ
Ｋ−ＴＯ−ＵＰによって示されるようにマイクロプロセ
ッサコア１２にクロック信号を提供する。
【００８１】マルチプレクサ２３１はマイクロプロセッ
サコア１２へのクロック信号が信号ＣＬＯＣＫ−ＦＲＯ
Ｍ−ＡＳＩＣを介してあるいはＡＳＩＣ Ｉ／Ｏパッド
２３０からＡＳＩＣセルブロック１６によって提供でき
るようにする。ＡＳＩＣセルブロック１６が該クロック
をマイクロプロセッサコア１２に供給する場合は、信号
ＣＬＫＳＬはハイに接続されるべきであり、それ以外で
はそれはローに接続されるべきである。さらに、信号Ａ
ＳＩＣ−ＥＮはモード１の間はローでありかつ外部クロ
ックピンをマイクロプロセッサコア１２を試験するため
に使用されるようにする。
サコア１２へのクロック信号が信号ＣＬＯＣＫ−ＦＲＯ
Ｍ−ＡＳＩＣを介してあるいはＡＳＩＣ Ｉ／Ｏパッド
２３０からＡＳＩＣセルブロック１６によって提供でき
るようにする。ＡＳＩＣセルブロック１６が該クロック
をマイクロプロセッサコア１２に供給する場合は、信号
ＣＬＫＳＬはハイに接続されるべきであり、それ以外で
はそれはローに接続されるべきである。さらに、信号Ａ
ＳＩＣ−ＥＮはモード１の間はローでありかつ外部クロ
ックピンをマイクロプロセッサコア１２を試験するため
に使用されるようにする。
【００８２】
【発明の効果】以上の説明から、マイクロプロセッサ、
ＡＳＩＣセルブロック、および外部の間の柔軟性ある３
方向インタフェースを可能にし、該マイクロプロセッサ
およびＡＳＩＣセルブロックがゲートアレイ内で製造で
きる新規な回路が提供されたことが明らかである。この
新規な回路はマイクロプロセッサの各Ｉ／Ｏピンのため
のインタフェース回路を提供し、該マイクロプロセッサ
がＡＳＩＣ Ｉ／Ｏパッドを介して容易に顧客の設計し
たＡＳＩＣセルブロックまたは外部装置と容易にインタ
フェースできるようする。この新規な回路はまたマイク
ロプロセッサのみの、ＡＳＩＣセルブロックのみの、あ
るいはマイクロプロセッサおよびＡＳＩＣセルブロック
双方の、分離された試験を可能にする。
ＡＳＩＣセルブロック、および外部の間の柔軟性ある３
方向インタフェースを可能にし、該マイクロプロセッサ
およびＡＳＩＣセルブロックがゲートアレイ内で製造で
きる新規な回路が提供されたことが明らかである。この
新規な回路はマイクロプロセッサの各Ｉ／Ｏピンのため
のインタフェース回路を提供し、該マイクロプロセッサ
がＡＳＩＣ Ｉ／Ｏパッドを介して容易に顧客の設計し
たＡＳＩＣセルブロックまたは外部装置と容易にインタ
フェースできるようする。この新規な回路はまたマイク
ロプロセッサのみの、ＡＳＩＣセルブロックのみの、あ
るいはマイクロプロセッサおよびＡＳＩＣセルブロック
双方の、分離された試験を可能にする。
【００８３】前記マイクロプロセッサはゲートアレイ内
に完全に拡散されかつ固定配置され、一方前記インタフ
ェース回路はその中に固定配置される。さらに、ＡＳＩ
Ｃセルブロックは顧客が定義した機能を達成するための
回路を顧客によって設計するために利用できる。さら
に、この顧客が設計したゲートアレイは新規なインタフ
ェース回路を介してマイクロプロセッサおよび外部と容
易にインタフェースする。
に完全に拡散されかつ固定配置され、一方前記インタフ
ェース回路はその中に固定配置される。さらに、ＡＳＩ
Ｃセルブロックは顧客が定義した機能を達成するための
回路を顧客によって設計するために利用できる。さら
に、この顧客が設計したゲートアレイは新規なインタフ
ェース回路を介してマイクロプロセッサおよび外部と容
易にインタフェースする。
【００８４】本発明がその特定の実施例に関して説明さ
れたが、前述の説明に照らして当業者には数多くの置き
換え、修正および変形が可能なことは明らかである。従
って、添付の請求の範囲にはすべてのそのような置き換
え、修正および変形を含むものと考えている。
れたが、前述の説明に照らして当業者には数多くの置き
換え、修正および変形が可能なことは明らかである。従
って、添付の請求の範囲にはすべてのそのような置き換
え、修正および変形を含むものと考えている。
【図１】ゲートアレイ内のＡＳＩＣセルブロックとマイ
クロプロセッサコアとの間で柔軟性あるインタフェース
を提供するためのインタフェース制御論理回路を有する
ゲートアレイを示すブロック図である。
クロプロセッサコアとの間で柔軟性あるインタフェース
を提供するためのインタフェース制御論理回路を有する
ゲートアレイを示すブロック図である。
【図２】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図３】マイクロプロセッサコアとＡＳＩＣセルブロッ
クとの間の電源分離を示すブロック図である。
クとの間の電源分離を示すブロック図である。
【図４】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図５】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図６】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図７】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図８】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図９】図１に示されるインタフェース制御論理回路内
に存在する種々の回路を示す部分的ブロック回路図であ
る。
に存在する種々の回路を示す部分的ブロック回路図であ
る。
【図１０】図１に示されるインタフェース制御論理回路
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
【図１１】図１に示されるインタフェース制御論理回路
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
【図１２】図１に示されるインタフェース制御論理回路
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
【図１３】図１に示されるインタフェース制御論理回路
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
内に存在する種々の回路を示す部分的ブロック回路図で
ある。
１０ ゲートアレイ １２ マイクロプロセッサコア １４ インタフェース制御論理（ＩＣＬ）回路 １６ ＡＳＩＣセルブロック １８ Ｉ／Ｏパッド領域 ２０ Ｉ／Ｏパッド ２２，２３，２４ マイクロプロセッサコア１２のＩ／
Ｏパッド
Ｏパッド
Claims (2)
- 【請求項１】 複数のＩ／Ｏパッドを有するゲートアレ
イであって、 複数のマイクロプロセッサのＩ／Ｏパッドを有しかつ前
記ゲートアレイ内に完全に拡散されかつ固定配置されて
いるマイクロプロセッサ回路、 顧客が定義した所定の機能を提供するためのＡＳＩＣセ
ルブロック、そして前記マイクロプロセッサ回路の前記
マイクロプロセッサのＩ／Ｏパッド、前記ＡＳＩＣセル
ブロックおよび前記ゲートアレイの複数のＩ／Ｏパッド
の間で柔軟性あるインタフェースを提供するためのイン
タフェース回路であって、該インタフェース回路は前記
ゲートアレイ内に固定配置されているもの、 を具備することを特徴とする複数のＩ／Ｏパッドを有す
るゲートアレイ。 - 【請求項２】 ゲートアレイ内に埋め込まれたマイクロ
プロセッサのためのパワーダウンモードを提供する方法
であって、前記マイクロプロセッサは複数の入力および
複数の出力を有し、前記ゲートアレイもまた前記マイク
ロプロセッサがパワーダウンされた時にアクティブに留
まるＡＳＩＣセルブロックを含み、前記方法は、 （ａ）前記マイクロプロセッサおよび前記ＡＳＩＣセル
ブロックのために分離したかつ独立の電源供給ピンを提
供する段階、 （ｂ）前記マイクロプロセッサおよび前記ＡＳＩＣセル
ブロックのために分離したかつ独立の電源供給バスを提
供する段階、 （ｃ）前記マイクロプロセッサの回りにアイソレーショ
ンリングを提供する段階、 （ｄ）前記パワーダウンモードの間に前記マイクロプロ
セッサへの電力を除去する段階、そして （ｅ）前記パワーダウンモードの間は前記マイクロプロ
セッサの前記複数の入力および前記複数の出力を所定の
論理電圧レベルに維持する段階、 を具備することを特徴とするゲートアレイ内に埋め込ま
れたマイクロプロセッサのためのパワーダウンモードを
提供する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US875,508 | 1992-04-29 | ||
| US07/875,508 US5347181A (en) | 1992-04-29 | 1992-04-29 | Interface control logic for embedding a microprocessor in a gate array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689990A true JPH0689990A (ja) | 1994-03-29 |
Family
ID=25365931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107748A Pending JPH0689990A (ja) | 1992-04-29 | 1993-04-09 | ゲートアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5347181A (ja) |
| EP (1) | EP0567790B1 (ja) |
| JP (1) | JPH0689990A (ja) |
| DE (1) | DE69325205T2 (ja) |
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