JPH07281999A - データ転送方法及び受信回路 - Google Patents
データ転送方法及び受信回路Info
- Publication number
- JPH07281999A JPH07281999A JP6068777A JP6877794A JPH07281999A JP H07281999 A JPH07281999 A JP H07281999A JP 6068777 A JP6068777 A JP 6068777A JP 6877794 A JP6877794 A JP 6877794A JP H07281999 A JPH07281999 A JP H07281999A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- busy
- strobe
- terminal device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims description 31
- 238000012545 processing Methods 0.000 claims abstract description 20
- 238000003708 edge detection Methods 0.000 claims description 7
- 238000012790 confirmation Methods 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 description 7
- 101100234822 Caenorhabditis elegans ltd-1 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 101000887307 Arabidopsis thaliana Short-chain dehydrogenase reductase ATA1 Proteins 0.000 description 3
- 101000713305 Homo sapiens Sodium-coupled neutral amino acid transporter 1 Proteins 0.000 description 3
- 102100036916 Sodium-coupled neutral amino acid transporter 1 Human genes 0.000 description 3
- 101150093282 SG12 gene Proteins 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Record Information Processing For Printing (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】データの転送に必要な時間を短くする。
【構成】ホスト装置において端末装置が処理中であるか
どうかをビジー信号によって確認し、前記端末装置が処
理中でなくなると、ホスト装置においてデータをＩ／Ｏ
ポートに出力して端末装置に転送するとともにストロー
ブ信号を反転させる。一方、端末装置において、前記ス
トローブ信号が反転するたびに、受信したデータをラッ
チするとともに、ラッチデータをＤＭＡ転送する。この
場合、所定の数のデータの転送が終了するまでホスト装
置はビジー信号の確認は行わない。したがって、データ
の転送に必要な時間をその分短くすることができる。ま
た、前記ストローブ信号の立上がりエッジ及び立下がり
エッジがデータの転送に利用されるので、データの転送
に必要な時間をその分短くすることができる。
どうかをビジー信号によって確認し、前記端末装置が処
理中でなくなると、ホスト装置においてデータをＩ／Ｏ
ポートに出力して端末装置に転送するとともにストロー
ブ信号を反転させる。一方、端末装置において、前記ス
トローブ信号が反転するたびに、受信したデータをラッ
チするとともに、ラッチデータをＤＭＡ転送する。この
場合、所定の数のデータの転送が終了するまでホスト装
置はビジー信号の確認は行わない。したがって、データ
の転送に必要な時間をその分短くすることができる。ま
た、前記ストローブ信号の立上がりエッジ及び立下がり
エッジがデータの転送に利用されるので、データの転送
に必要な時間をその分短くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、データ転送方法及び受
信回路に関するものである。
信回路に関するものである。
【０００２】
【従来の技術】従来、ホスト装置から端末装置にデータ
を転送する場合、ホスト装置と端末装置との間にインタ
フェースを配設し、該インタフェースを介して制御信号
を送受信するとともにデータを転送するようになってい
る。そして、例えば、前記インタフェースの一つにセン
トロニクス準拠パラレルインタフェース（以下「セント
ロインタフェース」という。）を使用した場合、ホスト
装置のプロセッサ命令によってデータが転送される。
を転送する場合、ホスト装置と端末装置との間にインタ
フェースを配設し、該インタフェースを介して制御信号
を送受信するとともにデータを転送するようになってい
る。そして、例えば、前記インタフェースの一つにセン
トロニクス準拠パラレルインタフェース（以下「セント
ロインタフェース」という。）を使用した場合、ホスト
装置のプロセッサ命令によってデータが転送される。
【０００３】図２は従来のデータ転送方法におけるホス
ト装置のタイムチャートである。まず、ホスト装置は端
末装置が処理中であるかどうかを示すビジー信号ＢＵＳ
Ｙを確認する。該ビジー信号ＢＵＳＹがハイレベル（ビ
ジー状態）である場合は端末装置が処理中であるので、
該ビジー信号ＢＵＳＹがローレベルになるまで確認の処
理を繰り返す（ＥＶＥＮＴ＃１）。
ト装置のタイムチャートである。まず、ホスト装置は端
末装置が処理中であるかどうかを示すビジー信号ＢＵＳ
Ｙを確認する。該ビジー信号ＢＵＳＹがハイレベル（ビ
ジー状態）である場合は端末装置が処理中であるので、
該ビジー信号ＢＵＳＹがローレベルになるまで確認の処
理を繰り返す（ＥＶＥＮＴ＃１）。
【０００４】次に、ホスト装置は前記ビジー信号ＢＵＳ
Ｙがローレベルになると、１バイトのデータＤＡＴＡ１
〜ＤＡＴＡ８をＩ／Ｏポートに出力する（ＥＶＥＮＴ＃
２）とともに、端末装置にデータＤＡＴＡ１〜ＤＡＴＡ
８が出力されたことを知らせるためにストローブ信号Ｓ
ＴＲＯＢＥ−Ｎをローレベルにする（ＥＶＥＮＴ＃
３）。
Ｙがローレベルになると、１バイトのデータＤＡＴＡ１
〜ＤＡＴＡ８をＩ／Ｏポートに出力する（ＥＶＥＮＴ＃
２）とともに、端末装置にデータＤＡＴＡ１〜ＤＡＴＡ
８が出力されたことを知らせるためにストローブ信号Ｓ
ＴＲＯＢＥ−Ｎをローレベルにする（ＥＶＥＮＴ＃
３）。
【０００５】そして、１バイトのデータＤＡＴＡ１〜Ｄ
ＡＴＡ８が端末装置に転送されると、ストローブ信号Ｓ
ＴＲＯＢＥ−Ｎをハイレベルにする（ＥＶＥＮＴ＃
４）。このようにして、１バイト分のデータＤＡＴＡ１
〜ＤＡＴＡ８の転送が終了する。そして、転送するデー
タＤＡＴＡ１〜ＤＡＴＡ８のバイトの数だけ転送を繰り
返す。
ＡＴＡ８が端末装置に転送されると、ストローブ信号Ｓ
ＴＲＯＢＥ−Ｎをハイレベルにする（ＥＶＥＮＴ＃
４）。このようにして、１バイト分のデータＤＡＴＡ１
〜ＤＡＴＡ８の転送が終了する。そして、転送するデー
タＤＡＴＡ１〜ＤＡＴＡ８のバイトの数だけ転送を繰り
返す。
【０００６】通常、前記ホスト装置においては、前記デ
ータＤＡＴＡ１〜ＤＡＴＡ８の転送の手順をドライバソ
フトウェアによって制御するようになっている。その手
順について図３を併用して説明する。図３は従来のホス
ト装置の動作を示すフローチャートである。 ステップＳ１ ビジー信号ＢＵＳＹのＩ／Ｏポートにア
クセスしてビジー信号ＢＵＳＹを読み込む。 ステップＳ２ 読み込んだビジー信号ＢＵＳＹがハイレ
ベルであるかどうかを判断する。ハイレベルである場合
はステップＳ１に戻り、ハイレベルでない場合はステッ
プＳ３に進む。 ステップＳ３ １バイトのデータＤＡＴＡ１〜ＤＡＴＡ
８をデータＤＡＴＡ１〜ＤＡＴＡ８のＩ／Ｏポートに書
き出す。 ステップＳ４ ストローブ信号ＳＴＲＯＢＥ−Ｎをロー
レベルにしてストローブ信号ＳＴＲＯＢＥ−ＮのＩ／Ｏ
ポートに書き出す。 ステップＳ５ ストローブ信号ＳＴＲＯＢＥ−Ｎをハイ
レベルにしてストローブ信号ＳＴＲＯＢＥ−ＮのＩ／Ｏ
ポートに書き出す。 ステップＳ６ 全部のデータＤＡＴＡ１〜ＤＡＴＡ８の
転送を終了したかどうかを判断する。全部のデータＤＡ
ＴＡ１〜ＤＡＴＡ８の転送を終了した場合は処理を終了
し、全部のデータＤＡＴＡ１〜ＤＡＴＡ８の転送を終了
していない場合はステップＳ１に戻る。
ータＤＡＴＡ１〜ＤＡＴＡ８の転送の手順をドライバソ
フトウェアによって制御するようになっている。その手
順について図３を併用して説明する。図３は従来のホス
ト装置の動作を示すフローチャートである。 ステップＳ１ ビジー信号ＢＵＳＹのＩ／Ｏポートにア
クセスしてビジー信号ＢＵＳＹを読み込む。 ステップＳ２ 読み込んだビジー信号ＢＵＳＹがハイレ
ベルであるかどうかを判断する。ハイレベルである場合
はステップＳ１に戻り、ハイレベルでない場合はステッ
プＳ３に進む。 ステップＳ３ １バイトのデータＤＡＴＡ１〜ＤＡＴＡ
８をデータＤＡＴＡ１〜ＤＡＴＡ８のＩ／Ｏポートに書
き出す。 ステップＳ４ ストローブ信号ＳＴＲＯＢＥ−Ｎをロー
レベルにしてストローブ信号ＳＴＲＯＢＥ−ＮのＩ／Ｏ
ポートに書き出す。 ステップＳ５ ストローブ信号ＳＴＲＯＢＥ−Ｎをハイ
レベルにしてストローブ信号ＳＴＲＯＢＥ−ＮのＩ／Ｏ
ポートに書き出す。 ステップＳ６ 全部のデータＤＡＴＡ１〜ＤＡＴＡ８の
転送を終了したかどうかを判断する。全部のデータＤＡ
ＴＡ１〜ＤＡＴＡ８の転送を終了した場合は処理を終了
し、全部のデータＤＡＴＡ１〜ＤＡＴＡ８の転送を終了
していない場合はステップＳ１に戻る。
【０００７】次に、従来の端末装置について説明する。
図４は従来の端末装置の要部ブロック図である。図に示
すように、１バイトのデータＤＡＴＡ１〜ＤＡＴＡ８に
対応させて８個のマルチプレクサＭ1 〜Ｍ8 が配設さ
れ、各マルチプレクサＭ1 〜Ｍ8 にそれぞれデータＤＡ
ＴＡ１〜ＤＡＴＡ８が入力される。そして、各マルチプ
レクサＭ1〜Ｍ8 にはそれぞれフリップフロップＦ1 〜
Ｆ8 が接続され、該フリップフロップＦ1 〜Ｆ8 からそ
れぞれラッチデータＬＴＤ１〜ＬＴＤ８が出力される。
図４は従来の端末装置の要部ブロック図である。図に示
すように、１バイトのデータＤＡＴＡ１〜ＤＡＴＡ８に
対応させて８個のマルチプレクサＭ1 〜Ｍ8 が配設さ
れ、各マルチプレクサＭ1 〜Ｍ8 にそれぞれデータＤＡ
ＴＡ１〜ＤＡＴＡ８が入力される。そして、各マルチプ
レクサＭ1〜Ｍ8 にはそれぞれフリップフロップＦ1 〜
Ｆ8 が接続され、該フリップフロップＦ1 〜Ｆ8 からそ
れぞれラッチデータＬＴＤ１〜ＬＴＤ８が出力される。
【０００８】また、前記ストローブ信号ＳＴＲＯＢＥ−
ＮがフリップフロップＦ１に入力され、該フリップフロ
ップＦ１の出力ＳＧ１がインバータＩＮＶ及びフリップ
フロップＦ２に入力され、前記インバータＩＮＶの出力
及び前記フリップフロップＦ２の出力ＳＧ２がナンドゲ
ートＧ１に入力される。そして、該ナンドゲートＧ１の
出力ＳＧ３が選択信号として前記マルチプレクサＭ1 〜
Ｍ8 に入力されるとともに、ＤＭＡアクノリッジ信号Ｄ
ＭＡＡＣＫ−Ｎと共にナンドゲートＧ２に入力される。
また、該ナンドゲートＧ２の出力ＳＧ４が制御入力とし
てフリップフロップＦ３に入力されるとともに、オアゲ
ートＧ３に入力される。
ＮがフリップフロップＦ１に入力され、該フリップフロ
ップＦ１の出力ＳＧ１がインバータＩＮＶ及びフリップ
フロップＦ２に入力され、前記インバータＩＮＶの出力
及び前記フリップフロップＦ２の出力ＳＧ２がナンドゲ
ートＧ１に入力される。そして、該ナンドゲートＧ１の
出力ＳＧ３が選択信号として前記マルチプレクサＭ1 〜
Ｍ8 に入力されるとともに、ＤＭＡアクノリッジ信号Ｄ
ＭＡＡＣＫ−Ｎと共にナンドゲートＧ２に入力される。
また、該ナンドゲートＧ２の出力ＳＧ４が制御入力とし
てフリップフロップＦ３に入力されるとともに、オアゲ
ートＧ３に入力される。
【０００９】前記フリップフロップＦ３は出力ＳＧ４に
基づいて反転出力端子から内部制御信号ＢＵＦＦＵＬが
出力され、該内部制御信号ＢＵＦＦＵＬはフリップフロ
ップＦ４及び前記オアゲートＧ３に入力される。そし
て、前記フリップフロップＦ４からＤＭＡリクエスト信
号ＤＭＡＲＥＱ−Ｎが出力され、前記オアゲートＧ３か
らビジー信号ＢＵＳＹが出力される。なお、ＤＭＡアク
ノリッジ信号ＤＭＡＡＣＫ−ＮはフリップフロップＦ５
に入力され、該フリップフロップＦ５の出力がアクノリ
ッジ信号ＡＣＫ−Ｎになる。
基づいて反転出力端子から内部制御信号ＢＵＦＦＵＬが
出力され、該内部制御信号ＢＵＦＦＵＬはフリップフロ
ップＦ４及び前記オアゲートＧ３に入力される。そし
て、前記フリップフロップＦ４からＤＭＡリクエスト信
号ＤＭＡＲＥＱ−Ｎが出力され、前記オアゲートＧ３か
らビジー信号ＢＵＳＹが出力される。なお、ＤＭＡアク
ノリッジ信号ＤＭＡＡＣＫ−ＮはフリップフロップＦ５
に入力され、該フリップフロップＦ５の出力がアクノリ
ッジ信号ＡＣＫ−Ｎになる。
【００１０】次に、従来のデータ転送方法における端末
装置の動作について説明する。図５は従来のデータ転送
方法における端末装置のタイムチャートである。通常、
端末装置においては、ストローブ信号ＳＴＲＯＢＥ−Ｎ
の立下がりで動作を開始するモードと、立上がりで動作
を開始するモードとがあり、いずれかのモードを選択す
ることができるようになっている。この場合、立下がり
で動作開始するモードについて説明する。
装置の動作について説明する。図５は従来のデータ転送
方法における端末装置のタイムチャートである。通常、
端末装置においては、ストローブ信号ＳＴＲＯＢＥ−Ｎ
の立下がりで動作を開始するモードと、立上がりで動作
を開始するモードとがあり、いずれかのモードを選択す
ることができるようになっている。この場合、立下がり
で動作開始するモードについて説明する。
【００１１】まず、タイミングｔ１においてナンドゲー
トＧ１によってストローブ信号ＳＴＲＯＢＥ−Ｎの立下
がりが検出されると、ナンドゲートＧ１の出力ＳＧ３が
ローレベルになり、ナンドゲートＧ２の出力ＳＧ４がハ
イレベルになって、データＤＡＴＡ１〜ＤＡＴＡ８がラ
ッチされ、内部制御信号ＢＵＦＦＵＬがハイレベルにな
るとともに、端末装置が処理中であることを示すビジー
信号ＢＵＳＹがハイレベルになる。
トＧ１によってストローブ信号ＳＴＲＯＢＥ−Ｎの立下
がりが検出されると、ナンドゲートＧ１の出力ＳＧ３が
ローレベルになり、ナンドゲートＧ２の出力ＳＧ４がハ
イレベルになって、データＤＡＴＡ１〜ＤＡＴＡ８がラ
ッチされ、内部制御信号ＢＵＦＦＵＬがハイレベルにな
るとともに、端末装置が処理中であることを示すビジー
信号ＢＵＳＹがハイレベルになる。
【００１２】次に、内部制御信号ＢＵＦＦＵＬの立上が
りが検出されるとＤＭＡリクエスト信号ＤＭＡＲＥＱ−
Ｎがローレベルになり、ラッチデータＬＴＤ１〜ＬＴＤ
８が図示しないＲＡＭにＤＭＡ転送される。そして、Ｄ
ＭＡ転送が終了してＤＭＡアクノリッジ信号ＤＭＡＡＣ
Ｋ−Ｎがローレベルになると、内部制御信号ＢＵＦＦＵ
ＬがローレベルになりＤＭＡリクエスト信号ＤＭＡＲＥ
Ｑ−Ｎがハイレベルになる。
りが検出されるとＤＭＡリクエスト信号ＤＭＡＲＥＱ−
Ｎがローレベルになり、ラッチデータＬＴＤ１〜ＬＴＤ
８が図示しないＲＡＭにＤＭＡ転送される。そして、Ｄ
ＭＡ転送が終了してＤＭＡアクノリッジ信号ＤＭＡＡＣ
Ｋ−Ｎがローレベルになると、内部制御信号ＢＵＦＦＵ
ＬがローレベルになりＤＭＡリクエスト信号ＤＭＡＲＥ
Ｑ−Ｎがハイレベルになる。
【００１３】続いて、データＤＡＴＡ１〜ＤＡＴＡ８の
受信が終了したことをホスト装置に示すためのアクノリ
ッジ信号ＡＣＫ−Ｎがローレベルになり、ビジー信号Ｂ
ＵＳＹがローレベルになってアクノリッジ信号ＡＣＫ−
Ｎが再びハイレベルになる。このようにして、１バイト
分のデータＤＡＴＡ１〜ＤＡＴＡ８の受信が終了する。
そして、ストローブ信号ＳＴＲＯＢＥ−Ｎの立下がりが
検出されるたびに、データＤＡＴＡ１〜ＤＡＴＡ８のバ
イトの数だけ受信が繰り返される。
受信が終了したことをホスト装置に示すためのアクノリ
ッジ信号ＡＣＫ−Ｎがローレベルになり、ビジー信号Ｂ
ＵＳＹがローレベルになってアクノリッジ信号ＡＣＫ−
Ｎが再びハイレベルになる。このようにして、１バイト
分のデータＤＡＴＡ１〜ＤＡＴＡ８の受信が終了する。
そして、ストローブ信号ＳＴＲＯＢＥ−Ｎの立下がりが
検出されるたびに、データＤＡＴＡ１〜ＤＡＴＡ８のバ
イトの数だけ受信が繰り返される。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来のデータ転送方法においては、データＤＡＴＡ１〜Ｄ
ＡＴＡ８の転送の手順をドライバソフトウェアによって
制御するようになっているので、データＤＡＴＡ１〜Ｄ
ＡＴＡ８を端末装置に高速で転送することができない。
すなわち、１バイトのデータＤＡＴＡ１〜ＤＡＴＡ８を
端末装置に転送する場合、ホスト装置のプロセッサは図
３のステップＳ１〜Ｓ５のプロセッサ命令を実行しなけ
ればならないので、データＤＡＴＡ１〜ＤＡＴＡ８の転
送に必要な時間が長くなってしまう。
来のデータ転送方法においては、データＤＡＴＡ１〜Ｄ
ＡＴＡ８の転送の手順をドライバソフトウェアによって
制御するようになっているので、データＤＡＴＡ１〜Ｄ
ＡＴＡ８を端末装置に高速で転送することができない。
すなわち、１バイトのデータＤＡＴＡ１〜ＤＡＴＡ８を
端末装置に転送する場合、ホスト装置のプロセッサは図
３のステップＳ１〜Ｓ５のプロセッサ命令を実行しなけ
ればならないので、データＤＡＴＡ１〜ＤＡＴＡ８の転
送に必要な時間が長くなってしまう。
【００１５】本発明は、前記従来のデータ転送方法の問
題点を解決して、データの転送に必要な時間を短くする
ことができるデータ転送方法及び受信回路を提供するこ
とを目的とする。
題点を解決して、データの転送に必要な時間を短くする
ことができるデータ転送方法及び受信回路を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】そのために、本発明のデ
ータ転送方法は、ホスト装置において端末装置が処理中
であるかどうかをビジー信号によって確認し、前記端末
装置が処理中でなくなると、ホスト装置においてデータ
をＩ／Ｏポートに出力して端末装置に転送するとともに
ストローブ信号を反転させる。
ータ転送方法は、ホスト装置において端末装置が処理中
であるかどうかをビジー信号によって確認し、前記端末
装置が処理中でなくなると、ホスト装置においてデータ
をＩ／Ｏポートに出力して端末装置に転送するとともに
ストローブ信号を反転させる。
【００１７】一方、前記端末装置において、前記ストロ
ーブ信号が反転するたびに受信したデータをラッチする
とともに、ラッチデータをＤＭＡ転送する。本発明の受
信回路においては、ホスト装置から転送されたデータを
受信するようになっている。そして、ストローブ信号の
両エッジを検出して内部制御信号を発生させるエッジ検
出回路と、前記内部制御信号を受けて、受信されたデー
タをラッチしてラッチデータにするデータラッチ回路
と、前記内部制御信号を受けて、前記ラッチデータをＲ
ＡＭにＤＭＡ転送するためのＤＭＡリクエスト信号を発
生させるＤＭＡ要求発生回路とを有する。
ーブ信号が反転するたびに受信したデータをラッチする
とともに、ラッチデータをＤＭＡ転送する。本発明の受
信回路においては、ホスト装置から転送されたデータを
受信するようになっている。そして、ストローブ信号の
両エッジを検出して内部制御信号を発生させるエッジ検
出回路と、前記内部制御信号を受けて、受信されたデー
タをラッチしてラッチデータにするデータラッチ回路
と、前記内部制御信号を受けて、前記ラッチデータをＲ
ＡＭにＤＭＡ転送するためのＤＭＡリクエスト信号を発
生させるＤＭＡ要求発生回路とを有する。
【００１８】
【作用】本発明によれば、前記のようにデータ転送方法
は、ホスト装置において端末装置が処理中であるかどう
かをビジー信号によって確認し、前記端末装置が処理中
でなくなると、ホスト装置においてデータをＩ／Ｏポー
トに出力して端末装置に転送するとともにストローブ信
号を反転させる。
は、ホスト装置において端末装置が処理中であるかどう
かをビジー信号によって確認し、前記端末装置が処理中
でなくなると、ホスト装置においてデータをＩ／Ｏポー
トに出力して端末装置に転送するとともにストローブ信
号を反転させる。
【００１９】一方、端末装置において、前記ストローブ
信号が反転するたびに受信したデータをラッチするとと
もに、ラッチデータをＤＭＡ転送する。この場合、前記
ストローブ信号の立上がりエッジ及び立下がりエッジが
データ転送に利用される。本発明の受信回路において
は、ホスト装置から転送されたデータを受信するように
なっている。そして、ストローブ信号の両エッジを検出
して内部制御信号を発生させるエッジ検出回路と、前記
内部制御信号を受けて、受信されたデータをラッチして
ラッチデータにするデータラッチ回路と、前記内部制御
信号を受けて、前記ラッチデータをＲＡＭにＤＭＡ転送
するためのＤＭＡリクエスト信号を発生させるＤＭＡ要
求発生回路とを有する。
信号が反転するたびに受信したデータをラッチするとと
もに、ラッチデータをＤＭＡ転送する。この場合、前記
ストローブ信号の立上がりエッジ及び立下がりエッジが
データ転送に利用される。本発明の受信回路において
は、ホスト装置から転送されたデータを受信するように
なっている。そして、ストローブ信号の両エッジを検出
して内部制御信号を発生させるエッジ検出回路と、前記
内部制御信号を受けて、受信されたデータをラッチして
ラッチデータにするデータラッチ回路と、前記内部制御
信号を受けて、前記ラッチデータをＲＡＭにＤＭＡ転送
するためのＤＭＡリクエスト信号を発生させるＤＭＡ要
求発生回路とを有する。
【００２０】この場合、前記ストローブ信号が反転する
たびにエッジが検出され、内部制御信号が発生させられ
る。そして、該内部制御信号が発生させられるたびに受
信されたデータがラッチされるとともに、ラッチデータ
がＲＡＭにＤＭＡ転送される。
たびにエッジが検出され、内部制御信号が発生させられ
る。そして、該内部制御信号が発生させられるたびに受
信されたデータがラッチされるとともに、ラッチデータ
がＲＡＭにＤＭＡ転送される。
【００２１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図６は本発明の実施例における
ホスト装置のブロック図である。図において、２１はプ
ロセッサ、２２はドライバソフトウェア２３及びデータ
ＤＡＴＡ１〜ＤＡＴＡ８を格納したＲＡＭである。
ながら詳細に説明する。図６は本発明の実施例における
ホスト装置のブロック図である。図において、２１はプ
ロセッサ、２２はドライバソフトウェア２３及びデータ
ＤＡＴＡ１〜ＤＡＴＡ８を格納したＲＡＭである。
【００２２】前記プロセッサ２１はＲＡＭ２２内のドラ
イバソフトウェア２３の命令を読み込んで実行する。前
記ドライバソフトウェア２３は、前記データＤＡＴＡ１
〜ＤＡＴＡ８をプロセッサ２１に読み込ませ、Ｉ／Ｏポ
ート２６に接続されたストローブ信号ＳＴＲＯＢＥ−
Ｎ、ビジー信号ＢＵＳＹ等の信号線を制御することによ
って端末装置に転送する。
イバソフトウェア２３の命令を読み込んで実行する。前
記ドライバソフトウェア２３は、前記データＤＡＴＡ１
〜ＤＡＴＡ８をプロセッサ２１に読み込ませ、Ｉ／Ｏポ
ート２６に接続されたストローブ信号ＳＴＲＯＢＥ−
Ｎ、ビジー信号ＢＵＳＹ等の信号線を制御することによ
って端末装置に転送する。
【００２３】次に、ホスト装置から端末装置にデータＤ
ＡＴＡ１〜ＤＡＴＡ８を転送する場合の手順について説
明する。図７は本発明の実施例におけるホスト装置のタ
イムチャートである。まず、ホスト装置は端末装置が処
理中であるかどうかを示すビジー信号ＢＵＳＹを確認す
る。該ビジー信号ＢＵＳＹがハイレベルである場合は端
末装置が処理中であるので、該ビジー信号ＢＵＳＹがロ
ーレベルになるまで確認の処理を繰り返す（ＥＶＥＮＴ
＃１）。
ＡＴＡ１〜ＤＡＴＡ８を転送する場合の手順について説
明する。図７は本発明の実施例におけるホスト装置のタ
イムチャートである。まず、ホスト装置は端末装置が処
理中であるかどうかを示すビジー信号ＢＵＳＹを確認す
る。該ビジー信号ＢＵＳＹがハイレベルである場合は端
末装置が処理中であるので、該ビジー信号ＢＵＳＹがロ
ーレベルになるまで確認の処理を繰り返す（ＥＶＥＮＴ
＃１）。
【００２４】次に、ホスト装置は前記ビジー信号ＢＵＳ
Ｙがローレベルになると、１バイトのデータＤＡＴＡ１
〜ＤＡＴＡ８をＩ／Ｏポート２６に出力する（ＥＶＥＮ
Ｔ＃２）とともに、端末装置にデータＤＡＴＡ１〜ＤＡ
ＴＡ８が出力されたことを知らせるためにストローブ信
号ＳＴＲＯＢＥ−Ｎを反転させる（ＥＶＥＮＴ＃３）。
Ｙがローレベルになると、１バイトのデータＤＡＴＡ１
〜ＤＡＴＡ８をＩ／Ｏポート２６に出力する（ＥＶＥＮ
Ｔ＃２）とともに、端末装置にデータＤＡＴＡ１〜ＤＡ
ＴＡ８が出力されたことを知らせるためにストローブ信
号ＳＴＲＯＢＥ−Ｎを反転させる（ＥＶＥＮＴ＃３）。
【００２５】そして、該ストローブ信号ＳＴＲＯＢＥ−
Ｎを繰り返し反転させながら、１ブロックのデータＤＡ
ＴＡ１〜ＤＡＴＡ８を転送する。この場合、１ブロック
は複数のバイトから成り、１ブロックのデータＤＡＴＡ
１〜ＤＡＴＡ８の転送が終了するまでホスト装置は端末
装置が処理中であるかどうかを示すビジー信号ＢＵＳＹ
の確認を行わない。したがって、データＤＡＴＡ１〜Ｄ
ＡＴＡ８の転送に必要な時間をその分短くすることがで
きる。
Ｎを繰り返し反転させながら、１ブロックのデータＤＡ
ＴＡ１〜ＤＡＴＡ８を転送する。この場合、１ブロック
は複数のバイトから成り、１ブロックのデータＤＡＴＡ
１〜ＤＡＴＡ８の転送が終了するまでホスト装置は端末
装置が処理中であるかどうかを示すビジー信号ＢＵＳＹ
の確認を行わない。したがって、データＤＡＴＡ１〜Ｄ
ＡＴＡ８の転送に必要な時間をその分短くすることがで
きる。
【００２６】また、ストローブ信号ＳＴＲＯＢＥ−Ｎが
反転するたびに１バイトのデータＤＡＴＡ１〜ＤＡＴＡ
８を転送するようになっているので、前記ストローブ信
号ＳＴＲＯＢＥ−Ｎの立上がりエッジ及び立下がりエッ
ジを利用することができ、データＤＡＴＡ１〜ＤＡＴＡ
８の転送に必要な時間をその分短くすることができる。
反転するたびに１バイトのデータＤＡＴＡ１〜ＤＡＴＡ
８を転送するようになっているので、前記ストローブ信
号ＳＴＲＯＢＥ−Ｎの立上がりエッジ及び立下がりエッ
ジを利用することができ、データＤＡＴＡ１〜ＤＡＴＡ
８の転送に必要な時間をその分短くすることができる。
【００２７】したがって、ホスト装置に特別なハードウ
ェアを付加することなく、高速の転送が可能になる。こ
のようにして、１ブロックのデータＤＡＴＡ１〜ＤＡＴ
Ａ８の転送を終了すると、全部のブロックのデータＤＡ
ＴＡ１〜ＤＡＴＡ８の転送を終了するまで前記処理が繰
り返される。
ェアを付加することなく、高速の転送が可能になる。こ
のようにして、１ブロックのデータＤＡＴＡ１〜ＤＡＴ
Ａ８の転送を終了すると、全部のブロックのデータＤＡ
ＴＡ１〜ＤＡＴＡ８の転送を終了するまで前記処理が繰
り返される。
【００２８】前記各ブロックを構成するデータＤＡＴＡ
１〜ＤＡＴＡ８のバイト数は、端末装置に配設された図
示しない受信バッファの容量に対応させて設定される。
各ブロックを構成するデータＤＡＴＡ１〜ＤＡＴＡ８の
バイト数が多いほど連続して転送を行うことができる
が、バイト数が多くなる分だけ受信バッファのバッファ
領域がなくなる率が高くなる。受信バッファのバッファ
領域がなくなると、端末装置は前記ビジー信号ＢＵＳＹ
をハイレベルにしてホスト装置に知らせる。この場合、
ホスト装置は受信バッファに所定量以上のバッファ領域
が形成されるまでデータＤＡＴＡ１〜ＤＡＴＡ８の転送
を停止させる。
１〜ＤＡＴＡ８のバイト数は、端末装置に配設された図
示しない受信バッファの容量に対応させて設定される。
各ブロックを構成するデータＤＡＴＡ１〜ＤＡＴＡ８の
バイト数が多いほど連続して転送を行うことができる
が、バイト数が多くなる分だけ受信バッファのバッファ
領域がなくなる率が高くなる。受信バッファのバッファ
領域がなくなると、端末装置は前記ビジー信号ＢＵＳＹ
をハイレベルにしてホスト装置に知らせる。この場合、
ホスト装置は受信バッファに所定量以上のバッファ領域
が形成されるまでデータＤＡＴＡ１〜ＤＡＴＡ８の転送
を停止させる。
【００２９】なお、双方向通信を行い、端末装置からホ
スト装置にバッファ領域の空きを知らせることによっ
て、ホスト装置において１ブロックを構成するデータＤ
ＡＴＡ１〜ＤＡＴＡ８のバイト数を変更することができ
る。この場合、ホスト装置における待機時間をその分短
くすることができる。次に、ドライバソフトウェアのフ
ローチャートについて説明する。
スト装置にバッファ領域の空きを知らせることによっ
て、ホスト装置において１ブロックを構成するデータＤ
ＡＴＡ１〜ＤＡＴＡ８のバイト数を変更することができ
る。この場合、ホスト装置における待機時間をその分短
くすることができる。次に、ドライバソフトウェアのフ
ローチャートについて説明する。
【００３０】図１は本発明の実施例におけるホスト装置
の動作を示すフローチャートである。 ステップＳ１１ ビジー信号ＢＵＳＹのＩ／Ｏポートに
アクセスしてビジー信号ＢＵＳＹを読み込む。 ステップＳ１２ 読み込んだビジー信号ＢＵＳＹがハイ
レベルであるかどうかを判断する。ハイレベルである場
合はステップＳ１１に戻り、ハイレベルでない場合はス
テップＳ１３に進む。 ステップＳ１３ １バイトのデータＤＡＴＡ１〜ＤＡＴ
Ａ８をデータＤＡＴＡ１〜ＤＡＴＡ８のＩ／Ｏポート２
６に書き出す。 ステップＳ１４ ストローブ信号ＳＴＲＯＢＥ−Ｎを反
転させてストローブ信号ＳＴＲＯＢＥ−ＮのＩ／Ｏポー
ト２６に書き出す。 ステップＳ１５ １ブロックのデータＤＡＴＡ１〜ＤＡ
ＴＡ８の転送を終了したかどうかを判断する。１ブロッ
クのデータＤＡＴＡ１〜ＤＡＴＡ８の転送を終了した場
合はステップＳ１５に進み、１ブロックのデータＤＡＴ
Ａ１〜ＤＡＴＡ８の転送を終了していない場合はステッ
プＳ１３に戻る。 ステップＳ１６ 全部のブロックのデータＤＡＴＡ１〜
ＤＡＴＡ８の転送を終了したかどうかを判断する。全部
のブロックのデータＤＡＴＡ１〜ＤＡＴＡ８の転送を終
了した場合は処理を終了し、全部のブロックのデータＤ
ＡＴＡ１〜ＤＡＴＡ８の転送を終了していない場合はス
テップＳ１１に戻る。
の動作を示すフローチャートである。 ステップＳ１１ ビジー信号ＢＵＳＹのＩ／Ｏポートに
アクセスしてビジー信号ＢＵＳＹを読み込む。 ステップＳ１２ 読み込んだビジー信号ＢＵＳＹがハイ
レベルであるかどうかを判断する。ハイレベルである場
合はステップＳ１１に戻り、ハイレベルでない場合はス
テップＳ１３に進む。 ステップＳ１３ １バイトのデータＤＡＴＡ１〜ＤＡＴ
Ａ８をデータＤＡＴＡ１〜ＤＡＴＡ８のＩ／Ｏポート２
６に書き出す。 ステップＳ１４ ストローブ信号ＳＴＲＯＢＥ−Ｎを反
転させてストローブ信号ＳＴＲＯＢＥ−ＮのＩ／Ｏポー
ト２６に書き出す。 ステップＳ１５ １ブロックのデータＤＡＴＡ１〜ＤＡ
ＴＡ８の転送を終了したかどうかを判断する。１ブロッ
クのデータＤＡＴＡ１〜ＤＡＴＡ８の転送を終了した場
合はステップＳ１５に進み、１ブロックのデータＤＡＴ
Ａ１〜ＤＡＴＡ８の転送を終了していない場合はステッ
プＳ１３に戻る。 ステップＳ１６ 全部のブロックのデータＤＡＴＡ１〜
ＤＡＴＡ８の転送を終了したかどうかを判断する。全部
のブロックのデータＤＡＴＡ１〜ＤＡＴＡ８の転送を終
了した場合は処理を終了し、全部のブロックのデータＤ
ＡＴＡ１〜ＤＡＴＡ８の転送を終了していない場合はス
テップＳ１１に戻る。
【００３１】次に、端末装置について説明する。図８は
本発明の実施例における端末装置の要部ブロック図であ
る。図に示すように、端末装置は、インタフェース信号
としてのデータＤＡＴＡ１〜ＤＡＴＡ８をラッチしてラ
ッチデータＬＴＤ１〜ＬＴＤ８にするデータラッチ回路
３１、ストローブ信号ＳＴＲＯＢＥ−Ｎの両エッジを検
出するエッジ検出回路３２、及びラッチデータを図示し
ないＲＡＭにＤＭＡ転送するためのＤＭＡリクエスト信
号ＤＭＡＲＥＱ−Ｎを発生するＤＭＡ要求発生回路３３
から成る。
本発明の実施例における端末装置の要部ブロック図であ
る。図に示すように、端末装置は、インタフェース信号
としてのデータＤＡＴＡ１〜ＤＡＴＡ８をラッチしてラ
ッチデータＬＴＤ１〜ＬＴＤ８にするデータラッチ回路
３１、ストローブ信号ＳＴＲＯＢＥ−Ｎの両エッジを検
出するエッジ検出回路３２、及びラッチデータを図示し
ないＲＡＭにＤＭＡ転送するためのＤＭＡリクエスト信
号ＤＭＡＲＥＱ−Ｎを発生するＤＭＡ要求発生回路３３
から成る。
【００３２】前記データラッチ回路３１においては、１
バイトのデータＤＡＴＡ１〜ＤＡＴＡ８に対応して８個
のマルチプレクサＭ1 〜Ｍ8 が配設され、各マルチプレ
クサＭ1 〜Ｍ8 にそれぞれデータＤＡＴＡ１〜ＤＡＴＡ
８が入力される。そして、各マルチプレクサＭ1 〜Ｍ8
にはそれぞれフリップフロップＦ1 〜Ｆ8 が接続され、
該フリップフロップＦ1 〜Ｆ8 からそれぞれラッチデー
タＬＴＤ１〜ＬＴＤ８が出力される。
バイトのデータＤＡＴＡ１〜ＤＡＴＡ８に対応して８個
のマルチプレクサＭ1 〜Ｍ8 が配設され、各マルチプレ
クサＭ1 〜Ｍ8 にそれぞれデータＤＡＴＡ１〜ＤＡＴＡ
８が入力される。そして、各マルチプレクサＭ1 〜Ｍ8
にはそれぞれフリップフロップＦ1 〜Ｆ8 が接続され、
該フリップフロップＦ1 〜Ｆ8 からそれぞれラッチデー
タＬＴＤ１〜ＬＴＤ８が出力される。
【００３３】また、前記エッジ検出回路３２において
は、ストローブ信号ＳＴＲＯＢＥ−Ｎがフリップフロッ
プＦ１１に入力され、該フリップフロップＦ１１の出力
ＳＧ１１がバッファ３４を介してフリップフロップＦ１
２に入力され、前記バッファ３４の出力及び前記フリッ
プフロップＦ１２の出力ＳＧ１２がアンドゲートＧ１１
に入力される。
は、ストローブ信号ＳＴＲＯＢＥ−Ｎがフリップフロッ
プＦ１１に入力され、該フリップフロップＦ１１の出力
ＳＧ１１がバッファ３４を介してフリップフロップＦ１
２に入力され、前記バッファ３４の出力及び前記フリッ
プフロップＦ１２の出力ＳＧ１２がアンドゲートＧ１１
に入力される。
【００３４】そして、該アンドゲートＧ１１の出力ＳＧ
１３が更にフリップフロップＦ１３に入力され、前記出
力ＳＧ１３及び前記フリップフロップＦ１３の出力がオ
アゲートＧ１２に入力される。該オアゲートＧ１２の出
力ＳＧ１４は、前記マルチプレクサＭ1 〜Ｍ8 の選択信
号になるとともに、内部制御信号ＢＵＦＦＵＬになる。
１３が更にフリップフロップＦ１３に入力され、前記出
力ＳＧ１３及び前記フリップフロップＦ１３の出力がオ
アゲートＧ１２に入力される。該オアゲートＧ１２の出
力ＳＧ１４は、前記マルチプレクサＭ1 〜Ｍ8 の選択信
号になるとともに、内部制御信号ＢＵＦＦＵＬになる。
【００３５】さらに、前記ＤＭＡ要求発生回路３３にお
いては、前記出力ＳＧ１４がＤＭＡアクノリッジ信号Ｄ
ＭＡＡＣＫ−Ｎと共にナンドゲートＧ１３に入力され、
該ナンドゲートＧ１３の出力ＳＧ１５がフリップフロッ
プＦ１４に入力され、該フリップフロップＦ１４の出力
ＳＧ１６がマルチプレクサＭ１に入力される。そして、
ＤＭＡアクノリッジ信号ＤＭＡＡＣＫ−Ｎが前記マルチ
プレクサＭ１の選択信号になる。さらに、前記マルチプ
レクサＭ１の出力がフリップフロップＦ１５に入力さ
れ、該フリップフロップＦ１５の出力がＤＭＡリクエス
ト信号ＤＭＡＲＥＱ−Ｎになる。
いては、前記出力ＳＧ１４がＤＭＡアクノリッジ信号Ｄ
ＭＡＡＣＫ−Ｎと共にナンドゲートＧ１３に入力され、
該ナンドゲートＧ１３の出力ＳＧ１５がフリップフロッ
プＦ１４に入力され、該フリップフロップＦ１４の出力
ＳＧ１６がマルチプレクサＭ１に入力される。そして、
ＤＭＡアクノリッジ信号ＤＭＡＡＣＫ−Ｎが前記マルチ
プレクサＭ１の選択信号になる。さらに、前記マルチプ
レクサＭ１の出力がフリップフロップＦ１５に入力さ
れ、該フリップフロップＦ１５の出力がＤＭＡリクエス
ト信号ＤＭＡＲＥＱ−Ｎになる。
【００３６】なお、前記ホスト装置においては、ビジー
信号ＢＵＳＹを確認しながらデータＤＡＴＡ１〜ＤＡＴ
Ａ８を転送するのではないので、ビジー信号ＢＵＳＹ、
アクノリッジ信号ＡＣＫ−Ｎ等を発生させるための回路
は不要になる。次に、本発明のデータ転送方法における
端末装置の動作について説明する。図９は本発明の実施
例における端末装置のタイムチャートである。
信号ＢＵＳＹを確認しながらデータＤＡＴＡ１〜ＤＡＴ
Ａ８を転送するのではないので、ビジー信号ＢＵＳＹ、
アクノリッジ信号ＡＣＫ−Ｎ等を発生させるための回路
は不要になる。次に、本発明のデータ転送方法における
端末装置の動作について説明する。図９は本発明の実施
例における端末装置のタイムチャートである。
【００３７】前記ストローブ信号ＳＴＲＯＢＥ−Ｎがフ
リップフロップＦ１１（図８）に入力され、該フリップ
フロップＦ１１の出力ＳＧ１１がバッファ３４を介して
フリップフロップＦ１２に入力されると、アンドゲート
Ｇ１１の出力ＳＧ１３は図に示すような波形になる。該
出力ＳＧ１３によってストローブ信号ＳＴＲＯＢＥ−Ｎ
の立上がりエッジ及び立下がりエッジを検出することが
できる（ストローブＳＴＲＯＢＥ−Ｎ−ｄｉｖパル
ス）。
リップフロップＦ１１（図８）に入力され、該フリップ
フロップＦ１１の出力ＳＧ１１がバッファ３４を介して
フリップフロップＦ１２に入力されると、アンドゲート
Ｇ１１の出力ＳＧ１３は図に示すような波形になる。該
出力ＳＧ１３によってストローブ信号ＳＴＲＯＢＥ−Ｎ
の立上がりエッジ及び立下がりエッジを検出することが
できる（ストローブＳＴＲＯＢＥ−Ｎ−ｄｉｖパル
ス）。
【００３８】そして、前記出力ＳＧ１３とフリップフロ
ップＦ１３の出力とがオアゲートＧ１２に入力され、該
オアゲートＧ１２の出力ＳＧ１４が内部制御信号ＢＵＦ
ＦＵＬになる。該内部制御信号ＢＵＦＦＵＬは、データ
ラッチ回路３１及びＤＭＡ要求発生回路３３に対して出
力され、データラッチ回路３１においては、タイミング
ｔ２、ｔ３、…において前記出力ＳＧ１４が立ち上がっ
た後ハイレベルである間、マルチプレクサＭ1 〜Ｍ8 に
よってデータＤＡＴＡ１〜ＤＡＴＡ８がラッチされ、フ
リップフロップＦ1 〜Ｆ8 からそれぞれラッチデータＬ
ＴＤ１〜ＬＴＤ８が出力される。
ップＦ１３の出力とがオアゲートＧ１２に入力され、該
オアゲートＧ１２の出力ＳＧ１４が内部制御信号ＢＵＦ
ＦＵＬになる。該内部制御信号ＢＵＦＦＵＬは、データ
ラッチ回路３１及びＤＭＡ要求発生回路３３に対して出
力され、データラッチ回路３１においては、タイミング
ｔ２、ｔ３、…において前記出力ＳＧ１４が立ち上がっ
た後ハイレベルである間、マルチプレクサＭ1 〜Ｍ8 に
よってデータＤＡＴＡ１〜ＤＡＴＡ８がラッチされ、フ
リップフロップＦ1 〜Ｆ8 からそれぞれラッチデータＬ
ＴＤ１〜ＬＴＤ８が出力される。
【００３９】一方、ＤＭＡ要求発生回路３３に入力され
た内部制御信号ＢＵＦＦＵＬは、ナンドゲートＧ１３、
フリップフロップＦ１４、マルチプレクサＭ１及びフリ
ップフロップＦ１５を介してＤＭＡリクエスト信号ＤＭ
ＡＲＥＱ−Ｎを出力し、ラッチデータＬＴＤ１〜ＬＴＤ
８をＲＡＭにＤＭＡ転送する。そして、ＤＭＡ転送の終
了を示すＤＭＡアクノリッジ信号ＤＭＡＡＣＫ−Ｎがロ
ーレベルになると、ＤＭＡリクエスト信号ＤＭＡＲＥＱ
−Ｎはハイレベルになり、１バイトのデータＤＡＴＡ１
〜ＤＡＴＡ８の転送が終了する。
た内部制御信号ＢＵＦＦＵＬは、ナンドゲートＧ１３、
フリップフロップＦ１４、マルチプレクサＭ１及びフリ
ップフロップＦ１５を介してＤＭＡリクエスト信号ＤＭ
ＡＲＥＱ−Ｎを出力し、ラッチデータＬＴＤ１〜ＬＴＤ
８をＲＡＭにＤＭＡ転送する。そして、ＤＭＡ転送の終
了を示すＤＭＡアクノリッジ信号ＤＭＡＡＣＫ−Ｎがロ
ーレベルになると、ＤＭＡリクエスト信号ＤＭＡＲＥＱ
−Ｎはハイレベルになり、１バイトのデータＤＡＴＡ１
〜ＤＡＴＡ８の転送が終了する。
【００４０】そして、前記ストローブ信号ＳＴＲＯＢＥ
−Ｎが繰り返し反転させられ、全部のブロックのデータ
ＤＡＴＡ１〜ＤＡＴＡ８が受信され、該データＤＡＴＡ
１〜ＤＡＴＡ８がＲＡＭにＤＭＡ転送されると処理を終
了する。なお、本発明は前記実施例に限定されるもので
はなく、本発明の趣旨に基づいて種々変形させることが
可能であり、それらを本発明の範囲から排除するもので
はない。
−Ｎが繰り返し反転させられ、全部のブロックのデータ
ＤＡＴＡ１〜ＤＡＴＡ８が受信され、該データＤＡＴＡ
１〜ＤＡＴＡ８がＲＡＭにＤＭＡ転送されると処理を終
了する。なお、本発明は前記実施例に限定されるもので
はなく、本発明の趣旨に基づいて種々変形させることが
可能であり、それらを本発明の範囲から排除するもので
はない。
【００４１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、データ転送方法においては、ホスト装置において
端末装置が処理中であるかどうかをビジー信号によって
確認し、前記端末装置が処理中でなくなると、ホスト装
置においてデータをＩ／Ｏポートに出力して端末装置に
転送するとともにストローブ信号を反転させる。
れば、データ転送方法においては、ホスト装置において
端末装置が処理中であるかどうかをビジー信号によって
確認し、前記端末装置が処理中でなくなると、ホスト装
置においてデータをＩ／Ｏポートに出力して端末装置に
転送するとともにストローブ信号を反転させる。
【００４２】一方、端末装置において、前記ストローブ
信号が反転するたびに受信したデータをラッチするとと
もに、ラッチデータをＤＭＡ転送する。この場合、所定
の数のデータの転送が終了するまでホスト装置はビジー
信号の確認は行わない。したがって、データの転送に必
要な時間をその分短くすることができる。
信号が反転するたびに受信したデータをラッチするとと
もに、ラッチデータをＤＭＡ転送する。この場合、所定
の数のデータの転送が終了するまでホスト装置はビジー
信号の確認は行わない。したがって、データの転送に必
要な時間をその分短くすることができる。
【００４３】また、前記ストローブ信号の立上がりエッ
ジ及び立下がりエッジがデータの転送に利用されるの
で、データの転送に必要な時間をその分短くすることが
できる。本発明の受信回路においては、ホスト装置から
転送されたデータを受信するようになっている。そし
て、ストローブ信号の両エッジを検出して内部制御信号
を発生させるエッジ検出回路と、前記内部制御信号を受
けて、受信されたデータをラッチしてラッチデータにす
るデータラッチ回路と、前記内部制御信号を受けて、前
記ラッチデータをＲＡＭにＤＭＡ転送するためのＤＭＡ
リクエスト信号を発生させるＤＭＡ要求発生回路とを有
する。
ジ及び立下がりエッジがデータの転送に利用されるの
で、データの転送に必要な時間をその分短くすることが
できる。本発明の受信回路においては、ホスト装置から
転送されたデータを受信するようになっている。そし
て、ストローブ信号の両エッジを検出して内部制御信号
を発生させるエッジ検出回路と、前記内部制御信号を受
けて、受信されたデータをラッチしてラッチデータにす
るデータラッチ回路と、前記内部制御信号を受けて、前
記ラッチデータをＲＡＭにＤＭＡ転送するためのＤＭＡ
リクエスト信号を発生させるＤＭＡ要求発生回路とを有
する。
【００４４】この場合、前記ストローブ信号が反転する
たびにエッジが検出され、内部制御信号が発生させられ
る。そして、該内部制御信号が発生させられるたびに受
信されたデータがラッチされるとともに、ラッチデータ
がＲＡＭにＤＭＡ転送される。したがって、前記ストロ
ーブ信号の立上がりエッジ及び立下がりエッジがデータ
の転送に利用されるので、データの転送に必要な時間を
その分短くすることができる。
たびにエッジが検出され、内部制御信号が発生させられ
る。そして、該内部制御信号が発生させられるたびに受
信されたデータがラッチされるとともに、ラッチデータ
がＲＡＭにＤＭＡ転送される。したがって、前記ストロ
ーブ信号の立上がりエッジ及び立下がりエッジがデータ
の転送に利用されるので、データの転送に必要な時間を
その分短くすることができる。
【図１】本発明の実施例におけるホスト装置の動作を示
すフローチャートである。
すフローチャートである。
【図２】従来のデータ転送方法におけるホスト装置のタ
イムチャートである。
イムチャートである。
【図３】従来のホスト装置の動作を示すフローチャート
である。
である。
【図４】従来の端末装置の要部ブロック図である。
【図５】従来のデータ転送方法における端末装置のタイ
ムチャートである。
ムチャートである。
【図６】本発明の実施例におけるホスト装置のブロック
図である。
図である。
【図７】本発明の実施例のおけるホスト装置のタイムチ
ャートである。
ャートである。
【図８】本発明の実施例における端末装置の要部ブロッ
ク図である。
ク図である。
【図９】本発明の実施例における端末装置のタイムチャ
ートである。
ートである。
２６ Ｉ／Ｏポート ３１ データラッチ回路 ３２ エッジ検出回路 ３３ ＤＭＡ要求発生回路 ＢＵＳＹ ビジー信号 ＳＧ１１〜１６ 出力 ＤＡＴＡ１〜ＤＡＴＡ８ データ ＳＴＲＯＢＥＮ−Ｎ ストローブ信号 ＬＴＤ１〜ＬＴＤ８ ラッチデータ ＤＭＡＲＥＱ−Ｎ ＤＭＡリクエスト信号
フロントページの続き (72)発明者 境野 裕 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 中里 博彦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 若杉 信雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (2)
- 【請求項１】 （ａ）ホスト装置において端末装置が処
理中であるかどうかをビジー信号によって確認し、
（ｂ）前記端末装置が処理中でなくなると、ホスト装置
においてデータをＩ／Ｏポートに出力して端末装置に転
送するとともにストローブ信号を反転させ、（ｃ）前記
端末装置において、前記ストローブ信号が反転するたび
に受信したデータをラッチするとともに、ラッチデータ
をＤＭＡ転送することを特徴とするデータ転送方法。 - 【請求項２】 ホスト装置から転送されたデータを受信
する受信回路において、（ａ）ストローブ信号の両エッ
ジを検出して内部制御信号を発生させるエッジ検出回路
と、（ｂ）前記内部制御信号を受けて、受信されたデー
タをラッチしてラッチデータにするデータラッチ回路
と、（ｃ）前記内部制御信号を受けて、前記ラッチデー
タをＲＡＭにＤＭＡ転送するためのＤＭＡリクエスト信
号を発生させるＤＭＡ要求発生回路とを有することを特
徴とする受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068777A JPH07281999A (ja) | 1994-04-06 | 1994-04-06 | データ転送方法及び受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068777A JPH07281999A (ja) | 1994-04-06 | 1994-04-06 | データ転送方法及び受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07281999A true JPH07281999A (ja) | 1995-10-27 |
Family
ID=13383511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068777A Pending JPH07281999A (ja) | 1994-04-06 | 1994-04-06 | データ転送方法及び受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07281999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5961616A (en) * | 1996-03-28 | 1999-10-05 | Oki Data Corporation | Data transfer system |
-
1994
- 1994-04-06 JP JP6068777A patent/JPH07281999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5961616A (en) * | 1996-03-28 | 1999-10-05 | Oki Data Corporation | Data transfer system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4271466A (en) | Direct memory access control system with byte/word control of data bus | |
| US4864496A (en) | Bus adapter module for interconnecting busses in a multibus computer system | |
| US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| US5461701A (en) | System and method for peripheral data transfer | |
| US4651277A (en) | Control system for a magnetic disk drive unit | |
| CN114925013A (zh) | 一种基于cpld的i2c信号透传方法、设备及介质 | |
| KR100239716B1 (ko) | 소형 컴퓨터 시스템 인터페이스 콘트롤러의 진단 테스트 장치 | |
| KR970005742B1 (ko) | 데이타 전송 제어용 인터페이스 회로 | |
| US6202117B1 (en) | Host adapter integrated circuit having autoaccess pause | |
| JPH07281999A (ja) | データ転送方法及び受信回路 | |
| US5459870A (en) | Interface circuit for controlling data transfers | |
| JPH07200192A (ja) | 光ディスク装置 | |
| JP2580558B2 (ja) | インタフェース装置 | |
| US5379403A (en) | Method and interface adapter for interfacing an ISA board to an MCA system by the issuance of an ILLINI-CDCHRDY signal from the interface adapter | |
| JPH06274462A (ja) | 共有メモリの非同期書込み方式 | |
| WO1988007238A1 (fr) | Systeme d'operations rapides a virgule flottante | |
| JPS63228856A (ja) | 通信制御装置 | |
| JPS5919375B2 (ja) | デ−タバッフア制御方式 | |
| KR970002400B1 (ko) | 다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법(Control scheme of interrupt go and done in a multiprocessor interrupt requester) | |
| JPS63228855A (ja) | 通信制御装置 | |
| JPS63223822A (ja) | デイスク装置の制御方式 | |
| JPS60201456A (ja) | メモリアクセス制御方式 | |
| JPS5812036A (ja) | デ−タ転送システム | |
| CN120492379A (zh) | 一种数据传输系统及主机设备 | |
| JPH04230564A (ja) | データ転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |