JPS60201456A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS60201456A JPS60201456A JP59057686A JP5768684A JPS60201456A JP S60201456 A JPS60201456 A JP S60201456A JP 59057686 A JP59057686 A JP 59057686A JP 5768684 A JP5768684 A JP 5768684A JP S60201456 A JPS60201456 A JP S60201456A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- module
- state
- gate circuit
- tri
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、プロセッサモジュールと、メモリモジュール
と、エラー検出・訂正モジュールとが共通データバス上
に並列に接続されるプロセッサシステムにおけるメモリ
アクセス制御方式に関するものであり、特に、パーシャ
ル・ライト動作時のメモリアクセス制御方式に関するも
のである。
と、エラー検出・訂正モジュールとが共通データバス上
に並列に接続されるプロセッサシステムにおけるメモリ
アクセス制御方式に関するものであり、特に、パーシャ
ル・ライト動作時のメモリアクセス制御方式に関するも
のである。
（ロ）従来技術と問題点
プロセッサモジュールと、メモリモジュールと、エラー
検出・訂正モジュールンデータバス上に並列に接続でき
るようにしにプロセッサシステムにおいて、プロセッサ
モジュールからのパーシャルライＨｃ’行なうためには
、従来、メモリモジエールのリード・データンエラー検
出・訂正モジュールが取り込む動作、プロセッサモジュ
ールのライト・データンエラー検出・訂正モジュールへ
送出する動作およびエラー検出９訂正モジエールからの
訂正データケメモリモジュールヘライトする動作の３つ
の動作をデータバス上で連続して行なっていた１こＷｒ
、データバスの時分割使用のｔ、−メのバス交＠（バ
ス切替）オーバヘッドが大きくなるという問題点が生じ
ていた。
検出・訂正モジュールンデータバス上に並列に接続でき
るようにしにプロセッサシステムにおいて、プロセッサ
モジュールからのパーシャルライＨｃ’行なうためには
、従来、メモリモジエールのリード・データンエラー検
出・訂正モジュールが取り込む動作、プロセッサモジュ
ールのライト・データンエラー検出・訂正モジュールへ
送出する動作およびエラー検出９訂正モジエールからの
訂正データケメモリモジュールヘライトする動作の３つ
の動作をデータバス上で連続して行なっていた１こＷｒ
、データバスの時分割使用のｔ、−メのバス交＠（バ
ス切替）オーバヘッドが大きくなるという問題点が生じ
ていた。
（ハ）発明の目的
本発明の目的は、エラー検出・訂正機能の着脱ン容易に
できるという長所なＭする、プロセッサモジュール、メ
モリモジュール、エラー検出−訂正モジュールをデータ
バス上に並列に接続できるようにしにプロセッサシステ
ム構成において、パーシャノーライト動作時のデータバ
スの時分割使用による交換Ａ−バヘノド馨減少すること
にある。
できるという長所なＭする、プロセッサモジュール、メ
モリモジュール、エラー検出−訂正モジュールをデータ
バス上に並列に接続できるようにしにプロセッサシステ
ム構成において、パーシャノーライト動作時のデータバ
スの時分割使用による交換Ａ−バヘノド馨減少すること
にある。
に）発明の構成
上記目的を達成するＬめに本発明はプロセッサモジュー
ルと、メモリモジュールと、エラー検出９訂正モシー−
ルとが共通データバス上に並列に接続されるとともに、
上記プロセッサモジュールと上記共通データバスの間に
第１のトライステートゲート回路か設けられ、上記メモ
リモジュールのデータ出力部と上記共通データバスの間
に帛２のトライステートゲート回路が設けられ、上記エ
ラー検出・訂正モジュールの出力部と上記共通データバ
スの間に第３のトライステートゲート回路が設けられて
構成されるプロセッサシステムにおいて、上記プロセッ
サモジュールから上記エラー検出・訂正モジュールへラ
イト・データを送出する第１のタイミングと、該第１の
タイミングより遅れて開始されかつ該第１のタイミング
と一部の期間が重複するタイミングであって上記メモリ
モジュールから上記エラー検出・訂正モジュールへリー
ド中データを送出する第２のタイミングと、該第２のタ
イミングの終了後に開始されエラー検出・訂正動作を行
なう第３のタイミングと、該第３のタイミングの途中か
ら開始され上記エラー検出・訂正モジュールの出力ライ
ド・データケ上記メモリモジエールに入力する第４のタ
イミングと、上記第１のタイミングの終了後で上記第２
のタイミングの終了的に設けられるバス交換タイミング
であって上記第１のトライステートゲート回路を出力状
態からハイインピーダンス状態にし上記第２のトライス
テートゲート回路をハイインピーダンス状態から出力状
態にする第１のバス交換タイミングと、上記第２のタイ
ミングの終了後に上記第３のタイミングの開始と同時に
設けられるバス交換タイミングであって上記第２のトラ
イステートゲート回路音出力状態からハイインピーダン
ス状態にし上記第３のトライステートゲート回路をハイ
インピーダンス状態から出力状態にする第２のバス交換
タイミングとｔ設け、パーシャルライト動作を実行する
よう構成したことｔ特徴とする。
ルと、メモリモジュールと、エラー検出９訂正モシー−
ルとが共通データバス上に並列に接続されるとともに、
上記プロセッサモジュールと上記共通データバスの間に
第１のトライステートゲート回路か設けられ、上記メモ
リモジュールのデータ出力部と上記共通データバスの間
に帛２のトライステートゲート回路が設けられ、上記エ
ラー検出・訂正モジュールの出力部と上記共通データバ
スの間に第３のトライステートゲート回路が設けられて
構成されるプロセッサシステムにおいて、上記プロセッ
サモジュールから上記エラー検出・訂正モジュールへラ
イト・データを送出する第１のタイミングと、該第１の
タイミングより遅れて開始されかつ該第１のタイミング
と一部の期間が重複するタイミングであって上記メモリ
モジュールから上記エラー検出・訂正モジュールへリー
ド中データを送出する第２のタイミングと、該第２のタ
イミングの終了後に開始されエラー検出・訂正動作を行
なう第３のタイミングと、該第３のタイミングの途中か
ら開始され上記エラー検出・訂正モジュールの出力ライ
ド・データケ上記メモリモジエールに入力する第４のタ
イミングと、上記第１のタイミングの終了後で上記第２
のタイミングの終了的に設けられるバス交換タイミング
であって上記第１のトライステートゲート回路を出力状
態からハイインピーダンス状態にし上記第２のトライス
テートゲート回路をハイインピーダンス状態から出力状
態にする第１のバス交換タイミングと、上記第２のタイ
ミングの終了後に上記第３のタイミングの開始と同時に
設けられるバス交換タイミングであって上記第２のトラ
イステートゲート回路音出力状態からハイインピーダン
ス状態にし上記第３のトライステートゲート回路をハイ
インピーダンス状態から出力状態にする第２のバス交換
タイミングとｔ設け、パーシャルライト動作を実行する
よう構成したことｔ特徴とする。
（ホ）発明の実施例
以下、本発明を図面により説明する。
第１図は本発明が適用される１％施例のプロセッサシス
テムのブロック図である。図中、ｌはプロセッサモジュ
ール（以下、ＣＰＵモジュールと称する）、２はトライ
ステートゲート回路からなるＣＰＵデータバッファ、３
はエラー検出・訂正上ジュール（以下、ＦＣＣモジュー
ルと称する）、４はＣＰＵモジュールｌからのライトデ
ータ・ラッチ回路、５はメモリモジエール８からのリー
ドデータ・ラッチ回路、６はエラー検出−訂正（ＥＩＩ
ＥＣ）回路、７はトライステートゲート回路からなる訂
正（ｃｏｒｒｅｃｔ）データ出力バッファ、８はメモリ
モジュール、９はトライステートゲート回路からなるメ
モリデータ出力バッファ、１０はメモリデータ人力バッ
ファ、１１はデータ用メモリ、１２ヲエチエツクビツト
用メモリ、１３はデータバス、１４はチェックビットバ
ス、１５はタイミング制御回路である。
テムのブロック図である。図中、ｌはプロセッサモジュ
ール（以下、ＣＰＵモジュールと称する）、２はトライ
ステートゲート回路からなるＣＰＵデータバッファ、３
はエラー検出・訂正上ジュール（以下、ＦＣＣモジュー
ルと称する）、４はＣＰＵモジュールｌからのライトデ
ータ・ラッチ回路、５はメモリモジエール８からのリー
ドデータ・ラッチ回路、６はエラー検出−訂正（ＥＩＩ
ＥＣ）回路、７はトライステートゲート回路からなる訂
正（ｃｏｒｒｅｃｔ）データ出力バッファ、８はメモリ
モジュール、９はトライステートゲート回路からなるメ
モリデータ出力バッファ、１０はメモリデータ人力バッ
ファ、１１はデータ用メモリ、１２ヲエチエツクビツト
用メモリ、１３はデータバス、１４はチェックビットバ
ス、１５はタイミング制御回路である。
第２図は、従来例におけるパーシャル・ライトタイミン
グを示す図であり、図中、’ｌ’ＭＥＢは、メモリモジ
ュール８からＥＣＣモジエール３のリードデータラッチ
回路５ヘリードデータがラッチされるまでに要する時間
、’［”ＢＵＦＩはメモリデータ出力バッファ９を出力
状態から）１イインピーダンスにし、ＣＰＩＪデータバ
ツフプ２ンノＡイインピータンスから出力状態にする乱
めのバス交換時間、πＦＩＷはＣＰＬＩモジエール１か
らＥＣＣモジュール３のライトデータ・ラッチ回路４ヘ
ライトデータがラッチされるまでに要する時間、 ＴＢ
ＵＦ２はＣＰＵ データバッファ２を出力状態からハイ
インピーダンス状態にし、訂正データ出力バッファ７ン
ハイインピーダンスから出力状態にするためのバス交換
時間、ＴＢＣＣはＥＣＣモジエール３におけるデータチ
ェック、データ訂正およびチェックビット生成に要する
時間、’ｌ’ＦｆＭＷはＥＣＣモジエール３のデータ出
力部ＤＯ、チェックビット出力部ＣＯからのデータおよ
びチェックビットがメモリモジュール８にライトされる
までに要する時間である。
グを示す図であり、図中、’ｌ’ＭＥＢは、メモリモジ
ュール８からＥＣＣモジエール３のリードデータラッチ
回路５ヘリードデータがラッチされるまでに要する時間
、’［”ＢＵＦＩはメモリデータ出力バッファ９を出力
状態から）１イインピーダンスにし、ＣＰＩＪデータバ
ツフプ２ンノＡイインピータンスから出力状態にする乱
めのバス交換時間、πＦＩＷはＣＰＬＩモジエール１か
らＥＣＣモジュール３のライトデータ・ラッチ回路４ヘ
ライトデータがラッチされるまでに要する時間、 ＴＢ
ＵＦ２はＣＰＵ データバッファ２を出力状態からハイ
インピーダンス状態にし、訂正データ出力バッファ７ン
ハイインピーダンスから出力状態にするためのバス交換
時間、ＴＢＣＣはＥＣＣモジエール３におけるデータチ
ェック、データ訂正およびチェックビット生成に要する
時間、’ｌ’ＦｆＭＷはＥＣＣモジエール３のデータ出
力部ＤＯ、チェックビット出力部ＣＯからのデータおよ
びチェックビットがメモリモジュール８にライトされる
までに要する時間である。
第２図に示すように、従来例においては、各種６Ｘ”
動作踵直列的に行なわれ、その間に、バス交換時間が必
要とされるため、アクセス時間が長くなるという欠点が
あった。
要とされるため、アクセス時間が長くなるという欠点が
あった。
次に、第３図は、本発明の１実施例におけるパーシャル
・ライトタイミングヶ示す図であり、図中、第２図と同
一名称のものは同一のもの、’ｌ’ＭＡはメモリ１１の
アクセスタイムである。
・ライトタイミングヶ示す図であり、図中、第２図と同
一名称のものは同一のもの、’ｌ’ＭＡはメモリ１１の
アクセスタイムである。
第３図図示実施例においては、アクセスタイム’ｌ’Ｍ
Ａ、バス交換時間’ｌ’ＢＵ、ＦＩに着目し、これら相
互間およびアクセスタイム１Ｍ人と他のタイミング期間
の並列動作ン計っている。
Ａ、バス交換時間’ｌ’ＢＵ、ＦＩに着目し、これら相
互間およびアクセスタイム１Ｍ人と他のタイミング期間
の並列動作ン計っている。
すなわち、まずタイミング’ｐｃｎｗｙ先行させ、その
途中からタイミング’ｌ’ＭｌＩＲン生成し、次に、タ
イミング期間中であって、タイミングＴＣＥＶ終了後、
直ちにタイミング’ｌ’ＢＵＦＩ ’ｒ生成するように
している。このようにすることにより、バス衝突ン招く
ことなく、ＣＰＵモジュール１からＥＣＣモジュール３
へのライトデータ送出動作とメモリモジュール８におけ
るデータ読出し動作を併行して行なうことができる。さ
らに、タイミングＴＢＭＷ内におけるアクセスタイムＴ
ＭＡＹタイミンク”ｌ’Ｂｃｃの後部とオーバラップさ
せるようにしたので、一層動作を短縮させることが可能
となる。
途中からタイミング’ｌ’ＭｌＩＲン生成し、次に、タ
イミング期間中であって、タイミングＴＣＥＶ終了後、
直ちにタイミング’ｌ’ＢＵＦＩ ’ｒ生成するように
している。このようにすることにより、バス衝突ン招く
ことなく、ＣＰＵモジュール１からＥＣＣモジュール３
へのライトデータ送出動作とメモリモジュール８におけ
るデータ読出し動作を併行して行なうことができる。さ
らに、タイミングＴＢＭＷ内におけるアクセスタイムＴ
ＭＡＹタイミンク”ｌ’Ｂｃｃの後部とオーバラップさ
せるようにしたので、一層動作を短縮させることが可能
となる。
第４図は、第１図図示タイミング制御回路１５の１実施
例ブロック図であり、図中、２０はＴＣＥＷ発生回路、
２１は’ｌ”ＭＢＲ発生回路、２２は’ｌ’ＢＵＦＩ発
生回路、２３はＴＨＩＣＣ発生回路、２４は’ｌ’ＭＥ
Ｗ発生回路、２５はＴＢＵＦ２発生回路である。
例ブロック図であり、図中、２０はＴＣＥＷ発生回路、
２１は’ｌ”ＭＢＲ発生回路、２２は’ｌ’ＢＵＦＩ発
生回路、２３はＴＨＩＣＣ発生回路、２４は’ｌ’ＭＥ
Ｗ発生回路、２５はＴＢＵＦ２発生回路である。
第４図の各回路はそれぞれ内部に所定の遅延時間ン得る
ための遅延回路を有し、入力信号にもとづいて第３図に
示す如き所要のタイミング信号を作成する。
ための遅延回路を有し、入力信号にもとづいて第３図に
示す如き所要のタイミング信号を作成する。
（へ）発明の効果
本発明によれば、ＣＰＵモジュール、メモリモジュール
、ＦＣＣモジュールをデータバスに並列に接続したプロ
セッサシステムにおいて、パーシャルライト動作に必要
なメモリアクセス時間（ＣＰＵからみｋもの）ン減少す
ることができ、性能の向上に大きく寄与することができ
る。
、ＦＣＣモジュールをデータバスに並列に接続したプロ
セッサシステムにおいて、パーシャルライト動作に必要
なメモリアクセス時間（ＣＰＵからみｋもの）ン減少す
ることができ、性能の向上に大きく寄与することができ
る。
第１図は本発明による１実施例のプロセッサシステムの
ブロック図、第２図は従来例におけるパーシャルライト
タイミングン示す図、第３図は本発明の１実施例におけ
るパーシャルＯライトタイミングＹ示す図、第４図は実
施例におけるタイミング制御回路のブロック図である。 第１図において、１はＣＰＵモジュール、２はＣＰＵデ
ータバッファ、３はＦＣＣモジュール、７は訂正データ
出力バッファ、８はメモリモジュール、９はメモリデー
タ出力バッファ、１５はタイミング制御回路である。 代理人 弁理士 松 岡 ヵＶ、Ａ、＝、’？、、、）
ｉ特開昭ＧＯ−２０１４５６（５）
ブロック図、第２図は従来例におけるパーシャルライト
タイミングン示す図、第３図は本発明の１実施例におけ
るパーシャルＯライトタイミングＹ示す図、第４図は実
施例におけるタイミング制御回路のブロック図である。 第１図において、１はＣＰＵモジュール、２はＣＰＵデ
ータバッファ、３はＦＣＣモジュール、７は訂正データ
出力バッファ、８はメモリモジュール、９はメモリデー
タ出力バッファ、１５はタイミング制御回路である。 代理人 弁理士 松 岡 ヵＶ、Ａ、＝、’？、、、）
ｉ特開昭ＧＯ−２０１４５６（５）
Claims (1)
- プロセッサモジュールと、メモリモジュールと、エラー
検出９訂正モジユールとが共通データバス上に並列に接
続されるとともに、上記プロセッサモジュールと上記共
通データバスの間に第１のトライステートゲート回路が
設けられ、上記メモリモジュールのデータ出力部と上記
共通データバスの間に第２のトライステートゲート回路
が設けられ、上記エラー検出−訂正モジュールの出力部
と上記共通データバスの間に第３のトライステートゲー
ト回路が設けられて構成されるプロセッサシステムにお
いて、上記プロセッサモジュールから上記エラー・訂正
モジュールへライトデータ乞送出する第１のタイミング
と、該第真のタイミングより遅れて開始されかつ該第１
のタイミングと一部の期間が重複するタイミングであっ
て上記メモリモジュールから上記エラー検出・訂正モジ
ューヘリード・データを送出する第２のタイミングと、
該第２のタイミングの終了後に開始されエラー〇検出訂
正動作ケ行なう第３のタイミングと、該第３のタイミン
グの途中から開始され上記エラー検出・訂正モジュール
の出力ライド・データを上記メモリモジュールに入力す
る第４のタイミングと、上記第１のタイミングの終了後
で上記第２のタイミングの終了前に設けられるバス交換
タイミングであって上記第１のトライステートゲート回
路ン出力状態からハイインピーダンス状態にし上記第２
のトライステートゲート回路馨ハイインピーダンス状態
から出力状態にする第１のバス交換タイミングと、上記
第２のタイミングの終了後に上記第３のタイミングの開
始と同時に設けられるバス交換タイミングであって上記
第２のトライステートゲート回路ン出力状態からハイイ
ンピーダンス状態にし上記第３のトライステートゲート
回路をハイインピーダンス状態から出力状態にする第２
のバス交換タイミングとン設け、パーシャルライト動作
ン夫行するよ□う構成したことｔ％徴とするメモリアク
セス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057686A JPS60201456A (ja) | 1984-03-26 | 1984-03-26 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057686A JPS60201456A (ja) | 1984-03-26 | 1984-03-26 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201456A true JPS60201456A (ja) | 1985-10-11 |
Family
ID=13062822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057686A Pending JPS60201456A (ja) | 1984-03-26 | 1984-03-26 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298758A (ja) * | 1988-10-05 | 1990-04-11 | Nec Corp | マイクロプログラム制御装置 |
| JP2014049148A (ja) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | 半導体記憶装置 |
-
1984
- 1984-03-26 JP JP59057686A patent/JPS60201456A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298758A (ja) * | 1988-10-05 | 1990-04-11 | Nec Corp | マイクロプログラム制御装置 |
| JP2014049148A (ja) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | 半導体記憶装置 |
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