JPH0728218B2 - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
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- JPH0728218B2 JPH0728218B2 JP63076786A JP7678688A JPH0728218B2 JP H0728218 B2 JPH0728218 B2 JP H0728218B2 JP 63076786 A JP63076786 A JP 63076786A JP 7678688 A JP7678688 A JP 7678688A JP H0728218 B2 JPH0728218 B2 JP H0728218B2
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- JP
- Japan
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- outputs
- output
- latch
- position detection
- circuit
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Links
- 238000001514 detection method Methods 0.000 claims description 24
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、並列型A/D変換器、特に出力データにおける
コードミスを防止した並列型A/D変換器に関するもので
ある。
コードミスを防止した並列型A/D変換器に関するもので
ある。
従来の技術 近年、ディジタル信号処理の進歩と共に、アナログ信号
をA/D変換し、ディジタルデータで処理するようにな
り、そのために多くのA/D変換器が利用されるようにな
ってきた。特に、テレビ信号等をA/D変換する拘束の並
列型A/D変換器の進歩は、目ざましいものがある。
をA/D変換し、ディジタルデータで処理するようにな
り、そのために多くのA/D変換器が利用されるようにな
ってきた。特に、テレビ信号等をA/D変換する拘束の並
列型A/D変換器の進歩は、目ざましいものがある。
以下に従来の並列型A/D変換器について説明する。
第２図は、従来の３ビットの並列型A/D変換器の回路図
であり、第２図においては、双安定素子としてラッチを
用いている。１は、７本の出力を持った基準電圧発生回
路、２はアナログ信号入力端子、３から９は基準電圧発
生回路１の出力とアナログ信号入力端子２より入力され
たアナログ信号の電圧を比較する比較器、10から16は、
比較器３から９の出力を入力とするラッチ用トランスフ
ァゲート、17は制御信号入力端子、18は制御信号入力端
子17より入力された制御信号を反転し、制御信号入力端
子17より入力された制御信号と共にラッチ用トランスフ
ァゲート10から16を制御する信号を作る制御用インバー
タ、19から25はラッチ用トランスファゲート10から16と
共にラッチを形成するラッチ用インバータ、26から32は
ラッチ用インバータの出力を入力とする位置検出論理回
路、33は位置検出論理回路26から32の出力を入力とする
符号変換回路、34から36は符号変換回路33からの出力を
出力する出力端子である。
であり、第２図においては、双安定素子としてラッチを
用いている。１は、７本の出力を持った基準電圧発生回
路、２はアナログ信号入力端子、３から９は基準電圧発
生回路１の出力とアナログ信号入力端子２より入力され
たアナログ信号の電圧を比較する比較器、10から16は、
比較器３から９の出力を入力とするラッチ用トランスフ
ァゲート、17は制御信号入力端子、18は制御信号入力端
子17より入力された制御信号を反転し、制御信号入力端
子17より入力された制御信号と共にラッチ用トランスフ
ァゲート10から16を制御する信号を作る制御用インバー
タ、19から25はラッチ用トランスファゲート10から16と
共にラッチを形成するラッチ用インバータ、26から32は
ラッチ用インバータの出力を入力とする位置検出論理回
路、33は位置検出論理回路26から32の出力を入力とする
符号変換回路、34から36は符号変換回路33からの出力を
出力する出力端子である。
以上のように構成された３ビット並列型A/D変換器につ
いて以下その動作を説明する。
いて以下その動作を説明する。
まず、アナログ信号入力端子２より入力されたアナログ
信号と基準電圧発生回路１の各々異なった出力が比較器
３から９に印加され、アナログ信号の電圧と比較基準電
圧を比較器３から９で比較し、大小関係を判定する。ア
ナログ信号の電圧が比較基準電圧より低い比較器の出力
は低レベルすなわち“L"となり、逆にアナログ信号の電
圧が比較基準電圧より高い比較器の出力は高レベルすな
わち“H"となり、複数の比較器３から９は、アナログ信
号の電圧によりその出口が“H"となる比較器と“L"とな
る比較器に分けられる。次に比較器３から９の出力をラ
ッチ用トランスファゲート10から16とラッチ用インバー
タ19から25より構成されるラッチに制御信号入力端子17
より制御信号を“H"にすることにより取り込む。前記ラ
ッチの出力は、比較器３から９の出力の反転であるので
比較器３から９の出力同様、その出力が“L"となるラッ
チと出力が“H"となるラッチに分けられる。そこで位置
検出論理回路26から32は出力が“L"となっているラッチ
と出力が“H"となっているラッチの境界を検出し、位置
検出回路26から32のうち境界の位置に対応した論理回路
の出力を“H"とするこの位置検出論理回路26から32の出
力を符号変換回路33によってコード化して３ビットのデ
ィジタル信号を出力端子34から36より出力する。
信号と基準電圧発生回路１の各々異なった出力が比較器
３から９に印加され、アナログ信号の電圧と比較基準電
圧を比較器３から９で比較し、大小関係を判定する。ア
ナログ信号の電圧が比較基準電圧より低い比較器の出力
は低レベルすなわち“L"となり、逆にアナログ信号の電
圧が比較基準電圧より高い比較器の出力は高レベルすな
わち“H"となり、複数の比較器３から９は、アナログ信
号の電圧によりその出口が“H"となる比較器と“L"とな
る比較器に分けられる。次に比較器３から９の出力をラ
ッチ用トランスファゲート10から16とラッチ用インバー
タ19から25より構成されるラッチに制御信号入力端子17
より制御信号を“H"にすることにより取り込む。前記ラ
ッチの出力は、比較器３から９の出力の反転であるので
比較器３から９の出力同様、その出力が“L"となるラッ
チと出力が“H"となるラッチに分けられる。そこで位置
検出論理回路26から32は出力が“L"となっているラッチ
と出力が“H"となっているラッチの境界を検出し、位置
検出回路26から32のうち境界の位置に対応した論理回路
の出力を“H"とするこの位置検出論理回路26から32の出
力を符号変換回路33によってコード化して３ビットのデ
ィジタル信号を出力端子34から36より出力する。
発明が解決しようとする課題 しかしながら上記の従来の構成では、比較器のうちいず
れかがアナログ信号の電圧と基準比較電圧とを比較した
結果、その差が小さくて比較器の出力が完全に決まら
ず、比較器の出力が“H"と“L"との中間レベルになり、
比較器の出力である中間レベルを双安定素子であるラッ
チが入力し、双安定素子であるラッチの出力が中間レベ
ルとなった場合、位置検出論理回路の出力のうちいずれ
の出力も“L",あるいは２つ以上の出力が“H"となる不
都合が生じ、従来一般的である直接バイナリーコードを
セットされた符号変換回路においてコードミスを発生す
るという問題点を有していた。
れかがアナログ信号の電圧と基準比較電圧とを比較した
結果、その差が小さくて比較器の出力が完全に決まら
ず、比較器の出力が“H"と“L"との中間レベルになり、
比較器の出力である中間レベルを双安定素子であるラッ
チが入力し、双安定素子であるラッチの出力が中間レベ
ルとなった場合、位置検出論理回路の出力のうちいずれ
の出力も“L",あるいは２つ以上の出力が“H"となる不
都合が生じ、従来一般的である直接バイナリーコードを
セットされた符号変換回路においてコードミスを発生す
るという問題点を有していた。
また、上記問題点は符号変換回路にグレイコードや特殊
なコードをセットすることで解決できるが、この場合符
号変換回路の出力をバイナリーコードに変換する第２の
符号変換回路が必要であり、回路が大きくなるという問
題点とA/D変換器の変換時間が長くなるという問題点を
有していた。
なコードをセットすることで解決できるが、この場合符
号変換回路の出力をバイナリーコードに変換する第２の
符号変換回路が必要であり、回路が大きくなるという問
題点とA/D変換器の変換時間が長くなるという問題点を
有していた。
本発明は、上記の従来の問題点を解決するもので回路規
模の大幅な増大や変換速度の低下をさせることなく、コ
ードミスの発生を防止できる並列型A/D変換器を提供す
るものである。
模の大幅な増大や変換速度の低下をさせることなく、コ
ードミスの発生を防止できる並列型A/D変換器を提供す
るものである。
課題を解決するための手段 この目的を達成するために本発明の並列型A/D変換器
は、アナログ信号の入力手段と、互いにレベルの異なる
複数の出力を持った基準電圧発生回路の各々の出力を基
準値として前記入力手段からのアナログ信号との比較を
行う複数の比較器と、前記複数の比較器の出力を入力す
る複数の双安定素子と、前記複数の双安定素子の出力を
入力とする複数の位置検出論理回路と、前記複数の位置
検出論理回路の出力を入力とし、出力データコードを出
力する符号変換回路と、前記複数の双安定素子の出力を
入力とし前記複数の双安定素子にそれぞれ帰還する複数
の帰還回路とを有し、前記複数の帰還回路の入力に用い
る論理素子の入力閾値電圧と前記複数の位置検出論理回
路の入力に用いる論理素子の入力閾値電圧を異なる構成
を有している。
は、アナログ信号の入力手段と、互いにレベルの異なる
複数の出力を持った基準電圧発生回路の各々の出力を基
準値として前記入力手段からのアナログ信号との比較を
行う複数の比較器と、前記複数の比較器の出力を入力す
る複数の双安定素子と、前記複数の双安定素子の出力を
入力とする複数の位置検出論理回路と、前記複数の位置
検出論理回路の出力を入力とし、出力データコードを出
力する符号変換回路と、前記複数の双安定素子の出力を
入力とし前記複数の双安定素子にそれぞれ帰還する複数
の帰還回路とを有し、前記複数の帰還回路の入力に用い
る論理素子の入力閾値電圧と前記複数の位置検出論理回
路の入力に用いる論理素子の入力閾値電圧を異なる構成
を有している。
作用 この構成によって並列型A/D変換器の回路規模の大幅な
増大や変換速度の低下をさせることなく、コードミスの
発生を防止することができる。
増大や変換速度の低下をさせることなく、コードミスの
発生を防止することができる。
実 施 例 以下本発明の一実施例について図面を参照にながら説明
する。
する。
第１図は本発明の一実施例における３ビット並列型A/D
変換器を示すものである。第１図においては、双安定素
子としてラッチを用いている。第１図において１は基準
電圧発生回路、２はアナログ信号入力端子、３から９は
比較器、10から16はラッチ用トランスファゲート、19か
ら25はラッチ用インバータ、26から32は位置検出論理回
路、33は符号変換回路、34から36は出力端子でこれら
は、従来例の構成と同じものである。そして、37から43
はラッチ用トランスファゲート10から16とラッチ用イン
バータ19から25より構成されるラッチの出力を入力する
帰還用インバータであり、44から50は帰還用インバータ
37から43と共に帰還回路を形成しラッチ用インバータ19
から25の入力にデータを帰還する帰還用トランスファゲ
ートである。51は制御信号入力端子であり、52は制御信
号入力端子51より入力した制御信号を反転し、制御信号
入力端子51より入力した制御信号と共にラッチ用トラン
スファゲート19から25及び帰還用トランスファゲート44
から55を制御する制御用インバータである。
変換器を示すものである。第１図においては、双安定素
子としてラッチを用いている。第１図において１は基準
電圧発生回路、２はアナログ信号入力端子、３から９は
比較器、10から16はラッチ用トランスファゲート、19か
ら25はラッチ用インバータ、26から32は位置検出論理回
路、33は符号変換回路、34から36は出力端子でこれら
は、従来例の構成と同じものである。そして、37から43
はラッチ用トランスファゲート10から16とラッチ用イン
バータ19から25より構成されるラッチの出力を入力する
帰還用インバータであり、44から50は帰還用インバータ
37から43と共に帰還回路を形成しラッチ用インバータ19
から25の入力にデータを帰還する帰還用トランスファゲ
ートである。51は制御信号入力端子であり、52は制御信
号入力端子51より入力した制御信号を反転し、制御信号
入力端子51より入力した制御信号と共にラッチ用トラン
スファゲート19から25及び帰還用トランスファゲート44
から55を制御する制御用インバータである。
以上の様に構成された本実施例の３ビット並列型A/D変
換器についてその動作を説明する。まず、アナログ信号
入力端子２より入力されたアナログ信号と基準電圧発生
回路１の各々異なった出力が比較器３から９に印加さ
れ、アナログ信号の電圧と比較基準電圧を比較し、従来
例同様に大小関係を判定する。
換器についてその動作を説明する。まず、アナログ信号
入力端子２より入力されたアナログ信号と基準電圧発生
回路１の各々異なった出力が比較器３から９に印加さ
れ、アナログ信号の電圧と比較基準電圧を比較し、従来
例同様に大小関係を判定する。
ここで、アナログ信号の電圧と比較基準電圧の差が大き
い時は、従来例と同様にラッチ用トランスファゲート10
から16とラッチ用インバータ19から25より構成されるラ
ッチに制御信号入力端子51より入力される制御信号を
“H"にすることにより取り込み、位置検出論理回路26か
ら32及び符号変換回路33を用いて出力端子34から36より
ディジタル信号を出力する。しかし、比較器３から９の
いずれかに入力するアナログ信号の電圧と比較基準電圧
の差が小さい時、比較器３から９のいずれかから中間レ
ベルを出力する。この時、制御信号入力端子51より“H"
が入力されることにより、ラッチに中間レベルを取り込
み、ラッチより中間レベルを出力する。そこで、次に制
御信号入力端子51より“L"が入力されることによりラッ
チ用トランスファゲート10から16がOFFとなり帰還用ト
ランスファゲート44から55がONすることにより、中間レ
ベルを位置検出論理回路26から32のいずれかの入力論理
素子が中間レベルとみなす時は、帰還用インバータの37
から43の入力閾値電圧は位置検出論理回路26から32の入
力論理素子の入力閾値電圧と異なるので帰還用インバー
タ37から43の出力は中間レベルとならない。よってラッ
チ用インバータ19から25の入力は中間レベルでなくな
り、ラッチの出力は中間レベルでなくなる。逆に帰還用
インバータ37から43が中間レベルとみなす時は、位置検
出論理回路26から32の入力論理素子は、中間レベルとみ
なさない。このことにより位置検出論理回路26から32の
入力論理素子に中間レベルが入力されることがなくな
り、位置検出論理回路26から32において必ず比較器の出
力の“H"と“L"の境界に対応した論理回路のみ“H"を出
力し、符号変換回路33においてコードミスを発生するこ
とを防止できる。
い時は、従来例と同様にラッチ用トランスファゲート10
から16とラッチ用インバータ19から25より構成されるラ
ッチに制御信号入力端子51より入力される制御信号を
“H"にすることにより取り込み、位置検出論理回路26か
ら32及び符号変換回路33を用いて出力端子34から36より
ディジタル信号を出力する。しかし、比較器３から９の
いずれかに入力するアナログ信号の電圧と比較基準電圧
の差が小さい時、比較器３から９のいずれかから中間レ
ベルを出力する。この時、制御信号入力端子51より“H"
が入力されることにより、ラッチに中間レベルを取り込
み、ラッチより中間レベルを出力する。そこで、次に制
御信号入力端子51より“L"が入力されることによりラッ
チ用トランスファゲート10から16がOFFとなり帰還用ト
ランスファゲート44から55がONすることにより、中間レ
ベルを位置検出論理回路26から32のいずれかの入力論理
素子が中間レベルとみなす時は、帰還用インバータの37
から43の入力閾値電圧は位置検出論理回路26から32の入
力論理素子の入力閾値電圧と異なるので帰還用インバー
タ37から43の出力は中間レベルとならない。よってラッ
チ用インバータ19から25の入力は中間レベルでなくな
り、ラッチの出力は中間レベルでなくなる。逆に帰還用
インバータ37から43が中間レベルとみなす時は、位置検
出論理回路26から32の入力論理素子は、中間レベルとみ
なさない。このことにより位置検出論理回路26から32の
入力論理素子に中間レベルが入力されることがなくな
り、位置検出論理回路26から32において必ず比較器の出
力の“H"と“L"の境界に対応した論理回路のみ“H"を出
力し、符号変換回路33においてコードミスを発生するこ
とを防止できる。
以上のように本実施例によれば、帰還用トランスファゲ
ート44から50と帰還用インバータ37から43によって帰還
回路を設け、ラッチの出力をラッチ用インバータ19から
25の入力に帰還し、帰還回路の入力論理素子である帰還
用インバータ37から43の入力閾値電圧と位置検出論理回
路26から32の入力閾値電圧に差を設けることにより位置
検出論理回路26から32において必ず比較器３から９の出
力の“H"と“L"の境界に対応した論理回路のみ“H"を出
力し、符号変換回路33においてコードミスを発生するこ
とを防止できる。
ート44から50と帰還用インバータ37から43によって帰還
回路を設け、ラッチの出力をラッチ用インバータ19から
25の入力に帰還し、帰還回路の入力論理素子である帰還
用インバータ37から43の入力閾値電圧と位置検出論理回
路26から32の入力閾値電圧に差を設けることにより位置
検出論理回路26から32において必ず比較器３から９の出
力の“H"と“L"の境界に対応した論理回路のみ“H"を出
力し、符号変換回路33においてコードミスを発生するこ
とを防止できる。
発明の効果 本発明は双判定素子の出力を入力とし、前記双安定素子
に帰還する帰還回路を設け、前記帰還回路の入力に用い
る論理素子の入力閾値電圧と位置検出論理回路の入力に
用いる論理素子の入力閾値電圧を異ならせることにより
前記位置検出回路において必ず比較器の出力の“H"と
“L"の境界に対応した論理回路のみ“H"を出力させるよ
うにしたものであるから、回路規模の大幅な増大や変換
速度の低下をさせることなく、符号変換回路におけるコ
ードミスの発生を防止できる並列型A/D変換器を実現で
きるものである。
に帰還する帰還回路を設け、前記帰還回路の入力に用い
る論理素子の入力閾値電圧と位置検出論理回路の入力に
用いる論理素子の入力閾値電圧を異ならせることにより
前記位置検出回路において必ず比較器の出力の“H"と
“L"の境界に対応した論理回路のみ“H"を出力させるよ
うにしたものであるから、回路規模の大幅な増大や変換
速度の低下をさせることなく、符号変換回路におけるコ
ードミスの発生を防止できる並列型A/D変換器を実現で
きるものである。
第１図は本発明の一実施例における並列型A/D変換器の
回路図、第２図は従来例における並列型A/D変換器の回
路図である。 １……基準電圧発生回路、２……アナログ信号入力端
子、３〜９……比較器、10〜16……ラッチ用トランスフ
ァゲート、17……制御信号入力端子、18……制御用イン
バータ、19〜25……ラッチ用インバータ、26〜32……位
置検出論理回路、33……符号変換回路、34〜36……出力
端子、37〜43……帰還用インバータ、44〜50……帰還用
トランスファゲート、51……制御信号入力端子、52……
制御用インバータ。
回路図、第２図は従来例における並列型A/D変換器の回
路図である。 １……基準電圧発生回路、２……アナログ信号入力端
子、３〜９……比較器、10〜16……ラッチ用トランスフ
ァゲート、17……制御信号入力端子、18……制御用イン
バータ、19〜25……ラッチ用インバータ、26〜32……位
置検出論理回路、33……符号変換回路、34〜36……出力
端子、37〜43……帰還用インバータ、44〜50……帰還用
トランスファゲート、51……制御信号入力端子、52……
制御用インバータ。
Claims (1)
- 【請求項１】アナログ信号の入力手段と、互いにレベル
の異なる複数の出力を持った基準電圧発生回路の各々の
出力を基準値として前記入力手段からのアナログ信号と
の比較を行う複数の比較器と、前記複数の比較器の出力
を入力する複数の双安定素子と、前記複数の双安定素子
の出力を入力とする複数の位置検出論理回路と、前記複
数の位置検出論理回路の出力を入力とし出力データコー
ドを出力する符号変換回路と、前記複数の双安定素子の
出力を入力とし前記複数の双安定素子にそれぞれ帰還す
る複数の帰還回路とを有し、前記複数の帰還回路の入力
に用いる論理素子の入力閾値電圧と前記複数の位置検出
論理回路の入力に用いる論理素子の入力閾値電圧を異な
らせたことを特徴とする並列型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076786A JPH0728218B2 (ja) | 1988-03-30 | 1988-03-30 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076786A JPH0728218B2 (ja) | 1988-03-30 | 1988-03-30 | 並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248828A JPH01248828A (ja) | 1989-10-04 |
| JPH0728218B2 true JPH0728218B2 (ja) | 1995-03-29 |
Family
ID=13615294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076786A Expired - Lifetime JPH0728218B2 (ja) | 1988-03-30 | 1988-03-30 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728218B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012246A (en) * | 1990-01-31 | 1991-04-30 | International Business Machines Corporation | BiCMOS analog-to-digital converter with minimized metastability |
-
1988
- 1988-03-30 JP JP63076786A patent/JPH0728218B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248828A (ja) | 1989-10-04 |
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Legal Events
| Date | Code | Title | Description |
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