JPH0728219B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0728219B2 JPH0728219B2 JP63188887A JP18888788A JPH0728219B2 JP H0728219 B2 JPH0728219 B2 JP H0728219B2 JP 63188887 A JP63188887 A JP 63188887A JP 18888788 A JP18888788 A JP 18888788A JP H0728219 B2 JPH0728219 B2 JP H0728219B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、変換誤差の少ないA/D変換装置に関する。
＜従来の技術＞ 従来、A/D変換装置として第２図に示すようなものがあ
る。このA/D変換装置は６ビット並列比較形のA/D変換装
置であり、LSI（大規模集積回路）で構成する場合に面
積が大きくならないように、（26−１）個の比較器（C1
〜C63）を半分ずつ向かい合わせに２列に配置してい
る。また、26個の抵抗（r1〜r64）を上記各比較器に対
応して配値し直列に接続してラダー抵抗を形成してい
る。すなわち、抵抗r1〜抵抗r31および抵抗r32〜抵抗r6
4は連続して直線的に接続され、折り返し部の抵抗r31と
抵抗r32は離れているためアルミ配線によって接続され
ている。
る。このA/D変換装置は６ビット並列比較形のA/D変換装
置であり、LSI（大規模集積回路）で構成する場合に面
積が大きくならないように、（26−１）個の比較器（C1
〜C63）を半分ずつ向かい合わせに２列に配置してい
る。また、26個の抵抗（r1〜r64）を上記各比較器に対
応して配値し直列に接続してラダー抵抗を形成してい
る。すなわち、抵抗r1〜抵抗r31および抵抗r32〜抵抗r6
4は連続して直線的に接続され、折り返し部の抵抗r31と
抵抗r32は離れているためアルミ配線によって接続され
ている。
上記抵抗r1の解放端は接地され、抵抗r1と図示しない抵
抗r2との間が比較器C1の一方の入力端子に接続されてい
る。以下同様にして、次々に２つの抵抗間が比較器の一
方の端子に接続され、さらに、アルミ配線に沿って折り
返して最後に抵抗r63と抵抗r64との間が比較器C63の一
方の端子に接続されている。そして、抵抗r64の解放端
には基準電圧Vrefが印加される。一方、上記各比較器
（C1〜C63）の他方の入力端子にはアナログ入力電圧Vin
が印加される。すなわち、比較器C1はアナログ入力電圧
Vinと比較電圧Vref・1/64とを比較し、比較器C29はアナ
ログ入力電圧Vinと比較電圧Vref・29/64とを比較し、以
下同じようにして比較器Cnはアナログ入力電圧Vinと比
較電圧Vref・n/64とを比較するようにするのである。し
たがって、ラダー抵抗の折り返し部にある抵抗r31と抵
抗r32による比較電圧は略Vref/2である。
抗r2との間が比較器C1の一方の入力端子に接続されてい
る。以下同様にして、次々に２つの抵抗間が比較器の一
方の端子に接続され、さらに、アルミ配線に沿って折り
返して最後に抵抗r63と抵抗r64との間が比較器C63の一
方の端子に接続されている。そして、抵抗r64の解放端
には基準電圧Vrefが印加される。一方、上記各比較器
（C1〜C63）の他方の入力端子にはアナログ入力電圧Vin
が印加される。すなわち、比較器C1はアナログ入力電圧
Vinと比較電圧Vref・1/64とを比較し、比較器C29はアナ
ログ入力電圧Vinと比較電圧Vref・29/64とを比較し、以
下同じようにして比較器Cnはアナログ入力電圧Vinと比
較電圧Vref・n/64とを比較するようにするのである。し
たがって、ラダー抵抗の折り返し部にある抵抗r31と抵
抗r32による比較電圧は略Vref/2である。
各比較器（C1〜C63）の出力端子は、上記各比較器（C1
〜C63）に対応して配置された（26−１）個のアンドゲ
ート（A1〜A63）の一方の入力端子にアクティブ“L"の
状態で接続されると共に、一つ後のアンドゲート（A2〜
A63）の他方の入力端子にアクティブ“H"の状態で接続
されている。
〜C63）に対応して配置された（26−１）個のアンドゲ
ート（A1〜A63）の一方の入力端子にアクティブ“L"の
状態で接続されると共に、一つ後のアンドゲート（A2〜
A63）の他方の入力端子にアクティブ“H"の状態で接続
されている。
上記２列に配列されたアンドゲート（A1〜A63）の相対
面するアンドゲート同士を結ぶ線と、上記２列に配列さ
れたアンドゲートの間に直角方向に６列に配列されたビ
ット線１〜ビット線６との交点にはNFET（ｎ−チャンネ
ル電界効果トランジスタ）が配置されている。そして、
各NFETのドレイン端子は対応するビット線に接続され、
ソース端子は接地されている。さらに、各アンドゲート
の出力端子は、そのアンドゲートに対応する比較器の比
較結果を６ビットの変換データによって表現する際に
“1"をセットすべきビットのビット線にドレイン端子が
接続されているNFETのゲート端子に接続されている。
面するアンドゲート同士を結ぶ線と、上記２列に配列さ
れたアンドゲートの間に直角方向に６列に配列されたビ
ット線１〜ビット線６との交点にはNFET（ｎ−チャンネ
ル電界効果トランジスタ）が配置されている。そして、
各NFETのドレイン端子は対応するビット線に接続され、
ソース端子は接地されている。さらに、各アンドゲート
の出力端子は、そのアンドゲートに対応する比較器の比
較結果を６ビットの変換データによって表現する際に
“1"をセットすべきビットのビット線にドレイン端子が
接続されているNFETのゲート端子に接続されている。
上記構成のA/D変換装置の１ビット目〜６ビット目に対
応するビット線１〜ビット線６が“H"にプリチャージさ
れ、入力端子にアナログ入力電圧Vinが印加される。そ
うすると、比較器C1〜比較器C63は比較電圧値とアナロ
グ入力電圧値Vinとを比較し、その結果、比較器Cn-1の
出力が“H"であり比較器Cnの出力信号が“L"であるとき
にアンドゲートAnの出力信号が“H"になる。したがっ
て、上記アンドゲートAnの出力信号“H"によって、上記
比較器Cnが担当する６ビットのディジタル変換値の“1"
をセットすべきビットに対応するビット線にドレイン端
子が接続されているNFETのゲート端子が“H"となり、そ
のNFETがオンとなる。そして、上記NFETのドレイン端子
に接続されたビット線のみが“L"となり、インバータに
よって反転されて変換データ“H"が出力されるのであ
る。他のビット線は“H"のままであるためインバータに
よって反転されて変換データ“L"が出力されるのであ
る。
応するビット線１〜ビット線６が“H"にプリチャージさ
れ、入力端子にアナログ入力電圧Vinが印加される。そ
うすると、比較器C1〜比較器C63は比較電圧値とアナロ
グ入力電圧値Vinとを比較し、その結果、比較器Cn-1の
出力が“H"であり比較器Cnの出力信号が“L"であるとき
にアンドゲートAnの出力信号が“H"になる。したがっ
て、上記アンドゲートAnの出力信号“H"によって、上記
比較器Cnが担当する６ビットのディジタル変換値の“1"
をセットすべきビットに対応するビット線にドレイン端
子が接続されているNFETのゲート端子が“H"となり、そ
のNFETがオンとなる。そして、上記NFETのドレイン端子
に接続されたビット線のみが“L"となり、インバータに
よって反転されて変換データ“H"が出力されるのであ
る。他のビット線は“H"のままであるためインバータに
よって反転されて変換データ“L"が出力されるのであ
る。
＜発明が解決しようとする課題＞ しかしながら、上記従来のA/D変換装置は、比較電圧が
略Vref/2となる抵抗r31と抵抗r32との間、換言すると、
出力する変換データの下位２ビットを“11"にするディ
ジタル変換回路と下位２ビットを“00"にするディジタ
ル変換回路との間（以下、このような箇所を変換データ
の下位２ビットが“11"から“00"になる箇所と言う）に
ラダー抵抗の折り返し部を設け、しかも、離れている抵
抗r31と抵抗r32とはアルミ配線で接続されているので、
この折り返し部における抵抗の端のレイアウト特性が他
の抵抗の端のレイアウト特性とは異なり、ノイズ等によ
って折り返し誤差が生じやすく、そのために大きな変換
誤差が生じるという問題がある。
略Vref/2となる抵抗r31と抵抗r32との間、換言すると、
出力する変換データの下位２ビットを“11"にするディ
ジタル変換回路と下位２ビットを“00"にするディジタ
ル変換回路との間（以下、このような箇所を変換データ
の下位２ビットが“11"から“00"になる箇所と言う）に
ラダー抵抗の折り返し部を設け、しかも、離れている抵
抗r31と抵抗r32とはアルミ配線で接続されているので、
この折り返し部における抵抗の端のレイアウト特性が他
の抵抗の端のレイアウト特性とは異なり、ノイズ等によ
って折り返し誤差が生じやすく、そのために大きな変換
誤差が生じるという問題がある。
すなわち、例えばアナログ入力電圧Vinの値がVin≒Vref
/2の場合に、折り返し誤差がなく正常であれば比較器C1
〜比較器C31の出力信号は“H"となり、比較器C32〜比較
器C63の出力信号は“L"となる。したがって、アンドゲ
ートA32のみの出力信号が“H"となってNFET8がオンとな
る。そうすると、“H"にプリチャージされたビット線１
〜ビット線６のうちビット線６のみが“L"に変化し、他
のビット線は“H"のままとなる。そして、このビット線
１〜ビット線６の信号は夫々インバータI1〜インバータ
I6によって反転され、出力される６ビットの変換データ
は“100000"となる。
/2の場合に、折り返し誤差がなく正常であれば比較器C1
〜比較器C31の出力信号は“H"となり、比較器C32〜比較
器C63の出力信号は“L"となる。したがって、アンドゲ
ートA32のみの出力信号が“H"となってNFET8がオンとな
る。そうすると、“H"にプリチャージされたビット線１
〜ビット線６のうちビット線６のみが“L"に変化し、他
のビット線は“H"のままとなる。そして、このビット線
１〜ビット線６の信号は夫々インバータI1〜インバータ
I6によって反転され、出力される６ビットの変換データ
は“100000"となる。
ところが、入力電圧Vinの値がVin≒Vref/2であるにもか
かわらず、抵抗r31と抵抗r32との間の折り返し付近にお
けるレイアウト特性によりノイズ等が発生して、例えば
比較器C1〜比較器C30および比較器C32の出力信号が“H"
になり、比較器C31および比較器C33〜比較器C63の出力
信号は“L"になったとする。そうすると、アンドゲート
A31とアンドゲートA33の２つのアンドゲートの出力信号
が“H"となってしまい、NFET9〜NFET14およびNFET15が
オンとなる。そうすると、“H"にプリチャージされたビ
ット線１〜ビット線６総てが“L"に変化し、インバータ
I1〜インバータI6によって反転されて、出力される６ビ
ットの変換データは“111111"となる。したがって、こ
の場合の正しい変換値“100000"との変換誤差は31と大
きな変換誤差になる。
かわらず、抵抗r31と抵抗r32との間の折り返し付近にお
けるレイアウト特性によりノイズ等が発生して、例えば
比較器C1〜比較器C30および比較器C32の出力信号が“H"
になり、比較器C31および比較器C33〜比較器C63の出力
信号は“L"になったとする。そうすると、アンドゲート
A31とアンドゲートA33の２つのアンドゲートの出力信号
が“H"となってしまい、NFET9〜NFET14およびNFET15が
オンとなる。そうすると、“H"にプリチャージされたビ
ット線１〜ビット線６総てが“L"に変化し、インバータ
I1〜インバータI6によって反転されて、出力される６ビ
ットの変換データは“111111"となる。したがって、こ
の場合の正しい変換値“100000"との変換誤差は31と大
きな変換誤差になる。
また、例えば比較器C1〜比較器C29および比較器C31の出
力信号が“H"になり、比較器C30および比較器C32〜比較
器C63の出力信号が“L"になったとする。その場合に
は、アンドゲートA30とアンドゲートA32の２つのアンド
ゲートの出力信号が“H"となってビット線２〜ビット線
６が“L"に変化し、出力される６ビットの変換データは
“111110"となる。したがって、この場合の正しい変換
値“100000"との変換誤差は30と大きな変換誤差にな
る。
力信号が“H"になり、比較器C30および比較器C32〜比較
器C63の出力信号が“L"になったとする。その場合に
は、アンドゲートA30とアンドゲートA32の２つのアンド
ゲートの出力信号が“H"となってビット線２〜ビット線
６が“L"に変化し、出力される６ビットの変換データは
“111110"となる。したがって、この場合の正しい変換
値“100000"との変換誤差は30と大きな変換誤差にな
る。
さらに、例えば比較器C1〜比較器C31および比較器C33の
出力信号が“H"になり、比較器C32および比較器C34〜比
較器C63の出力信号は“L"になったとする。その場合に
は、同様にして出力される６ビットの変換データは“10
0010"となる。したがって、この場合の正しい変換値“1
00000"との変換誤差は２になるのである。
出力信号が“H"になり、比較器C32および比較器C34〜比
較器C63の出力信号は“L"になったとする。その場合に
は、同様にして出力される６ビットの変換データは“10
0010"となる。したがって、この場合の正しい変換値“1
00000"との変換誤差は２になるのである。
そこで、この発明の目的は、ラダー抵抗の折り返し部に
おける変換誤差を最小限に押さえて、大きなエラーを生
じないA/D変換装置を提供することにある。
おける変換誤差を最小限に押さえて、大きなエラーを生
じないA/D変換装置を提供することにある。
＜課題を解決するための手段＞ 上記目的を達成するため、この発明のA/D変換装置は、
唯一つの折り返し部を有するラダー抵抗によって基準電
圧を分圧して段階に設定された比較電圧を順次アナログ
入力電圧と比較する複数の比較器と、隣接した２以上の
比較器のうち最も高い分圧に対応した比較器の出力信号
が“L"であり他の比較器の出力信号が“H"の場合に、予
めプリチャージされたビット線のうち所定のビット線に
接続されているスイッチング素子を切り替えて上記所定
のビット線の出力信号を反転するための信号を出力する
アンドゲートを有して、アナログ入力信号をディジタル
信号に変換する並列比較形A/D変換装置において、変換
されたディジタル信号の下位２ビットを“11"にするた
めの信号を出力するアンドゲートと、このアンドゲート
に隣接し、変換されたディジタル信号の下位の２ビット
を“00"にするための信号を出力するアンドゲートとの
間に対応する箇所以外の箇所に、上記ラダー抵抗の折り
返し部を設けたことを特徴としている。
唯一つの折り返し部を有するラダー抵抗によって基準電
圧を分圧して段階に設定された比較電圧を順次アナログ
入力電圧と比較する複数の比較器と、隣接した２以上の
比較器のうち最も高い分圧に対応した比較器の出力信号
が“L"であり他の比較器の出力信号が“H"の場合に、予
めプリチャージされたビット線のうち所定のビット線に
接続されているスイッチング素子を切り替えて上記所定
のビット線の出力信号を反転するための信号を出力する
アンドゲートを有して、アナログ入力信号をディジタル
信号に変換する並列比較形A/D変換装置において、変換
されたディジタル信号の下位２ビットを“11"にするた
めの信号を出力するアンドゲートと、このアンドゲート
に隣接し、変換されたディジタル信号の下位の２ビット
を“00"にするための信号を出力するアンドゲートとの
間に対応する箇所以外の箇所に、上記ラダー抵抗の折り
返し部を設けたことを特徴としている。
＜作用＞ アナログ入力電圧が複数の比較器に入力されると、折り
返し部を有するラダー抵抗によって基準電圧を分圧して
段階に設定された比較電圧と上記アナログ入力電圧とが
上記複数の比較器によって順次比較される。そして、隣
接した２以上の比較器のうち最も高い分圧に対応した比
較器の出力信号が“L"であり、かつ、他の比較器の出力
信号が“H"の場合に、所定のビット線に接続されている
スイッチング素子を切り替えるための信号がアンドゲー
トによって出力される。そうすると、上記アンドゲート
の出力信号によって上記スイッチング素子が切り替えら
れて、予めプリチャージされたビット線のうち上記所定
のビット線の信号が反転されて、アナログ入力信号がデ
ィジタル信号に変換される。
返し部を有するラダー抵抗によって基準電圧を分圧して
段階に設定された比較電圧と上記アナログ入力電圧とが
上記複数の比較器によって順次比較される。そして、隣
接した２以上の比較器のうち最も高い分圧に対応した比
較器の出力信号が“L"であり、かつ、他の比較器の出力
信号が“H"の場合に、所定のビット線に接続されている
スイッチング素子を切り替えるための信号がアンドゲー
トによって出力される。そうすると、上記アンドゲート
の出力信号によって上記スイッチング素子が切り替えら
れて、予めプリチャージされたビット線のうち上記所定
のビット線の信号が反転されて、アナログ入力信号がデ
ィジタル信号に変換される。
その際に、上記ラダー抵抗における唯一つの折り返し部
は、変換されたディジタル信号の下位２ビットを“11"
にするための信号を出力するアンドゲートと、このアン
ドゲートに隣接し、変換されたディジタル信号の下位２
ビットを“00"にするための信号を出力するアンドゲー
トとの間に対応する箇所以外の箇所に設けられているた
め、ラダー抵抗の折り返し部においてノイズ等により折
り返し誤差が生じても、変換されて出力されるディジタ
ル信号は、正しく変換された場合のディジタル信号と大
きく掛け離れた値になることがない。
は、変換されたディジタル信号の下位２ビットを“11"
にするための信号を出力するアンドゲートと、このアン
ドゲートに隣接し、変換されたディジタル信号の下位２
ビットを“00"にするための信号を出力するアンドゲー
トとの間に対応する箇所以外の箇所に設けられているた
め、ラダー抵抗の折り返し部においてノイズ等により折
り返し誤差が生じても、変換されて出力されるディジタ
ル信号は、正しく変換された場合のディジタル信号と大
きく掛け離れた値になることがない。
＜実施例＞ 以下、この発明を図示の実施例により詳細に説明する。
第１図はこの発明のA/D変換装置に係る６ビット並列比
較形A/D変換装置の回路図である。
較形A/D変換装置の回路図である。
（26−１）個の比較器（C1〜C63）は比較器C1〜比較器C
33と比較器C34〜比較器C63との２つのグループに分けら
れる。そして、この２つのグループの比較器は２列に配
列され、かつ、比較器C1〜比較器C29と比較器C34〜比較
器C62とが向かい合わせになるように配置されている。
また、26個の抵抗（r1〜r64）が上記各比較器に対応し
て配値され直列に接続されてラダー抵抗が形成されてい
る。すなわち、抵抗r1〜抵抗r33および抵抗r34〜抵抗r6
4は連続して直線的に接続され、折り返し部における抵
抗r33と抵抗r34は離れているため、アルミ配線によって
接続されている。
33と比較器C34〜比較器C63との２つのグループに分けら
れる。そして、この２つのグループの比較器は２列に配
列され、かつ、比較器C1〜比較器C29と比較器C34〜比較
器C62とが向かい合わせになるように配置されている。
また、26個の抵抗（r1〜r64）が上記各比較器に対応し
て配値され直列に接続されてラダー抵抗が形成されてい
る。すなわち、抵抗r1〜抵抗r33および抵抗r34〜抵抗r6
4は連続して直線的に接続され、折り返し部における抵
抗r33と抵抗r34は離れているため、アルミ配線によって
接続されている。
上記抵抗r1の解放端は接地され、抵抗r1と図示しない抵
抗r2との間が比較器C1の一方の入力端子に接続されてい
る。以下同様にして、次々に２つの抵抗間が比較器の一
方の入力端子に接続され、さらにアルミ配線に沿って折
り返して最後に抵抗r63と抵抗r64との間が比較器C63の
一方の端子に接続されている。そして、抵抗r64の解放
端には基準電圧Vrefが印加される。一方、上記各比較器
（C1〜C63）の他方の入力端子にはアナログ入力電圧Vin
が印加される。すなわち、比較器C1はアナログ入力電圧
Vinと比較電圧Vref・1/64とを比較して、アナログ入力
電圧が比較電圧より大きい場合に“H"を出力する。比較
器C28は入力電圧Vinと比較電圧Vref・28/64とを比較
し、以下同じようにして比較器Cnは入力電圧Vnと比較電
圧Vref・n/64とを比較するのである。
抗r2との間が比較器C1の一方の入力端子に接続されてい
る。以下同様にして、次々に２つの抵抗間が比較器の一
方の入力端子に接続され、さらにアルミ配線に沿って折
り返して最後に抵抗r63と抵抗r64との間が比較器C63の
一方の端子に接続されている。そして、抵抗r64の解放
端には基準電圧Vrefが印加される。一方、上記各比較器
（C1〜C63）の他方の入力端子にはアナログ入力電圧Vin
が印加される。すなわち、比較器C1はアナログ入力電圧
Vinと比較電圧Vref・1/64とを比較して、アナログ入力
電圧が比較電圧より大きい場合に“H"を出力する。比較
器C28は入力電圧Vinと比較電圧Vref・28/64とを比較
し、以下同じようにして比較器Cnは入力電圧Vnと比較電
圧Vref・n/64とを比較するのである。
各比較器（C1〜C63）の出力端子は、上記各比較器（C1
〜C63）に対応して配置された（26−１）個のアンドゲ
ート（A1〜A63）の一方の入力端子にアクティブ“L"の
状態で接続されると共に、一つ後のアンドゲート（A2〜
A63）の他方の入力端子にアクティブ“H"の状態で接続
されている。
〜C63）に対応して配置された（26−１）個のアンドゲ
ート（A1〜A63）の一方の入力端子にアクティブ“L"の
状態で接続されると共に、一つ後のアンドゲート（A2〜
A63）の他方の入力端子にアクティブ“H"の状態で接続
されている。
上記２列に配列されたアンドゲート（A1〜A29およびA34
〜A63）の相対面するアンドゲート同士を結ぶ線と、上
記２列に配列されたアンドゲートの間に直角方向に６列
に配列されたビット線21〜ビット線26との交点にはNFET
が配置されている。そして、各NFETのドレイン端子は対
応するビット線に接続され、ソース端子は接地されてい
る。さらに、各アンドゲート（例えば、アンドゲートA2
8）の出力端子は、対応する比較器（例えば、比較器C2
8）の比較結果を６ビットの変換データ（例えば、“011
100"）によって表現する際に“1"をセットすべきビット
に対応するビット線（例えば、ビット線23〜ビット線2
5）にドレイン端子が接続されているNFETのゲート端子
に接続されている。
〜A63）の相対面するアンドゲート同士を結ぶ線と、上
記２列に配列されたアンドゲートの間に直角方向に６列
に配列されたビット線21〜ビット線26との交点にはNFET
が配置されている。そして、各NFETのドレイン端子は対
応するビット線に接続され、ソース端子は接地されてい
る。さらに、各アンドゲート（例えば、アンドゲートA2
8）の出力端子は、対応する比較器（例えば、比較器C2
8）の比較結果を６ビットの変換データ（例えば、“011
100"）によって表現する際に“1"をセットすべきビット
に対応するビット線（例えば、ビット線23〜ビット線2
5）にドレイン端子が接続されているNFETのゲート端子
に接続されている。
また、アンドゲートA30の出力端子の延長線と上記ビッ
ト線21〜ビット線26との交点のうち、対応する比較器C3
0の一つ前の比較器C29との比較結果を６ビットの変換デ
ータ“011100"によって表現する際に“1"をセットすべ
きビットのビット線（すなわち、ビット線22〜ビット線
25）にNFETが配置される。そして、この各NFETのドレイ
ン端子が対応するビット線に接続される一方、このNFET
のソース端子は接地される。また、ゲート端子はアンド
ゲートA30の出力端子に接続される。
ト線21〜ビット線26との交点のうち、対応する比較器C3
0の一つ前の比較器C29との比較結果を６ビットの変換デ
ータ“011100"によって表現する際に“1"をセットすべ
きビットのビット線（すなわち、ビット線22〜ビット線
25）にNFETが配置される。そして、この各NFETのドレイ
ン端子が対応するビット線に接続される一方、このNFET
のソース端子は接地される。また、ゲート端子はアンド
ゲートA30の出力端子に接続される。
以下、同様にして、アンドゲートA31（A32,A33）の出力
端子の延長線と上記ビット線21〜ビット線26との交点の
うち、比較器C31（C32,C33）と一つ前の比較器C30（C3
1,C32）との比較結果を６ビットの変換データによって
表現する際に“1"をセットすべきビットに対応するビッ
ト線にNFETが配置される。そして、このNFETのドレイン
端子は対応するビット線に接続される一方、ソース端子
が接地される。また、ゲート端子はアンドゲートA31（A
32,A33）の出力端子に接続される。
端子の延長線と上記ビット線21〜ビット線26との交点の
うち、比較器C31（C32,C33）と一つ前の比較器C30（C3
1,C32）との比較結果を６ビットの変換データによって
表現する際に“1"をセットすべきビットに対応するビッ
ト線にNFETが配置される。そして、このNFETのドレイン
端子は対応するビット線に接続される一方、ソース端子
が接地される。また、ゲート端子はアンドゲートA31（A
32,A33）の出力端子に接続される。
すなわち、このA/D変換装置においては、出力される６
ビットの変換データのうち、下位２ビットを“00"にし
てMSB（最上位ビット）である６ビット目に１をセット
するディジタル変換回路の箇所（すなわち、抵抗r31と
抵抗r32との間）でラダー抵抗を折り返さずに、抵抗r33
と抵抗r34との間でラダー抵抗を折り返すようにする。
そして、ディジタル変換回路（比較器C32,アンドゲート
A32およびNFET27と、比較器C33,アンドゲートA33,NFET2
8およびNFET29）を上記抵抗r32および抵抗r33に対応し
て配置するのである。
ビットの変換データのうち、下位２ビットを“00"にし
てMSB（最上位ビット）である６ビット目に１をセット
するディジタル変換回路の箇所（すなわち、抵抗r31と
抵抗r32との間）でラダー抵抗を折り返さずに、抵抗r33
と抵抗r34との間でラダー抵抗を折り返すようにする。
そして、ディジタル変換回路（比較器C32,アンドゲート
A32およびNFET27と、比較器C33,アンドゲートA33,NFET2
8およびNFET29）を上記抵抗r32および抵抗r33に対応し
て配置するのである。
上記構成のA/D変換装置は次のように動作してA/D変換を
行う。まず、出力される変換データの１ビット目〜６ビ
ット目に対応する各ビット線21〜ビット線26が“H"にプ
リチャージされ、入力端子にアナログ入力電圧Vinが入
力される。そうすると、各比較器C1〜比較器C63は比較
電圧値とアナログ入力電圧値Vinとを比較し、その比較
結果に基づいて、比較器の出力が“H"から“L"に変化す
る箇所のアンドゲートの出力信号を“H"にする。すなわ
ち、例えばアナログ入力電圧Vinが比較器Cn-1の比較電
圧以上であり比較器Cnの比較電圧以下であるとすると、
比較器Cn-1の出力信号は“H"となり比較器Cnの出力信号
は“L"となる。そして、比較器Cn-1の出力信号“H"と比
較器Cnの出力信号“L"とがアンドゲートAnの入力端子に
入力されると、アンドゲートAnの出力信号が“H"とな
る。そうすると、出力する６ビットの変換データの“1"
をセットすべきビットに対応したビット線にドレイン端
子が接続されたNFETのゲート端子が“H"となる。そし
て、そのNFETがオンとなりそのNFETのソース端子に接続
されたビット線のみが“L"となり、インバータによって
反転されて出力される変換データの所定のビットが“H"
となるのである。
行う。まず、出力される変換データの１ビット目〜６ビ
ット目に対応する各ビット線21〜ビット線26が“H"にプ
リチャージされ、入力端子にアナログ入力電圧Vinが入
力される。そうすると、各比較器C1〜比較器C63は比較
電圧値とアナログ入力電圧値Vinとを比較し、その比較
結果に基づいて、比較器の出力が“H"から“L"に変化す
る箇所のアンドゲートの出力信号を“H"にする。すなわ
ち、例えばアナログ入力電圧Vinが比較器Cn-1の比較電
圧以上であり比較器Cnの比較電圧以下であるとすると、
比較器Cn-1の出力信号は“H"となり比較器Cnの出力信号
は“L"となる。そして、比較器Cn-1の出力信号“H"と比
較器Cnの出力信号“L"とがアンドゲートAnの入力端子に
入力されると、アンドゲートAnの出力信号が“H"とな
る。そうすると、出力する６ビットの変換データの“1"
をセットすべきビットに対応したビット線にドレイン端
子が接続されたNFETのゲート端子が“H"となる。そし
て、そのNFETがオンとなりそのNFETのソース端子に接続
されたビット線のみが“L"となり、インバータによって
反転されて出力される変換データの所定のビットが“H"
となるのである。
次に、抵抗r33と抵抗r34との間の折り返し部におけるA/
D変換について、具体的な例を上げて詳細に説明する。
D変換について、具体的な例を上げて詳細に説明する。
例えば入力電圧Vinの値がVin≒Vref/2の場合には、折り
返し誤差がなく正常であれば比較器C1〜比較器C33の出
力信号は“H"となり、比較器C34〜比較器C63の出力信号
は“L"となる。したがって、アンドゲートA34のみの出
力信号が“H"となってNFET30とNFET31がオンとなる。そ
うすると、“H"にプリチャージされたビット線21〜ビッ
ト線26のうちビット線22とビット線26とが“L"に変化
し、他のビット線は“H"のままである。そして、このビ
ット線21〜ビット線26の信号は夫々インバータI1〜イン
バータI6によって反転され、出力される６ビットの変換
データは“100010"となる。
返し誤差がなく正常であれば比較器C1〜比較器C33の出
力信号は“H"となり、比較器C34〜比較器C63の出力信号
は“L"となる。したがって、アンドゲートA34のみの出
力信号が“H"となってNFET30とNFET31がオンとなる。そ
うすると、“H"にプリチャージされたビット線21〜ビッ
ト線26のうちビット線22とビット線26とが“L"に変化
し、他のビット線は“H"のままである。そして、このビ
ット線21〜ビット線26の信号は夫々インバータI1〜イン
バータI6によって反転され、出力される６ビットの変換
データは“100010"となる。
ところが、入力電圧Vinの値がVin≒Vref/2であるにもか
かわらず、抵抗r33と抵抗r34との間の折り返し部付近に
おけるレイアウト特性によりノイズ等が発生して、例え
ば比較器C1〜比較器C32および比較器C34の出力信号が
“H"になり、比較器C33および比較器C35〜比較器C63の
出力信号が“L"になったとする。そうすると、アンドゲ
ートA33とアンドゲートA35の２つのアンドゲートの出力
信号が“H"となり、NFET28およびNFET29とNFET32,NFET3
3およびNFET34がオンとなる。そうすると、“H"にプリ
チャージされたビット線21〜ビット線26のうちビット線
21,ビット線22およびビット線26の信号が“L"に変化
し、出力される６ビットの変換データは“100011"とな
る。したがって、この場合の正しい変換データ“10001
0"との変換誤差は１でありLSB（最下位ビット）のみが
影響を受ける。以下、このように、折り返し部が抵抗rk
と抵抗rk＋１との間にある場合に、比較器C1〜比較器Ck
-1および比較器Ck+1の出力信号が“H"となり、比較器Ck
および比較器Ck＋２〜比較器C63の出力信号が“L"とな
る場合を誤動作パターン１と言う。
かわらず、抵抗r33と抵抗r34との間の折り返し部付近に
おけるレイアウト特性によりノイズ等が発生して、例え
ば比較器C1〜比較器C32および比較器C34の出力信号が
“H"になり、比較器C33および比較器C35〜比較器C63の
出力信号が“L"になったとする。そうすると、アンドゲ
ートA33とアンドゲートA35の２つのアンドゲートの出力
信号が“H"となり、NFET28およびNFET29とNFET32,NFET3
3およびNFET34がオンとなる。そうすると、“H"にプリ
チャージされたビット線21〜ビット線26のうちビット線
21,ビット線22およびビット線26の信号が“L"に変化
し、出力される６ビットの変換データは“100011"とな
る。したがって、この場合の正しい変換データ“10001
0"との変換誤差は１でありLSB（最下位ビット）のみが
影響を受ける。以下、このように、折り返し部が抵抗rk
と抵抗rk＋１との間にある場合に、比較器C1〜比較器Ck
-1および比較器Ck+1の出力信号が“H"となり、比較器Ck
および比較器Ck＋２〜比較器C63の出力信号が“L"とな
る場合を誤動作パターン１と言う。
また、例えば比較器C1〜比較器C31および比較器C33の出
力信号が“H"になり、比較器C32および比較器C34〜比較
器C63の出力信号は“L"になったとする。その場合に
は、アンドゲートA32とアンドゲートA34の２つのアンド
ゲートの出力信号が“H"となってビット線22およびビッ
ト線26の信号が“L"に変化し、出力される６ビットの変
換データは“100010"となる。したがって、この場合の
正しい変換データ“100010"と同じ値であり変換誤差は
出ない。以下、このように、折り返し部が抵抗rkと抵抗
rk＋１との間にある場合に、比較器C1〜比較器Ck-2およ
び比較器Ckの出力信号が“H"となり、比較器Ck-1および
比較器Ck＋１〜比較器C63の出力信号が“L"となる場合
を誤動作パターン２と言う。
力信号が“H"になり、比較器C32および比較器C34〜比較
器C63の出力信号は“L"になったとする。その場合に
は、アンドゲートA32とアンドゲートA34の２つのアンド
ゲートの出力信号が“H"となってビット線22およびビッ
ト線26の信号が“L"に変化し、出力される６ビットの変
換データは“100010"となる。したがって、この場合の
正しい変換データ“100010"と同じ値であり変換誤差は
出ない。以下、このように、折り返し部が抵抗rkと抵抗
rk＋１との間にある場合に、比較器C1〜比較器Ck-2およ
び比較器Ckの出力信号が“H"となり、比較器Ck-1および
比較器Ck＋１〜比較器C63の出力信号が“L"となる場合
を誤動作パターン２と言う。
さらに、例えば比較器C1〜比較器C33および比較器C35の
出力信号が“H"になり、比較器C34および比較器C36〜比
較器C63の出力信号は“L"になったとする。その場合に
は、上述と同様にして出力される６ビットの変換データ
は“100110"となるのである。したがって、この場合の
正しい変換データ“100010"との変換誤差は４になる。
以下、このように、折り返し部が抵抗rkと抵抗rk＋１と
の間にある場合に、比較器C1〜比較器Ckおよび比較器Ck
＋２の出力信号が“H"となり、比較器Ck＋１および比較
器Ck＋３〜比較器C63の出力信号が“L"となる場合を誤
動作パターン３と言う。
出力信号が“H"になり、比較器C34および比較器C36〜比
較器C63の出力信号は“L"になったとする。その場合に
は、上述と同様にして出力される６ビットの変換データ
は“100110"となるのである。したがって、この場合の
正しい変換データ“100010"との変換誤差は４になる。
以下、このように、折り返し部が抵抗rkと抵抗rk＋１と
の間にある場合に、比較器C1〜比較器Ckおよび比較器Ck
＋２の出力信号が“H"となり、比較器Ck＋１および比較
器Ck＋３〜比較器C63の出力信号が“L"となる場合を誤
動作パターン３と言う。
第１表は、この発明におけるA/D変換装置における誤動
作パターン1,誤動作パターン２および誤動作パターン３
の場合の変換誤差と、従来例における誤動作パターン1,
誤動作パターン２および誤動作パターン３の場合の変換
誤差とを示している。この表より本実施例のA/D変換装
置はいずれの誤動作パターンにおいても変換誤差が非常
に小さいことが分かる。
作パターン1,誤動作パターン２および誤動作パターン３
の場合の変換誤差と、従来例における誤動作パターン1,
誤動作パターン２および誤動作パターン３の場合の変換
誤差とを示している。この表より本実施例のA/D変換装
置はいずれの誤動作パターンにおいても変換誤差が非常
に小さいことが分かる。
このように、本実施例においてはA/D変換装置をLSI化す
る場合に各ディジタル変換回路の配置において最も効率
の良いように、下位２ビットが“11"から“00"（本実施
例では、“011111"から“100000"）になる箇所において
ラダー抵抗を折り返さずに、下位２ビットが“01"から
“10"（本実施例では“100001"から“100010"）になる
箇所においてラダー抵抗を折り返すようにしている。
る場合に各ディジタル変換回路の配置において最も効率
の良いように、下位２ビットが“11"から“00"（本実施
例では、“011111"から“100000"）になる箇所において
ラダー抵抗を折り返さずに、下位２ビットが“01"から
“10"（本実施例では“100001"から“100010"）になる
箇所においてラダー抵抗を折り返すようにしている。
こうすることによって、上述のような各誤動作パターン
において２つのアンドゲートの出力信号が“H"になって
も、その“H"となった２つのアンドゲートの出力信号に
基づく夫々の６ビットのディジタルデータはいずれも下
位ビットのみが異なるだけであるから、その２つのディ
ジタルデータを重ね合わせて出力される６ビットの変換
データは、正常な場合の変換データと掛け離れた値には
ならないのである。したがって、この発明のA/D変換装
置においては、各ディジタル変換回路の配置においては
若干不利であるが、変換誤差においては大いに有利であ
る。
において２つのアンドゲートの出力信号が“H"になって
も、その“H"となった２つのアンドゲートの出力信号に
基づく夫々の６ビットのディジタルデータはいずれも下
位ビットのみが異なるだけであるから、その２つのディ
ジタルデータを重ね合わせて出力される６ビットの変換
データは、正常な場合の変換データと掛け離れた値には
ならないのである。したがって、この発明のA/D変換装
置においては、各ディジタル変換回路の配置においては
若干不利であるが、変換誤差においては大いに有利であ
る。
この発明による効果は、変換データの下位２ビットが
“11"から“00"になるディジタル変換回路の箇所以外の
箇所でラダー抵抗を折り返すことによって達成される。
したがって、上記実施例においては下位２ビットが“0
1"から“10"になる箇所をラダー抵抗の折り返し箇所と
しているが、この発明はこれに限定されるものではな
い。すなわち、下位２ビットが“00"から“01"になる箇
所あるいは下位２ビットが“10"から“11"になる箇所で
折り返してもよい。第１表にこの第2,第３実施例におけ
る誤動作パターン1,誤動作パターン２および誤動作パタ
ーン３の場合の変換誤差を示す。この表より、いずれの
実施例の場合にも従来例より変換誤差が非常に小さいこ
とが分かる。
“11"から“00"になるディジタル変換回路の箇所以外の
箇所でラダー抵抗を折り返すことによって達成される。
したがって、上記実施例においては下位２ビットが“0
1"から“10"になる箇所をラダー抵抗の折り返し箇所と
しているが、この発明はこれに限定されるものではな
い。すなわち、下位２ビットが“00"から“01"になる箇
所あるいは下位２ビットが“10"から“11"になる箇所で
折り返してもよい。第１表にこの第2,第３実施例におけ
る誤動作パターン1,誤動作パターン２および誤動作パタ
ーン３の場合の変換誤差を示す。この表より、いずれの
実施例の場合にも従来例より変換誤差が非常に小さいこ
とが分かる。
また、上記実施例においてMSBに１をセットするディジ
タル変換回路の箇所よりも後方において折り返すように
しているが、MSBに１をセットするディジタル変換回路
の箇所よりも前方において折り返すようにしてもよいこ
とは言うまでもない。
タル変換回路の箇所よりも後方において折り返すように
しているが、MSBに１をセットするディジタル変換回路
の箇所よりも前方において折り返すようにしてもよいこ
とは言うまでもない。
＜発明の効果＞ 以上より明らかなように、この発明のA/D変換装置は、
複数の比較器によってアナログ入力電圧と比較電圧とを
比較する際に用いる上記比較電圧を基準電圧を分圧して
段階に設定するためのラダー抵抗に設けられる唯一つの
折り返し部を、変換されたディジタル信号の下位２ビッ
トを“11"にするための信号を出力するアンドゲート
と、このアンドゲートに隣接し、変換されたディジタル
信号の下位２ビットを“00"にするための信号を出力す
るアンドゲートとの間に対応する箇所以外の箇所に設け
たので、ラダー抵抗の折り返し部においてノイズ等によ
り折り返し誤差が生じても、変換されて出力されるディ
ジタル信号は正しく変換された場合のディジタル信号と
大きく掛け離れた値になることがなく、大きな変換誤差
を生じることがない。
複数の比較器によってアナログ入力電圧と比較電圧とを
比較する際に用いる上記比較電圧を基準電圧を分圧して
段階に設定するためのラダー抵抗に設けられる唯一つの
折り返し部を、変換されたディジタル信号の下位２ビッ
トを“11"にするための信号を出力するアンドゲート
と、このアンドゲートに隣接し、変換されたディジタル
信号の下位２ビットを“00"にするための信号を出力す
るアンドゲートとの間に対応する箇所以外の箇所に設け
たので、ラダー抵抗の折り返し部においてノイズ等によ
り折り返し誤差が生じても、変換されて出力されるディ
ジタル信号は正しく変換された場合のディジタル信号と
大きく掛け離れた値になることがなく、大きな変換誤差
を生じることがない。
第１図はこの発明の一実施例におけるA/D変換装置の回
路図、第２図は従来のA/D変換装置の回路図である。 21,22,23,24,25,26……ビット線、27,28,29,30,31,32,3
3,34……NFET、 r1〜r64……抵抗、C1〜C63……比較器、 A1〜A63……アンドゲート、 I1〜I6……インバータ。
路図、第２図は従来のA/D変換装置の回路図である。 21,22,23,24,25,26……ビット線、27,28,29,30,31,32,3
3,34……NFET、 r1〜r64……抵抗、C1〜C63……比較器、 A1〜A63……アンドゲート、 I1〜I6……インバータ。
Claims (1)
- 【請求項１】唯一つの折り返し部を有するラダー抵抗に
よって基準電圧を分圧して階段に設定された比較電圧を
順次アナログ入力電圧と比較する複数の比較器と、隣接
した２以上の比較器のうち最も高い分圧に対応した比較
器の出力信号が“L"であり他の比較器の出力信号が“H"
の場合に、予めプリチャージされたビット線のうち所定
のビット線に接続されているスイッチング素子を切り替
えて上記所定のビット線の出力信号を反転するための信
号を出力するアンドゲートを有して、アナログ入力信号
をディジタル信号に変換する並列比較型A/D変換装置に
おいて、 変換されたディジタル信号の下位２ビットを“11"にす
るための信号を出力するアンドゲートと、このアンドゲ
ートに隣接し、変換されたディジタル信号の下位２ビッ
トを“00"にするための信号を出力するアンドゲートと
の間に対応する箇所以外の箇所に、上記ラダー抵抗の折
り返し部を設けたことを特徴とするA/D変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188887A JPH0728219B2 (ja) | 1988-07-27 | 1988-07-27 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188887A JPH0728219B2 (ja) | 1988-07-27 | 1988-07-27 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237838A JPH0237838A (ja) | 1990-02-07 |
| JPH0728219B2 true JPH0728219B2 (ja) | 1995-03-29 |
Family
ID=16231620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188887A Expired - Fee Related JPH0728219B2 (ja) | 1988-07-27 | 1988-07-27 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728219B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192895B1 (en) * | 1997-08-08 | 2001-02-27 | Yoshida Industry Co. Ltd. | Cosmetic case |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758910B2 (ja) * | 1985-05-27 | 1995-06-21 | 松下電器産業株式会社 | 並列型ａ／ｄ変換器 |
| JPH0438602Y2 (ja) * | 1985-12-20 | 1992-09-09 |
-
1988
- 1988-07-27 JP JP63188887A patent/JPH0728219B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237838A (ja) | 1990-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |