JPH0758910B2 - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
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- JPH0758910B2 JPH0758910B2 JP60113414A JP11341485A JPH0758910B2 JP H0758910 B2 JPH0758910 B2 JP H0758910B2 JP 60113414 A JP60113414 A JP 60113414A JP 11341485 A JP11341485 A JP 11341485A JP H0758910 B2 JPH0758910 B2 JP H0758910B2
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- JP
- Japan
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- circuit
- logic
- encoder
- output
- circuit system
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Links
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はアナログ信号をデジタル信号に変換する並列型
A/D変換器に関するものである。
A/D変換器に関するものである。
従来の技術 従来の並列型A/D変換器は第３図に示すように、入力信
号１を比較器列4A及び4Bの一方の入力端に共通に入力
し、参照電圧２を抵抗列3A及び3Bで分割して各比較電圧
を作り、これを比較器列4A及び4Bの他方の入力端にそれ
ぞれ入力する。比較器列4A及び4Bからの比較出力は論理
回路列5A及び5Bに入力され、正常な動作状態において
は、どれか一つの論理出力が能動となり、エンコーダ回
路６に入力される。エンコーダ回路６は特定の入力に対
して対応するコードを発生するようにマトリックス化さ
れており、コード変換された出力がバッファー回路列７
を介して次段に転送される。また、比較器4A,4Bはスト
ローブ型を用いることが多く、クロックパルス８によっ
て定められたタイミングの信号状態がその変換出力とな
る。9A,9Bはクロックパルスのバッファーである。
号１を比較器列4A及び4Bの一方の入力端に共通に入力
し、参照電圧２を抵抗列3A及び3Bで分割して各比較電圧
を作り、これを比較器列4A及び4Bの他方の入力端にそれ
ぞれ入力する。比較器列4A及び4Bからの比較出力は論理
回路列5A及び5Bに入力され、正常な動作状態において
は、どれか一つの論理出力が能動となり、エンコーダ回
路６に入力される。エンコーダ回路６は特定の入力に対
して対応するコードを発生するようにマトリックス化さ
れており、コード変換された出力がバッファー回路列７
を介して次段に転送される。また、比較器4A,4Bはスト
ローブ型を用いることが多く、クロックパルス８によっ
て定められたタイミングの信号状態がその変換出力とな
る。9A,9Bはクロックパルスのバッファーである。
通常このような並列型A/D変換器は回路規模が大きいた
め集積回路により形成されるが、この場合、配置の都合
上、第３図に示すようにエンコーダ回路６を共有し、こ
の左右に比較器列4A,4B、論理回路列5A,5Bを配置する。
またクロックパルスのバッファはそれぞれの比較器列4
A,4Bに対して9A,9Bのように配置される。
め集積回路により形成されるが、この場合、配置の都合
上、第３図に示すようにエンコーダ回路６を共有し、こ
の左右に比較器列4A,4B、論理回路列5A,5Bを配置する。
またクロックパルスのバッファはそれぞれの比較器列4
A,4Bに対して9A,9Bのように配置される。
ところが、エンコードの形式としてバイナリーコードを
用いた場合は、右の論理回路列5Aの論理出力はエンコー
ダ回路の最上位ビットには全て接続されず、逆に左の論
理回路列5Bの論理出力は最上位ビットに接続する方がエ
ンコーダ回路６のビット線を増加させることなく、また
次段との適合性が良い。
用いた場合は、右の論理回路列5Aの論理出力はエンコー
ダ回路の最上位ビットには全て接続されず、逆に左の論
理回路列5Bの論理出力は最上位ビットに接続する方がエ
ンコーダ回路６のビット線を増加させることなく、また
次段との適合性が良い。
発明が解決しようとする問題点 このような回路においては、論理回路列5A,5Bの中でた
だひとつの論理出力が能動で、残りは全て非能動となっ
ている正常な状態では全く問題はないが、入力信号１や
クロックパルス８の周波数が高くなるに従って、タイミ
ングエラーを発生し易くなり、２個以上の論理回路の出
力が能動になる状態が発生してくる。これは特に右列と
左列の境界部において顕著になる。この原因はクロック
パルスのバッファ9A,9B間においてタイミング差を発生
することや、右列と左列が離れているために回路形式の
パラメータに偏差を生じること、また比較器列4Aと4Bの
配置上の方向がそれぞれ逆になっているため、特にマス
クアライメントのずれが生じたときに回路パラメータの
偏差を増加させることなどによるものと考えられる。
だひとつの論理出力が能動で、残りは全て非能動となっ
ている正常な状態では全く問題はないが、入力信号１や
クロックパルス８の周波数が高くなるに従って、タイミ
ングエラーを発生し易くなり、２個以上の論理回路の出
力が能動になる状態が発生してくる。これは特に右列と
左列の境界部において顕著になる。この原因はクロック
パルスのバッファ9A,9B間においてタイミング差を発生
することや、右列と左列が離れているために回路形式の
パラメータに偏差を生じること、また比較器列4Aと4Bの
配置上の方向がそれぞれ逆になっているため、特にマス
クアライメントのずれが生じたときに回路パラメータの
偏差を増加させることなどによるものと考えられる。
このように右列と左列の境界で２つ以上の論理出力が能
動となると、大きな交換誤差を発生する。第４図は入力
電圧に対するA/D変換出力を示したものである。境界部
以外においては、入力に対して変換出力は単調に増加し
ているが、境界部においては10進数の変換出力〔14〕に
対応する論理回路列5Aの論理主力と変換出力〔16〕に対
応する論理回路列5Bの論理出力が能動となるので、これ
がエンコーダ回路６で合成され、変換出力〔30〕という
値が発生し、また変換出力〔15〕と〔17〕では〔31〕と
いう値が発生する。このため、非常に大きな変換誤差を
発生し、単調性を欠くという欠点があり、大きな問題に
なっていた。
動となると、大きな交換誤差を発生する。第４図は入力
電圧に対するA/D変換出力を示したものである。境界部
以外においては、入力に対して変換出力は単調に増加し
ているが、境界部においては10進数の変換出力〔14〕に
対応する論理回路列5Aの論理主力と変換出力〔16〕に対
応する論理回路列5Bの論理出力が能動となるので、これ
がエンコーダ回路６で合成され、変換出力〔30〕という
値が発生し、また変換出力〔15〕と〔17〕では〔31〕と
いう値が発生する。このため、非常に大きな変換誤差を
発生し、単調性を欠くという欠点があり、大きな問題に
なっていた。
本発明はかかる問題点を解決するもので、簡単な構成で
変換差を小さく抑え、単調性を保った並列型A/D変換器
を提供することを目的としている。
変換差を小さく抑え、単調性を保った並列型A/D変換器
を提供することを目的としている。
問題点を解決するための手段 本発明は上記問題点を解決するために、入力信号と参照
電圧を比較する比較器列と、隣接する前記比較器の出力
を論理処理して必要な論理出力のみを能動にする論理回
路列とからなる回路系と、前記回路系の列の一部分を第
１の回路系、列の残りの部分を第２の回路系とし、前記
第１及び第２の回路系の論理回路の並列した出力を入力
としてデジタルコードに変換するエンコーダ回路と、前
記エンコーダ回路の全ビットの内の特定ビットの次段へ
の転送を禁止する転送禁止手段とを備え、前記第１の回
路系の複数の論理回路は、前記エンコーダ回路の特定ビ
ットに接続されず、前記第２の回路系の複数の論理回路
は、前記エンコーダ回路の特定ビットに接続され、前記
転送禁止手段は、前記第１の回路系の論理出力のいづれ
かが能動のとき、前記エンコーダ回路の特定ビットの次
段への転送を禁止する構成を採用する。
電圧を比較する比較器列と、隣接する前記比較器の出力
を論理処理して必要な論理出力のみを能動にする論理回
路列とからなる回路系と、前記回路系の列の一部分を第
１の回路系、列の残りの部分を第２の回路系とし、前記
第１及び第２の回路系の論理回路の並列した出力を入力
としてデジタルコードに変換するエンコーダ回路と、前
記エンコーダ回路の全ビットの内の特定ビットの次段へ
の転送を禁止する転送禁止手段とを備え、前記第１の回
路系の複数の論理回路は、前記エンコーダ回路の特定ビ
ットに接続されず、前記第２の回路系の複数の論理回路
は、前記エンコーダ回路の特定ビットに接続され、前記
転送禁止手段は、前記第１の回路系の論理出力のいづれ
かが能動のとき、前記エンコーダ回路の特定ビットの次
段への転送を禁止する構成を採用する。
作用 本発明は上記した構成により、特に特定ビットとしてエ
ンコーダの最上位ビットをとれば、第１の回路系の論理
出力が能動となった場合は、第２の回路系の最上位ビッ
トが能動になることを防ぐことができ、変換誤差を低減
できる。
ンコーダの最上位ビットをとれば、第１の回路系の論理
出力が能動となった場合は、第２の回路系の最上位ビッ
トが能動になることを防ぐことができ、変換誤差を低減
できる。
実施例 以下本発明の一実施例を図面に基づいて説明する。第１
図は本発明の並列型A/D変換器の一実施例を示す回路構
成図であり、第３図と同一符号のものは同一の部品を示
し、説明を省略する。第１図において、10は右列の論理
回路列5Aの論理出力のうちどれが能動になったかを検知
する論理和回路、11はエンコーダ回路６の最上位ビット
の次段への転送を論理和回路10の論理状態で制御する論
理回路である。ここで、第１の回路系とは比較器列4A及
び論理回路列5Aからなる右列の回路列を示し、第２の回
路系とは比較器列4B及び論理回路列5Bからなる左列の回
路系を示す。また、エンコーダ回路６の特定ビットとは
左側の最上位ビットを示し、このビットラインは左列に
は全て接続されているが、右列には全て接続されておら
ず、右列と左列で明確に区分されており、この最上位ビ
ットラインと論理和回路10の出力ラインが論理回路11に
入力されている。
図は本発明の並列型A/D変換器の一実施例を示す回路構
成図であり、第３図と同一符号のものは同一の部品を示
し、説明を省略する。第１図において、10は右列の論理
回路列5Aの論理出力のうちどれが能動になったかを検知
する論理和回路、11はエンコーダ回路６の最上位ビット
の次段への転送を論理和回路10の論理状態で制御する論
理回路である。ここで、第１の回路系とは比較器列4A及
び論理回路列5Aからなる右列の回路列を示し、第２の回
路系とは比較器列4B及び論理回路列5Bからなる左列の回
路系を示す。また、エンコーダ回路６の特定ビットとは
左側の最上位ビットを示し、このビットラインは左列に
は全て接続されているが、右列には全て接続されておら
ず、右列と左列で明確に区分されており、この最上位ビ
ットラインと論理和回路10の出力ラインが論理回路11に
入力されている。
このような回路において、10進数で変換出力〔14〕に対
応する論理回路列5Aの論理出力と変換出力〔16〕に対応
する論理回路列5Bの論理出力が同時に能動になった場合
は、論理和回路10が能動となり、エンコーダ回路６の最
上位ビットが能動となっても論理回路11の出力は非能動
となり、次段には〔14〕の出力が転送されることにな
る。また〔15〕と〔17〕の出力が同時に発生した場合
も、〔15〕の出力が転送されることになる。さらに、
〔18〕に対応する論理回路列の5Bの論理出力のみが能動
になった場合は、論理和回路10の論理出力が非能動とな
るので、論理回路11の論理出力はエンコーダ回路６の最
上位ビットの論理状態がそのまま現われて能動となり、
〔18〕の出力が次段に転送されることになる。このた
め、変換特性は第２図に示すように、入力電圧に対して
変換出力が実線で示したように右列と左列の境界部にお
いて変換誤差を生じるものの、従来例のようには大きく
ならず、単調性は保たれる。
応する論理回路列5Aの論理出力と変換出力〔16〕に対応
する論理回路列5Bの論理出力が同時に能動になった場合
は、論理和回路10が能動となり、エンコーダ回路６の最
上位ビットが能動となっても論理回路11の出力は非能動
となり、次段には〔14〕の出力が転送されることにな
る。また〔15〕と〔17〕の出力が同時に発生した場合
も、〔15〕の出力が転送されることになる。さらに、
〔18〕に対応する論理回路列の5Bの論理出力のみが能動
になった場合は、論理和回路10の論理出力が非能動とな
るので、論理回路11の論理出力はエンコーダ回路６の最
上位ビットの論理状態がそのまま現われて能動となり、
〔18〕の出力が次段に転送されることになる。このた
め、変換特性は第２図に示すように、入力電圧に対して
変換出力が実線で示したように右列と左列の境界部にお
いて変換誤差を生じるものの、従来例のようには大きく
ならず、単調性は保たれる。
発明の効果 以上述べたように、本発明によれば、簡易な回路構成
で、並列型A/D変換器の大きな変換誤差を防止でき、単
調性を保つことができるものであり、実用上きわめて有
用である。
で、並列型A/D変換器の大きな変換誤差を防止でき、単
調性を保つことができるものであり、実用上きわめて有
用である。
第１図は本発明の一実施例における並列型A/D変換器を
示す回路構成図、第２図はその変換特性を説明するため
の特性図、第３図は従来の並列型A/D変換器の回路構成
図、第４図はその変換特性を、説明するための特性図で
ある。 １……入力信号、２……参照電圧、4A,4B……比較器
列、5A,5B……論理回路列、６……エンコーダ回路、10
……論理和回路、11……論理回路
示す回路構成図、第２図はその変換特性を説明するため
の特性図、第３図は従来の並列型A/D変換器の回路構成
図、第４図はその変換特性を、説明するための特性図で
ある。 １……入力信号、２……参照電圧、4A,4B……比較器
列、5A,5B……論理回路列、６……エンコーダ回路、10
……論理和回路、11……論理回路
Claims (3)
- 【請求項１】入力信号と参照電圧を比較する比較器列
と、隣接する前記比較器の出力を論理処理して必要な論
理出力のみを能動にする論理回路列とからなる回路系
と、前記回路系の列の一部分を第１の回路系、列の残り
の部分を第２の回路系とし、前記第１及び第２の回路系
の論理回路の並列した出力を入力としてデジタルコード
に変換するエンコーダ回路と、前記エンコーダ回路の全
ビットの内の特定ビットの次段への転送を禁止する転送
禁止手段とを備え、前記第１の回路系の複数の論理回路
は、前記エンコーダ回路の特定ビットに接続されず、前
記第２の回路系の複数の論理回路は、前記エンコーダ回
路の特定ビットに接続され、前記転送禁止手段は、前記
第１の回路系の論理出力のいづれかが能動のとき、前記
エンコーダ回路の特定ビットの次段への転送を禁止する
ことを特徴とする並列型A/D変換器。 - 【請求項２】前記第１及び第２の回路系を、前記エンコ
ーダ回路の一端と他端に各々配置したことを特徴とする
特許請求の範囲第１項記載の並列型A/D変換器。 - 【請求項３】前記特定ビットは、前記エンコーダ回路の
最上位ビットであることを特徴とする特許請求の範囲第
１項または第２項記載の並列型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113414A JPH0758910B2 (ja) | 1985-05-27 | 1985-05-27 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113414A JPH0758910B2 (ja) | 1985-05-27 | 1985-05-27 | 並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270919A JPS61270919A (ja) | 1986-12-01 |
| JPH0758910B2 true JPH0758910B2 (ja) | 1995-06-21 |
Family
ID=14611654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113414A Expired - Lifetime JPH0758910B2 (ja) | 1985-05-27 | 1985-05-27 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758910B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728219B2 (ja) * | 1988-07-27 | 1995-03-29 | シャープ株式会社 | Ａ／ｄ変換装置 |
| TW282598B (ja) | 1995-02-22 | 1996-08-01 | Fujitsu Ltd | |
| JP2945307B2 (ja) * | 1995-02-22 | 1999-09-06 | 富士通株式会社 | Ａ／ｄ変換器 |
| JP2007208423A (ja) * | 2006-01-31 | 2007-08-16 | Sanyo Electric Co Ltd | アナログデジタル変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4276543A (en) * | 1979-03-19 | 1981-06-30 | Trw Inc. | Monolithic triple diffusion analog to digital converter |
| JPS59107629A (ja) * | 1982-12-10 | 1984-06-21 | Matsushita Electric Ind Co Ltd | アナログデジタル変換器 |
-
1985
- 1985-05-27 JP JP60113414A patent/JPH0758910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61270919A (ja) | 1986-12-01 |
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