JPH07282380A - ディジタル信号の平滑処理装置 - Google Patents
ディジタル信号の平滑処理装置Info
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- JPH07282380A JPH07282380A JP7312594A JP7312594A JPH07282380A JP H07282380 A JPH07282380 A JP H07282380A JP 7312594 A JP7312594 A JP 7312594A JP 7312594 A JP7312594 A JP 7312594A JP H07282380 A JPH07282380 A JP H07282380A
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Abstract
(57)【要約】
【目的】 桁落ちによる演算精度の低下を防止しながら
ディジタル信号を高速に読み込めるディジタル信号の平
滑処理装置を提供すること。 【構成】 入力されるディジタル信号（Ｄin）と出力さ
れるディジタル信号（Ｄout)との偏差を演算する差分演
算部（１０）と、この差分演算部の出力する偏差信号を
積算する積算演算部（２０）と、この積算演算部の出力
する積算値を所定数（ｋ）で割算する係数演算部（３
０）とを設け、この係数演算部の演算値を信号を出力デ
ィジタル信号（Ｄout)として出力すると共に、前記差分
演算部に帰還している。
ディジタル信号を高速に読み込めるディジタル信号の平
滑処理装置を提供すること。 【構成】 入力されるディジタル信号（Ｄin）と出力さ
れるディジタル信号（Ｄout)との偏差を演算する差分演
算部（１０）と、この差分演算部の出力する偏差信号を
積算する積算演算部（２０）と、この積算演算部の出力
する積算値を所定数（ｋ）で割算する係数演算部（３
０）とを設け、この係数演算部の演算値を信号を出力デ
ィジタル信号（Ｄout)として出力すると共に、前記差分
演算部に帰還している。
Description
【０００１】
【産業上の利用分野】本発明は温度・圧力・流量等のプ
ロセス情報を取り込むプロセス入力装置に用いて好適な
ディジタル信号の平滑処理装置に掛り、特にパルス幅変
調信号（ＰＷＭ）、デュレーション変調波やパルス密度
変調波等で伝送されるプロセス情報を読み込む場合の高
速高精度化に関する。
ロセス情報を取り込むプロセス入力装置に用いて好適な
ディジタル信号の平滑処理装置に掛り、特にパルス幅変
調信号（ＰＷＭ）、デュレーション変調波やパルス密度
変調波等で伝送されるプロセス情報を読み込む場合の高
速高精度化に関する。
【０００２】
【従来の技術】プロセス情報をパルス電流化して伝送す
る技術は、例えば本出願人の提案にかかる特開昭５６−
１４０４９４号公報に開示されている。また、このよう
に伝送されるディジタル信号をフィルタ等を用いて信号
処理する技術は、本出願人の提案にかかる特開平４−３
１３９０８号公報に開示されている。
る技術は、例えば本出願人の提案にかかる特開昭５６−
１４０４９４号公報に開示されている。また、このよう
に伝送されるディジタル信号をフィルタ等を用いて信号
処理する技術は、本出願人の提案にかかる特開平４−３
１３９０８号公報に開示されている。
【０００３】図１０は従来のディジタル信号を読み込む
回路の構成ブロック図である。図において、ディジタル
信号はＰＷＭ等のプロセス入力信号で、例えばＰＷＭ信
号のデューティー比でプロセス入力信号の値を表してい
る。具体的な数値としては、デューティー比がそれぞれ
０％，５０％，１００％の各場合において、プロセス入
力信号の値は−１００％，０％，＋１００％を対応させ
ている。
回路の構成ブロック図である。図において、ディジタル
信号はＰＷＭ等のプロセス入力信号で、例えばＰＷＭ信
号のデューティー比でプロセス入力信号の値を表してい
る。具体的な数値としては、デューティー比がそれぞれ
０％，５０％，１００％の各場合において、プロセス入
力信号の値は−１００％，０％，＋１００％を対応させ
ている。
【０００４】入力されるＰＷＭ信号は、３段のローパス
フィルタＬＰＦ１〜３で平滑されて、レジスタＲＧにク
ロック信号ＣＬＫのタイミングでラッチされる。そし
て、レジスタＲＧの出力信号ＤＲがデータの読み込み信
号として出力される。尚、クロック信号ＣＬＫはタイミ
ング信号で、リアルタイム動作のために使用される。そ
して、クロック信号のタイミングで読み込んだＰＷＭ信
号に対応してディジタルの入力値Ｄinを定め、ＰＷＭ信
号がＨのとき＋１６３８４（＝２14）、ＰＷＭ信号がＬ
のとき−１６３８４の様に定義する。
フィルタＬＰＦ１〜３で平滑されて、レジスタＲＧにク
ロック信号ＣＬＫのタイミングでラッチされる。そし
て、レジスタＲＧの出力信号ＤＲがデータの読み込み信
号として出力される。尚、クロック信号ＣＬＫはタイミ
ング信号で、リアルタイム動作のために使用される。そ
して、クロック信号のタイミングで読み込んだＰＷＭ信
号に対応してディジタルの入力値Ｄinを定め、ＰＷＭ信
号がＨのとき＋１６３８４（＝２14）、ＰＷＭ信号がＬ
のとき−１６３８４の様に定義する。
【０００５】図１１はローパスフィルタＬＰＦの構成ブ
ロック図である。平滑のための演算として、例えば一次
フィルタの過渡特性を表す次式を用いる。 Ｄout＝Ｄout＋(Ｄin−Ｄout)＊{１−exp(−ｔ／Ｔ)} （１） ここで、Ｄinは入力値、Ｄoutは出力値、ｔは演算周期
で例えば１００μＳとし、Ｔはフィルタ時定数で例えば
１０ｍＳとする。
ロック図である。平滑のための演算として、例えば一次
フィルタの過渡特性を表す次式を用いる。 Ｄout＝Ｄout＋(Ｄin−Ｄout)＊{１−exp(−ｔ／Ｔ)} （１） ここで、Ｄinは入力値、Ｄoutは出力値、ｔは演算周期
で例えば１００μＳとし、Ｔはフィルタ時定数で例えば
１０ｍＳとする。
【０００６】図において、差分演算器１０には入力値Ｄ
inが加わり、出力値Ｄoutとの偏差Ｅ１を次式のように
演算する。 Ｅ１＝Ｄin−Ｄout （２） 係数演算器２５は偏差Ｅ１に対して平滑の為の係数演算
を次式により行う。 Ｅ２＝Ｅ１／ｋ （３） ここで、ｋは平滑を行う係数で例えば１２８とする。加
算演算器３５は、係数演算器２５の出力Ｅ２に出力値Ｄ
outを回帰的に加算するもので次式により行う。 Ｄout＝Ｄout＋Ｅ２ （４）
inが加わり、出力値Ｄoutとの偏差Ｅ１を次式のように
演算する。 Ｅ１＝Ｄin−Ｄout （２） 係数演算器２５は偏差Ｅ１に対して平滑の為の係数演算
を次式により行う。 Ｅ２＝Ｅ１／ｋ （３） ここで、ｋは平滑を行う係数で例えば１２８とする。加
算演算器３５は、係数演算器２５の出力Ｅ２に出力値Ｄ
outを回帰的に加算するもので次式により行う。 Ｄout＝Ｄout＋Ｅ２ （４）
【０００７】図１２は図１１の装置の１回の演算動作を
説明する図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出
力値Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は中間値Ｅ２、
（Ｅ）は回帰演算後の出力値Ｄout*である。各データは
２進表示されており、左端が１５ビット目であり、右端
が０ビット目の１６ビット構成となっている。差分演算
器１０では入力値Ｄinと当初の出力値Ｄoutから偏差Ｅ
１を求め、係数演算器２５で偏差Ｅ１を７ビットシフト
して中間値Ｅ２を得ている。そして、加算演算器３５で
当初の出力値Ｄoutに中間値Ｅ２を加算して、偏差が小
さくなる方向に回帰演算後の出力値Ｄout*を求めてい
る。
説明する図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出
力値Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は中間値Ｅ２、
（Ｅ）は回帰演算後の出力値Ｄout*である。各データは
２進表示されており、左端が１５ビット目であり、右端
が０ビット目の１６ビット構成となっている。差分演算
器１０では入力値Ｄinと当初の出力値Ｄoutから偏差Ｅ
１を求め、係数演算器２５で偏差Ｅ１を７ビットシフト
して中間値Ｅ２を得ている。そして、加算演算器３５で
当初の出力値Ｄoutに中間値Ｅ２を加算して、偏差が小
さくなる方向に回帰演算後の出力値Ｄout*を求めてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、単純に
シフト演算したのでは桁落ち現象により精度が悪化する
という課題がある。図１３は図１１の装置の１回の演算
動作を説明する図で、（Ａ）は入力値Ｄin、（Ｂ）は当
初の出力値Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は中間値
Ｅ２、（Ｅ）は回帰演算後の出力値Ｄout*である。差分
演算器１０では入力値Ｄinと当初の出力値Ｄoutから偏
差Ｅ１を求め、係数演算器２５で偏差Ｅ１を７ビットシ
フトして中間値Ｅ２を得ているが、桁落ちにより中間値
Ｅ２がゼロとなっている。そしで、加算演算器３５で当
初の出力値Ｄoutに中間値Ｅ２を加算しても、回帰演算
後の出力値Ｄout*は当初の出力値Ｄoutと同一値となり
偏差が小さくならないという課題を生ずる。
シフト演算したのでは桁落ち現象により精度が悪化する
という課題がある。図１３は図１１の装置の１回の演算
動作を説明する図で、（Ａ）は入力値Ｄin、（Ｂ）は当
初の出力値Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は中間値
Ｅ２、（Ｅ）は回帰演算後の出力値Ｄout*である。差分
演算器１０では入力値Ｄinと当初の出力値Ｄoutから偏
差Ｅ１を求め、係数演算器２５で偏差Ｅ１を７ビットシ
フトして中間値Ｅ２を得ているが、桁落ちにより中間値
Ｅ２がゼロとなっている。そしで、加算演算器３５で当
初の出力値Ｄoutに中間値Ｅ２を加算しても、回帰演算
後の出力値Ｄout*は当初の出力値Ｄoutと同一値となり
偏差が小さくならないという課題を生ずる。
【０００９】図１４は図１１の装置の動作を説明する波
形図で、（Ａ）は入力値Ｄinの平均値Ｄinav、（Ｂ）は
出力値Ｄout、（Ｃ）は入力されるＰＷＭ信号でデュー
ティー比は７５％、（Ｄ）はクロック信号ＣＬＫであ
る。ＰＷＭ信号のデューティー比が７５％であるのに対
応して、入力値Ｄinの平均値Ｄinavは５０％になってい
る。これに対して出力値Ｄoutの平均値は、桁落ちの影
響で入力値Ｄinの平均値Ｄinavに比較して若干小さな値
となっている。
形図で、（Ａ）は入力値Ｄinの平均値Ｄinav、（Ｂ）は
出力値Ｄout、（Ｃ）は入力されるＰＷＭ信号でデュー
ティー比は７５％、（Ｄ）はクロック信号ＣＬＫであ
る。ＰＷＭ信号のデューティー比が７５％であるのに対
応して、入力値Ｄinの平均値Ｄinavは５０％になってい
る。これに対して出力値Ｄoutの平均値は、桁落ちの影
響で入力値Ｄinの平均値Ｄinavに比較して若干小さな値
となっている。
【００１０】そこで、このような桁落ち現象による精度
の低下を防止するため、演算の精度を倍精度にすること
が行われる。しかし、このような倍精度演算は演算速度
を遅くしたり、回路構成が複雑になるという課題があっ
た。特に入力されるディジタル信号をリアルタイム処理
する用途では、演算時間が遅くなるとデータの取り込み
速度が遅くなり、変化の早い現象には追従できなくなる
という課題を生ずる。
の低下を防止するため、演算の精度を倍精度にすること
が行われる。しかし、このような倍精度演算は演算速度
を遅くしたり、回路構成が複雑になるという課題があっ
た。特に入力されるディジタル信号をリアルタイム処理
する用途では、演算時間が遅くなるとデータの取り込み
速度が遅くなり、変化の早い現象には追従できなくなる
という課題を生ずる。
【００１１】本発明は上述の課題を解決したもので、桁
落ちによる演算精度の低下を防止しながらディジタル信
号を高速に読み込めるディジタル信号の平滑処理装置を
提供することを目的とする。
落ちによる演算精度の低下を防止しながらディジタル信
号を高速に読み込めるディジタル信号の平滑処理装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
る本発明は、入力されるディジタル信号（Ｄin）と出力
されるディジタル信号（Ｄout)との偏差を演算する差分
演算部（１０）と、この差分演算部の出力する偏差信号
を積算する積算演算部（２０）と、この積算演算部の出
力する積算値を所定数（ｋ）で割算する係数演算部（３
０）とを設け、この係数演算部の演算値を信号を出力デ
ィジタル信号（Ｄout)として出力すると共に、前記差分
演算部に帰還することを特徴としている。
る本発明は、入力されるディジタル信号（Ｄin）と出力
されるディジタル信号（Ｄout)との偏差を演算する差分
演算部（１０）と、この差分演算部の出力する偏差信号
を積算する積算演算部（２０）と、この積算演算部の出
力する積算値を所定数（ｋ）で割算する係数演算部（３
０）とを設け、この係数演算部の演算値を信号を出力デ
ィジタル信号（Ｄout)として出力すると共に、前記差分
演算部に帰還することを特徴としている。
【００１３】
【作用】演算開始当初では、積算演算部の積算によって
係数演算部の演算値は徐々に増大していく。概ね所定数
以上演算を継続すると、係数演算部の演算値は入力され
るディジタル信号値とほぼ一致する値となる。積算演算
部の積算後に係数演算部の演算を行うので、桁落ちの影
響が少なくなる。
係数演算部の演算値は徐々に増大していく。概ね所定数
以上演算を継続すると、係数演算部の演算値は入力され
るディジタル信号値とほぼ一致する値となる。積算演算
部の積算後に係数演算部の演算を行うので、桁落ちの影
響が少なくなる。
【００１４】
【実施例】以下図面を用いて、本発明を説明する。図１
は本発明の一実施例を示す構成ブロック図である。図に
おいて、差分演算器１０には入力値Ｄinが加わり、出力
値Ｄoutとの偏差Ｅ１を次式のように演算する。 Ｅ１＝Ｄin−Ｄout （２） 積算演算器２０は偏差Ｅ１の積算演算を次式により行
う。 Ｅ３＝Ｅ３＋Ｅ１ （５） 係数演算器３０は、積算演算器２０の出力Ｅ３を所定値
ｋで割算して、出力値Ｄoutを求める。 Ｄout＝Ｅ３／ｋ （６） ここで、ｋは平滑を行う係数で例えば３２とする。即
ち、１回の演算毎の偏差Ｅ１が出力値Ｄoutに与える寄
与度は、図１０の場合と同じくＥ１／ｋになっている。
は本発明の一実施例を示す構成ブロック図である。図に
おいて、差分演算器１０には入力値Ｄinが加わり、出力
値Ｄoutとの偏差Ｅ１を次式のように演算する。 Ｅ１＝Ｄin−Ｄout （２） 積算演算器２０は偏差Ｅ１の積算演算を次式により行
う。 Ｅ３＝Ｅ３＋Ｅ１ （５） 係数演算器３０は、積算演算器２０の出力Ｅ３を所定値
ｋで割算して、出力値Ｄoutを求める。 Ｄout＝Ｅ３／ｋ （６） ここで、ｋは平滑を行う係数で例えば３２とする。即
ち、１回の演算毎の偏差Ｅ１が出力値Ｄoutに与える寄
与度は、図１０の場合と同じくＥ１／ｋになっている。
【００１５】図２は図１の装置の１回の演算動作を説明
する図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出力値
Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は当初の積算値Ｅ
３、（Ｅ）は今回の積算演算後の積算値Ｅ３*、（Ｆ）
は係数演算器３０の出力値Ｄout*である。各データは２
進表示されており、左端が１５ビット目であり、右端が
０ビット目の１６ビット構成となっている。データの有
効データビット幅は１１ビットで、積算演算用の剰余ビ
ット幅は５ビットになっている。従って、クロック信号
のタイミングで読み込んだＰＷＭ信号に対応してディジ
タルの入力値Ｄinを定める場合、ＰＷＭ信号がＨのとき
＋１０２４（＝２10）、ＰＷＭ信号がＬのとき−１０２
４の様に定義する。平滑を行う係数ｋは５ビットに対応
する３２（＝２5）とする。
する図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出力値
Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は当初の積算値Ｅ
３、（Ｅ）は今回の積算演算後の積算値Ｅ３*、（Ｆ）
は係数演算器３０の出力値Ｄout*である。各データは２
進表示されており、左端が１５ビット目であり、右端が
０ビット目の１６ビット構成となっている。データの有
効データビット幅は１１ビットで、積算演算用の剰余ビ
ット幅は５ビットになっている。従って、クロック信号
のタイミングで読み込んだＰＷＭ信号に対応してディジ
タルの入力値Ｄinを定める場合、ＰＷＭ信号がＨのとき
＋１０２４（＝２10）、ＰＷＭ信号がＬのとき−１０２
４の様に定義する。平滑を行う係数ｋは５ビットに対応
する３２（＝２5）とする。
【００１６】差分演算器１０では入力値Ｄinと当初の出
力値Ｄoutから偏差Ｅ１を求め、積算演算器２０で偏差
Ｅ１を当初の積算値Ｅ３に加算し、今回の積算演算後の
積算値Ｅ３*を得ている。そして、係数演算器３０で積
算値Ｅ３*を５ビットのビットシフトを行い、今回の出
力値Ｄout*を得ている。ここでは、当初の出力値Ｄout
と今回の出力値Ｄout*は同一になっている。
力値Ｄoutから偏差Ｅ１を求め、積算演算器２０で偏差
Ｅ１を当初の積算値Ｅ３に加算し、今回の積算演算後の
積算値Ｅ３*を得ている。そして、係数演算器３０で積
算値Ｅ３*を５ビットのビットシフトを行い、今回の出
力値Ｄout*を得ている。ここでは、当初の出力値Ｄout
と今回の出力値Ｄout*は同一になっている。
【００１７】図３は図２に続く次回の演算動作を説明す
る図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出力値Ｄ
out、（Ｃ）は偏差Ｅ１、（Ｄ）は当初の積算値Ｅ３、
（Ｅ）は今回の積算演算後の積算値Ｅ３*、（Ｆ）は係
数演算器３０の出力値Ｄout*である。入力値Ｄin、当初
の出力値Ｄout並びに偏差Ｅ１は、図２と場合と同一で
あるが、積算値Ｅ３は前回の積算演算後の積算値Ｅ３*
と同一になっている。そこで、今回の積算演算後の積算
値Ｅ３*には前回の演算では桁落ちした偏差Ｅ１が蓄積
されて、今回の積算演算では桁落ちしないだけの値に到
達している。そこで、今回の出力値Ｄout*は当初の出力
値Ｄoutよりも入力値Ｄinに近づく。
る図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出力値Ｄ
out、（Ｃ）は偏差Ｅ１、（Ｄ）は当初の積算値Ｅ３、
（Ｅ）は今回の積算演算後の積算値Ｅ３*、（Ｆ）は係
数演算器３０の出力値Ｄout*である。入力値Ｄin、当初
の出力値Ｄout並びに偏差Ｅ１は、図２と場合と同一で
あるが、積算値Ｅ３は前回の積算演算後の積算値Ｅ３*
と同一になっている。そこで、今回の積算演算後の積算
値Ｅ３*には前回の演算では桁落ちした偏差Ｅ１が蓄積
されて、今回の積算演算では桁落ちしないだけの値に到
達している。そこで、今回の出力値Ｄout*は当初の出力
値Ｄoutよりも入力値Ｄinに近づく。
【００１８】図４は図１の装置の動作を説明する波形図
で、（Ａ）は入力値Ｄinの平均値Ｄinav、（Ｂ）は出力
値Ｄout、（Ｃ）は入力されるＰＷＭ信号でデューティ
ー比は７５％、（Ｄ）はクロック信号ＣＬＫである。図
１４の場合と同じく、入力されるＰＷＭ信号でデューテ
ィー比が７５％であるのに対応して、入力値Ｄinの平均
値Ｄinavは５０％になっている。他方、出力値Ｄoutの
データビット幅は１１ビットと精度が粗いので、図１４
と比較すると振幅が大きくなっている。これに対して出
力値Ｄoutの平均値は、積算演算が有効に作用して入力
値Ｄinの平均値Ｄinavに等しくなっている。
で、（Ａ）は入力値Ｄinの平均値Ｄinav、（Ｂ）は出力
値Ｄout、（Ｃ）は入力されるＰＷＭ信号でデューティ
ー比は７５％、（Ｄ）はクロック信号ＣＬＫである。図
１４の場合と同じく、入力されるＰＷＭ信号でデューテ
ィー比が７５％であるのに対応して、入力値Ｄinの平均
値Ｄinavは５０％になっている。他方、出力値Ｄoutの
データビット幅は１１ビットと精度が粗いので、図１４
と比較すると振幅が大きくなっている。これに対して出
力値Ｄoutの平均値は、積算演算が有効に作用して入力
値Ｄinの平均値Ｄinavに等しくなっている。
【００１９】尚、出力値Ｄoutの有効桁数が少なさが問
題となる用途では、この出力値Ｄoutを加算して平均を
とればよい。例えば２個の出力値Ｄoutを用いると、積
算演算が有効に作用して、有効桁数が１ビット分増え
る。
題となる用途では、この出力値Ｄoutを加算して平均を
とればよい。例えば２個の出力値Ｄoutを用いると、積
算演算が有効に作用して、有効桁数が１ビット分増え
る。
【００２０】図５は図１の装置と従来装置の動作を比較
する図で、（Ａ）は演算周期を定めるクロックＣＬＫ、
（Ｂ）は従来の機能をμプロセッサにより実行する場合
のサイクル、（Ｃ）は図１の機能をμプロセッサにより
実行する場合のサイクルである。クロックＣＬＫは、例
えば５００μＳ毎に発生するパルスである。従来機能で
は、桁落ちの影響を避けるため３２ビットの倍精度演算
を行っている。ＬＰＦは３段なので、８ビットのμプロ
セッサを用いると各段の演算時間に１６０μＳを要する
為、演算周期はクロック周期一杯になっている。
する図で、（Ａ）は演算周期を定めるクロックＣＬＫ、
（Ｂ）は従来の機能をμプロセッサにより実行する場合
のサイクル、（Ｃ）は図１の機能をμプロセッサにより
実行する場合のサイクルである。クロックＣＬＫは、例
えば５００μＳ毎に発生するパルスである。従来機能で
は、桁落ちの影響を避けるため３２ビットの倍精度演算
を行っている。ＬＰＦは３段なので、８ビットのμプロ
セッサを用いると各段の演算時間に１６０μＳを要する
為、演算周期はクロック周期一杯になっている。
【００２１】これに対して、図１の装置では１６ビット
の演算で済むので、各クロック周期で行うＬＰＦ１の演
算は４０μＳ程度で済む。また、上述したように出力値
Ｄoutを加算する場合には、この加算が完了した後にＬ
ＰＦ２，３の演算を行えばよく、演算負荷が軽減され
る。例えば、３２個の出力値Ｄoutを加算する場合には
データの有効ビットは１６ビット確保される。そして、
ＬＰＦ２，３の演算演算は単に１６ビットデータ幅での
加算ですむので、各演算は１０μＳ程度で済む。従っ
て、複数チャンネルの入力処理が行えるなど、装置能力
の向上余地が増すという効果がある。
の演算で済むので、各クロック周期で行うＬＰＦ１の演
算は４０μＳ程度で済む。また、上述したように出力値
Ｄoutを加算する場合には、この加算が完了した後にＬ
ＰＦ２，３の演算を行えばよく、演算負荷が軽減され
る。例えば、３２個の出力値Ｄoutを加算する場合には
データの有効ビットは１６ビット確保される。そして、
ＬＰＦ２，３の演算演算は単に１６ビットデータ幅での
加算ですむので、各演算は１０μＳ程度で済む。従っ
て、複数チャンネルの入力処理が行えるなど、装置能力
の向上余地が増すという効果がある。
【００２２】図６は本発明の変形実施例を示す構成ブロ
ック図である。図において、差分演算器１０には入力値
Ｄinが加わり、出力値Ｄoutとの偏差Ｅ１を次式のよう
に演算する。 Ｅ１＝Ｄin−Ｄout （２） 積算演算器２０は偏差Ｅ１の積算演算を次式により行
う。 Ｅ３＝Ｅ３＋Ｅ１ （５） 係数演算器３０は、積算演算器２０の出力Ｅ３を所定値
ｋで割算して、中間値Ｅ４を求める。 Ｅ４＝Ｅ３／ｋ （７）
ック図である。図において、差分演算器１０には入力値
Ｄinが加わり、出力値Ｄoutとの偏差Ｅ１を次式のよう
に演算する。 Ｅ１＝Ｄin−Ｄout （２） 積算演算器２０は偏差Ｅ１の積算演算を次式により行
う。 Ｅ３＝Ｅ３＋Ｅ１ （５） 係数演算器３０は、積算演算器２０の出力Ｅ３を所定値
ｋで割算して、中間値Ｅ４を求める。 Ｅ４＝Ｅ３／ｋ （７）
【００２３】リセット演算部４０は、係数演算器３０の
中間値Ｅ４を用いて、積算演算器２０の積算値Ｅ３を補
償して、桁落ちの対象となる端数のみを繰り越すように
したもので、次式の演算をする。 Ｅ３＝Ｅ３−Ｅ４＊ｋ （８） 加算演算部５０は、係数演算器３０の出力Ｅ４に出力値
Ｄoutを回帰的に加算するもので次式により行う。 Ｄout＝Ｄout＋Ｅ４ （９）
中間値Ｅ４を用いて、積算演算器２０の積算値Ｅ３を補
償して、桁落ちの対象となる端数のみを繰り越すように
したもので、次式の演算をする。 Ｅ３＝Ｅ３−Ｅ４＊ｋ （８） 加算演算部５０は、係数演算器３０の出力Ｅ４に出力値
Ｄoutを回帰的に加算するもので次式により行う。 Ｄout＝Ｄout＋Ｅ４ （９）
【００２４】図７は図６の装置の１回の演算動作を説明
する図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出力値
Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は積算値Ｅ３、
（Ｅ）は中間値Ｅ４、（Ｆ）は回帰演算後の出力値Ｄou
t*、（Ｇ）はリセット演算後の積算値Ｅ３＊である。こ
こでは、図１の装置との比較を容易にするため、データ
の有効データビット幅は１１ビットで、積算演算用の剰
余ビット幅は５ビットになっている。図示するように剰
余ビット幅は演算に用いられないから、データの有効デ
ータビット幅を１６ビットに拡張することが可能であ
る。
する図で、（Ａ）は入力値Ｄin、（Ｂ）は当初の出力値
Ｄout、（Ｃ）は偏差Ｅ１、（Ｄ）は積算値Ｅ３、
（Ｅ）は中間値Ｅ４、（Ｆ）は回帰演算後の出力値Ｄou
t*、（Ｇ）はリセット演算後の積算値Ｅ３＊である。こ
こでは、図１の装置との比較を容易にするため、データ
の有効データビット幅は１１ビットで、積算演算用の剰
余ビット幅は５ビットになっている。図示するように剰
余ビット幅は演算に用いられないから、データの有効デ
ータビット幅を１６ビットに拡張することが可能であ
る。
【００２５】図８は図７に続く次回の演算動作を説明す
る図、図９は図７に続く次回の演算動作を説明する図で
ある。各演算周期において、プロセス入力信号はＨなの
で、１０２４が入力値Ｄinとなっている。出力値Ｄout
は、当初"0000001111110011"であるが、図７と図８の演
算周期では出力値Ｄout*に変化を生じなかったが、図９
の演算周期で＋１の加算があり、出力値Ｄout*が"00000
01111110100"に変更されている。これに対応して、図９
（Ｅ）では中間値Ｅ４に＋１が表れているので、積算値
Ｅ２に（８）式の演算がされて数値変化が生じている。
る図、図９は図７に続く次回の演算動作を説明する図で
ある。各演算周期において、プロセス入力信号はＨなの
で、１０２４が入力値Ｄinとなっている。出力値Ｄout
は、当初"0000001111110011"であるが、図７と図８の演
算周期では出力値Ｄout*に変化を生じなかったが、図９
の演算周期で＋１の加算があり、出力値Ｄout*が"00000
01111110100"に変更されている。これに対応して、図９
（Ｅ）では中間値Ｅ４に＋１が表れているので、積算値
Ｅ２に（８）式の演算がされて数値変化が生じている。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
積算演算部２０を設けて偏差Ｅ１を逐次加算しているの
で、シフト演算を用いた加算に付随して生ずる桁落ちが
なくなり、入力されるディジタル信号に正確に対応する
出力が、倍精度演算などの演算速度を犠牲にする手法に
よらず、得られるという効果がある。
積算演算部２０を設けて偏差Ｅ１を逐次加算しているの
で、シフト演算を用いた加算に付随して生ずる桁落ちが
なくなり、入力されるディジタル信号に正確に対応する
出力が、倍精度演算などの演算速度を犠牲にする手法に
よらず、得られるという効果がある。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】図１の装置の一回の演算動作を説明する図であ
る。
る。
【図３】図２に続く次回の演算動作を説明する図であ
る。
る。
【図４】図１の装置の動作を説明する波形図である。
【図５】図１の装置と従来装置の動作を比較する図であ
る。
る。
【図６】本発明の変形実施例を示す構成ブロック図であ
る。
る。
【図７】図６の装置の１回の演算動作を説明する図であ
る。
る。
【図８】図７に続く次回の演算動作を説明する図であ
る。
る。
【図９】図８に続く次回の演算動作を説明する図であ
る。
る。
【図１０】従来のディジタル信号を読み込む回路の構成
ブロック図である。
ブロック図である。
【図１１】ローパスフィルタＬＰＦの構成ブロック図で
ある。
ある。
【図１２】図１１の装置の１回の演算動作を説明する図
である。
である。
【図１３】図１１の装置の１回の演算動作を説明する図
である。
である。
【図１４】図１１の装置の動作を説明する波形図であ
る。
る。
１０ 差分演算部 ２０ 積算演算部 ３０ 係数演算部
Claims (1)
- 【請求項１】入力されるディジタル信号（Ｄin）と出力
されるディジタル信号（Ｄout)との偏差を演算する差分
演算部（１０）と、この差分演算部の出力する偏差信号
を積算する積算演算部（２０）と、この積算演算部の出
力する積算値を所定数（ｋ）で割算する係数演算部（３
０）とを設け、 この係数演算部の演算値を信号を出力ディジタル信号
（Ｄout)として出力すると共に、前記差分演算部に帰還
することを特徴とするディジタル信号の平滑処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312594A JPH07282380A (ja) | 1994-04-12 | 1994-04-12 | ディジタル信号の平滑処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312594A JPH07282380A (ja) | 1994-04-12 | 1994-04-12 | ディジタル信号の平滑処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07282380A true JPH07282380A (ja) | 1995-10-27 |
Family
ID=13509202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312594A Pending JPH07282380A (ja) | 1994-04-12 | 1994-04-12 | ディジタル信号の平滑処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07282380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014125753A1 (ja) * | 2013-02-15 | 2014-08-21 | 東洋システム株式会社 | デジタルａｇｃ制御方法およびフィードバック制御装置 |
-
1994
- 1994-04-12 JP JP7312594A patent/JPH07282380A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014125753A1 (ja) * | 2013-02-15 | 2014-08-21 | 東洋システム株式会社 | デジタルａｇｃ制御方法およびフィードバック制御装置 |
| US9391573B2 (en) | 2013-02-15 | 2016-07-12 | Toyo System Co., Ltd. | Digital AGC control method and feedback control apparatus |
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