JPS5833754A - デイジタル乗算回路 - Google Patents
デイジタル乗算回路Info
- Publication number
- JPS5833754A JPS5833754A JP56132305A JP13230581A JPS5833754A JP S5833754 A JPS5833754 A JP S5833754A JP 56132305 A JP56132305 A JP 56132305A JP 13230581 A JP13230581 A JP 13230581A JP S5833754 A JPS5833754 A JP S5833754A
- Authority
- JP
- Japan
- Prior art keywords
- coefficient
- multiplier
- digital signal
- multiplication
- signal sequence
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル乗算回路に係り、乗算係数について
は乗算器で乗算した後両者を演算することにより、ビッ
ト数の少ない乗算器でも乗算による演算誤差が殆どなく
、係数量子化誤差□を大幅に低減し得るディジタル乗算
回路を提供することを目的とする。
は乗算器で乗算した後両者を演算することにより、ビッ
ト数の少ない乗算器でも乗算による演算誤差が殆どなく
、係数量子化誤差□を大幅に低減し得るディジタル乗算
回路を提供することを目的とする。
一般にパルス符号変調（ＰＯＭ）信号などの離散的ディ
ジタル信号系列を記録、再生するシステムなどにおいて
は、離散的ディジタル信号系列のレベルや周波数特性を
変更するためｉこ、ディジタルフィルタ、レベル減衰器
、減衰等化器などを使用するが、これらのディジタル信
号処理回路では特にディジタル乗算処理という極めて重
要な基本演算を必要とする。このディジタル乗算処理を
行なうディジタル乗算回路には、大規模集積回路（ＬＳ
Ｉ）によるディジタル乗算器（以下、単に乗算器という
）が必要であるが、この乗算器のビット数は限られてい
るため、有限語長演算が必要となる。
ジタル信号系列を記録、再生するシステムなどにおいて
は、離散的ディジタル信号系列のレベルや周波数特性を
変更するためｉこ、ディジタルフィルタ、レベル減衰器
、減衰等化器などを使用するが、これらのディジタル信
号処理回路では特にディジタル乗算処理という極めて重
要な基本演算を必要とする。このディジタル乗算処理を
行なうディジタル乗算回路には、大規模集積回路（ＬＳ
Ｉ）によるディジタル乗算器（以下、単に乗算器という
）が必要であるが、この乗算器のビット数は限られてい
るため、有限語長演算が必要となる。
第１図は従来のディジタル乗算回路の一例のブロック系
統図を示す。同図中、入力端子ｌに入来した離散的ディ
ジタル信号系列は乗算器２に供給され、ここで係数器３
よりの係数と乗算された後出力端子４へ出力される。い
ま、時刻ｎＴにｔける入力離散的ディジタル信号系列を
Ｘｎ を時刻ｎＴ番こおける出力離散的ディジタル信号
系列をｙｎｌ更・に係数を１とするとｙｎは次式で表わ
される。
統図を示す。同図中、入力端子ｌに入来した離散的ディ
ジタル信号系列は乗算器２に供給され、ここで係数器３
よりの係数と乗算された後出力端子４へ出力される。い
ま、時刻ｎＴにｔける入力離散的ディジタル信号系列を
Ｘｎ を時刻ｎＴ番こおける出力離散的ディジタル信号
系列をｙｎｌ更・に係数を１とするとｙｎは次式で表わ
される。
ただし、Ｔは離散的ディジタル信号系列ｘｎ、ｙｎの標
本化時間を示す。
本化時間を示す。
ｙｎ＝ １ｘｎ（１）
（１）式中、係数１はその語長をＮとすると例えば次式
の２の補数表示で表わされる。
の２の補数表示で表わされる。
ただし、（２）式中、β。はモースト・シグニフイカン
ト・ビット（Ｍ２Ｒ）の符号ビット（極性ビット）の値
を示し、β省はＭ８Ｂ以外の各ビットの値を示し、いず
れも０かｌである・ ここで、係数ａはｌＯ進数をディジタル数値（通常は２
の補数表示による値）で表わしたものであり、しかも語
数がＮで示す如く限られているため、１０進数を正確に
表現できない場合がある。すなわち、係数を有限語長で
量子化するために量子化誤差が生ずることになる。
ト・ビット（Ｍ２Ｒ）の符号ビット（極性ビット）の値
を示し、β省はＭ８Ｂ以外の各ビットの値を示し、いず
れも０かｌである・ ここで、係数ａはｌＯ進数をディジタル数値（通常は２
の補数表示による値）で表わしたものであり、しかも語
数がＮで示す如く限られているため、１０進数を正確に
表現できない場合がある。すなわち、係数を有限語長で
量子化するために量子化誤差が生ずることになる。
これを具体的に説明するに、例えば係数器を１．０３ｉ
２５ ＝ Ｉｍを１．２５とすると、これらを２の補数
表示で表わすと となる。ただし、（３）式その他では固定小数点表示で
あり、ビットパターンに直したときの正規化の最大値は
２である。従って、係数１の語長Ｎが７ビツトである場
合は問題とならないが、Ｎが４ビツトである場合は で表わされることになり、（４）式を１０進数で表現す
ると１１は１ Ｇ 、 ａ、は１．２５となり、ａ、の
値が本来の値１．０３１２５とは異なったものとして表
わされてしまうことになる。
２５ ＝ Ｉｍを１．２５とすると、これらを２の補数
表示で表わすと となる。ただし、（３）式その他では固定小数点表示で
あり、ビットパターンに直したときの正規化の最大値は
２である。従って、係数１の語長Ｎが７ビツトである場
合は問題とならないが、Ｎが４ビツトである場合は で表わされることになり、（４）式を１０進数で表現す
ると１１は１ Ｇ 、 ａ、は１．２５となり、ａ、の
値が本来の値１．０３１２５とは異なったものとして表
わされてしまうことになる。
従って、従来はこの係数量子化誤差を所定の範囲内に抑
制するため−こ係数の語長Ｎを太番こしなければならず
、このため乗算器の乗算語長が制限されている場合には
、ディジタル乗算回路の規模を大にしなければならず、
大型で、才た高価となるという欠点があった。
制するため−こ係数の語長Ｎを太番こしなければならず
、このため乗算器の乗算語長が制限されている場合には
、ディジタル乗算回路の規模を大にしなければならず、
大型で、才た高価となるという欠点があった。
本発明は上記の欠点を除去したものであり、以下第２図
及び第３図と共にその各実施例について説明する。
及び第３図と共にその各実施例について説明する。
第２図は本発明になるディジタル乗算回路の第１実施例
のブロック系統図を示す。同図中、入力端子５に入来し
た離散的ディジタル信号系列は乗算器６に供給され、こ
こで係数器７よりの係数−と乗算される一方、後記する
シフトレジスタ９に供給される。上記係数αｉは次の演
算アルゴリズムに則って定められる。入力離散的ディジ
タル信号系列Ｘｎに乗算されるべき係数を（２）式で示
す如くａとすると、これを整数と小数との和又は差で表
わす。
のブロック系統図を示す。同図中、入力端子５に入来し
た離散的ディジタル信号系列は乗算器６に供給され、こ
こで係数器７よりの係数−と乗算される一方、後記する
シフトレジスタ９に供給される。上記係数αｉは次の演
算アルゴリズムに則って定められる。入力離散的ディジ
タル信号系列Ｘｎに乗算されるべき係数を（２）式で示
す如くａとすると、これを整数と小数との和又は差で表
わす。
ａ−±Ｌ±α （５）ただ
し、（５）式中りは整数、αは小数である。（５）式を
更に書き改めて次式を得る。
し、（５）式中りは整数、αは小数である。（５）式を
更に書き改めて次式を得る。
ａ＝±Ｌ±（２１、ａ ＞ 、 ２−１
（６）（６）式かられかるように、係数ａと
離散的ディジタル信号系列ｘｎとを乗算する場合は、整
数りについてはビットシフトの選択で実現でき、また２
１の乗算はｌビット右ヘシフトすればよいから、乗算動
作は実質上２ｉ・αだけの間眺と考えてよく、この２ｉ
・αが前記α１である。
（６）（６）式かられかるように、係数ａと
離散的ディジタル信号系列ｘｎとを乗算する場合は、整
数りについてはビットシフトの選択で実現でき、また２
１の乗算はｌビット右ヘシフトすればよいから、乗算動
作は実質上２ｉ・αだけの間眺と考えてよく、この２ｉ
・αが前記α１である。
このことにつき、更に具体例と共に説明する。
い才（３）式の係数ａ１を離散的ディジタル信号系列Ｘ
。
。
に（１）式に示す如くに乗算して出力ディジタル信号系
列ｙｎを得る場合を考えると、（３）式は次の如くに書
き改められる。
列ｙｎを得る場合を考えると、（３）式は次の如くに書
き改められる。
ａ１＝０１．０Ｏ００１
＝０１．０００００ ＋ ００．００００１これをｌＯ
進数で表わすと ａ１＝１◆へ ＝ １ ＋ （２’・αｌ）・２″″ｆｆ１（７）ここ
で、１を５とすると、（７）式の右辺の２ｉ・Ｃ１は２
Ｉ・α、となり、これをα−とする。すなわち、係数−
長を４ビツトとするとα“は 、α、’＝ｏｔ、ｏｏ
（８）となる・従って％（１１式に（７）、Ｃ８）式を
適用すると、ｙｎ＝町１ｘｎ ” ”ｆｌ ” ”ｌ”ｎ ＝ Ｘｎ＋α１・２ ・Ｘｎ（９） となる。
進数で表わすと ａ１＝１◆へ ＝ １ ＋ （２’・αｌ）・２″″ｆｆ１（７）ここ
で、１を５とすると、（７）式の右辺の２ｉ・Ｃ１は２
Ｉ・α、となり、これをα−とする。すなわち、係数−
長を４ビツトとするとα“は 、α、’＝ｏｔ、ｏｏ
（８）となる・従って％（１１式に（７）、Ｃ８）式を
適用すると、ｙｎ＝町１ｘｎ ” ”ｆｌ ” ”ｌ”ｎ ＝ Ｘｎ＋α１・２ ・Ｘｎ（９） となる。
係数器７の出力係数α量は、前記した如＜、（５１式の
小数αの値を左へｉビットシフトして得た値であり、（
９）式の乗算を行なう場合は（８）式の５ビツト左へシ
フトして得た値α−であり、従って乗算器６の出力信号
はｘｎ・α−で表わされる。この乗算器６の出力信号Ｘ
ｎ・α−は次段のシフトレジスタ８に供給され、ここで
５ビツト右ヘシフトされてα、・２ ・ｘｎとされた後
演算器１Ｇに供給される。
小数αの値を左へｉビットシフトして得た値であり、（
９）式の乗算を行なう場合は（８）式の５ビツト左へシ
フトして得た値α−であり、従って乗算器６の出力信号
はｘｎ・α−で表わされる。この乗算器６の出力信号Ｘ
ｎ・α−は次段のシフトレジスタ８に供給され、ここで
５ビツト右ヘシフトされてα、・２ ・ｘｎとされた後
演算器１Ｇに供給される。
ただし、これらのビットシフトはＭ２Ｒについて一方、
ここでは２で正規化しており、Ｃ７）式中の整数ｌは２
の−だから入力ディジタル信号系列ｘｎはシフトレジス
タ９により１ビツト右ヘシフトざし、シかる後に演算器
１Ｇに供給され、ここでシフトレジスタ８よりの信号と
加算される。これにより、演算器１０からは（９）式で
表わされるディジタル信号系列ｙｎが取り出され、出力
端子１１へ出力される。
ここでは２で正規化しており、Ｃ７）式中の整数ｌは２
の−だから入力ディジタル信号系列ｘｎはシフトレジス
タ９により１ビツト右ヘシフトざし、シかる後に演算器
１Ｇに供給され、ここでシフトレジスタ８よりの信号と
加算される。これにより、演算器１０からは（９）式で
表わされるディジタル信号系列ｙｎが取り出され、出力
端子１１へ出力される。
以上の説明より明らかなように、（３）式で表わされる
係数器 を入力ディジタル信号系列Ｘ。と乗算する場合
、係数器７の係数語長が４ビツトであったとしても、係
数をＣ１とすることにより係数の情報が失なわれること
がないから、従来にくらべて係数量子化誤差を大幅に低
減できると共に、乗算による演算誤差も少なくすること
ができる。
係数器 を入力ディジタル信号系列Ｘ。と乗算する場合
、係数器７の係数語長が４ビツトであったとしても、係
数をＣ１とすることにより係数の情報が失なわれること
がないから、従来にくらべて係数量子化誤差を大幅に低
減できると共に、乗算による演算誤差も少なくすること
ができる。
次ζζ本発明回路の第２実施例にっき纂３図と共に説明
するに、第３図は本発明回路の第２実施例のブロック系
統図で、第２図と同一構成部分には同一番号を付してそ
の説明を省略する。（９）式の乗算を行なう場合、シフ
トレジスタ１２は入力離散的ディジタル信号系列Ｘｎを
５ビツト右ヘシフトして（Ｍ２Ｒを除く）その信号を乗
算器１３に供給する。乗算器１３はシフトレジスタ１２
の出力信号に係数器１４よりの係数α３（ここでは（８
）式のα−）を乗算して得た信号を演算！１０に供給し
、ここでシフトレジスタ９よりの信号と加算させる。す
なわち、本実施例の場合は乗算［１１３に供給するディ
ジタル信号を予めビットシフトして乗、算器１３に供給
するものであり、第１実施例と同一の特長を有する。
するに、第３図は本発明回路の第２実施例のブロック系
統図で、第２図と同一構成部分には同一番号を付してそ
の説明を省略する。（９）式の乗算を行なう場合、シフ
トレジスタ１２は入力離散的ディジタル信号系列Ｘｎを
５ビツト右ヘシフトして（Ｍ２Ｒを除く）その信号を乗
算器１３に供給する。乗算器１３はシフトレジスタ１２
の出力信号に係数器１４よりの係数α３（ここでは（８
）式のα−）を乗算して得た信号を演算！１０に供給し
、ここでシフトレジスタ９よりの信号と加算させる。す
なわち、本実施例の場合は乗算［１１３に供給するディ
ジタル信号を予めビットシフトして乗、算器１３に供給
するものであり、第１実施例と同一の特長を有する。
なお、上記の実施例において、Ｌは１つの整数として説
明したが、ビットパターンに直したときの正規化の最大
値をＭＡＸとすると、±ＭＡＸ 。
明したが、ビットパターンに直したときの正規化の最大
値をＭＡＸとすると、±ＭＡＸ 。
と１数の整数の和で表現してもよい（ただし、Ｍは分離
数を示す。）。
数を示す。）。
また、係数の値がｌθ進数に換算したとき、例えばｌか
ら１．５の間であるときは係数をｌ＋αとし、また１、
５から２の間であるときは係数を２−αとして前記演算
アルゴリズムに従５つて乗算を行なう方が、量子化ビッ
トが少ないので好Ｉしい。
ら１．５の間であるときは係数をｌ＋αとし、また１、
５から２の間であるときは係数を２−αとして前記演算
アルゴリズムに従５つて乗算を行なう方が、量子化ビッ
トが少ないので好Ｉしい。
なお、シフトレジスタ９は係数の整数りの値Ｇこよって
は不要とすることもできる（例えば、係数が２−αと表
わされた場合は、整数りの値は正規化の最大値２と等し
いからＸ、は直接演算器ｌＯに供給される。）。才た小
数部分の値αを右ヘビットシフトすることもあり得る。
は不要とすることもできる（例えば、係数が２−αと表
わされた場合は、整数りの値は正規化の最大値２と等し
いからＸ、は直接演算器ｌＯに供給される。）。才た小
数部分の値αを右ヘビットシフトすることもあり得る。
上述の如く、本発明になるディジタル乗算回路は、乗算
すべき係数を整数部分と小数部分との和又は差に分割し
、この小数部分の値を左若しくは右ヘビットシフトして
得た値の係数を係数器より乗算器へ出力すると共に、乗
算器の入力又は出力ディジタル信号系列をシフトレジス
タにより上記ビットシフト分だけ右若しくは左ヘシフト
し、乗算すべき係数の整数部分の値番こ関連して入力離
散的ディジタル信号系列をビットシフトした又はビット
シフトすることなく取り出したディジタル信号系列を、
乗算器による乗算と上記シフトレジス夕によるビットシ
フトとが夫々行なわれたディジタル信号系列と演算器に
より夫々演算して演算器より乗算出力信号を出力するよ
う構成したため、係数器の出力係数の語長が短かくても
係数の情報が失なわれることがなく、よって従来にくら
べて係、数量子化誤差を大幅に低減することができると
共に、乗算による演算誤差も少なくすることができ、ま
た係数語長が短かくて済むため乗算器が容易に、しかも
安価、かつ、小型に構成することかで・きる等の特長を
有するものである。
すべき係数を整数部分と小数部分との和又は差に分割し
、この小数部分の値を左若しくは右ヘビットシフトして
得た値の係数を係数器より乗算器へ出力すると共に、乗
算器の入力又は出力ディジタル信号系列をシフトレジス
タにより上記ビットシフト分だけ右若しくは左ヘシフト
し、乗算すべき係数の整数部分の値番こ関連して入力離
散的ディジタル信号系列をビットシフトした又はビット
シフトすることなく取り出したディジタル信号系列を、
乗算器による乗算と上記シフトレジス夕によるビットシ
フトとが夫々行なわれたディジタル信号系列と演算器に
より夫々演算して演算器より乗算出力信号を出力するよ
う構成したため、係数器の出力係数の語長が短かくても
係数の情報が失なわれることがなく、よって従来にくら
べて係、数量子化誤差を大幅に低減することができると
共に、乗算による演算誤差も少なくすることができ、ま
た係数語長が短かくて済むため乗算器が容易に、しかも
安価、かつ、小型に構成することかで・きる等の特長を
有するものである。
第１図は従来回路の一例を示すブロック系統図、第２図
及び第３図は夫々本発明回路の各実施例を示すブロック
系統図である。 １．５・・・離散的ディジタル信号系列入力端子、２．
６．１３争・・乗算器、３，７，１４・０係数器、４，
１１＠・・離散的ディジタル信号系列出力端子、８ 、
９ 、１２−−−シフトレジスタ、１０・・・・演算器
。 第１図 フ 第２＠ 第３図
及び第３図は夫々本発明回路の各実施例を示すブロック
系統図である。 １．５・・・離散的ディジタル信号系列入力端子、２．
６．１３争・・乗算器、３，７，１４・０係数器、４，
１１＠・・離散的ディジタル信号系列出力端子、８ 、
９ 、１２−−−シフトレジスタ、１０・・・・演算器
。 第１図 フ 第２＠ 第３図
Claims (1)
- 係数器よりの一定有限語長の係数と入力離散的ディジタ
ル信号系列とを夫々乗算器に供給して乗算出力信号を得
るディジタル乗算回路において、乗算すべ゛き係数を整
数部分と小数部分との和又は差に分割し、該小数部分の
値を左若しくは右ヘビツ、トシフトして得た値の係数を
上記係数器より上記乗算器へ出力すると共に、該乗算器
の入力又は出力ディジタル信号系列をシフトレジスター
こより上記ビットシフト分だけ右若しくは左ヘシフトし
、該乗算すべき係数の該整数部分の値に関連して入力離
散的ディジタル信号系列をビットシフトした又はビット
シフトすることなく取り出したディジタル信号系列を、
該乗算器による乗算と該シフトレジスタζこよるビット
シフトとが夫々行なわれたディジタル信号系列と演算器
により夫々演算して該演算器より乗算出力信号を出力す
るよう構成したことを特徴とするディジタル乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132305A JPS5833754A (ja) | 1981-08-24 | 1981-08-24 | デイジタル乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132305A JPS5833754A (ja) | 1981-08-24 | 1981-08-24 | デイジタル乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833754A true JPS5833754A (ja) | 1983-02-28 |
| JPS6155689B2 JPS6155689B2 (ja) | 1986-11-28 |
Family
ID=15078188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132305A Granted JPS5833754A (ja) | 1981-08-24 | 1981-08-24 | デイジタル乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287873A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100945A (en) * | 1976-02-20 | 1977-08-24 | Toshiba Corp | Multiplication system |
-
1981
- 1981-08-24 JP JP56132305A patent/JPS5833754A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100945A (en) * | 1976-02-20 | 1977-08-24 | Toshiba Corp | Multiplication system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287873A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155689B2 (ja) | 1986-11-28 |
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