JPH0728280B2 - 多重マルチフレ−ム同期検出回路 - Google Patents
多重マルチフレ−ム同期検出回路Info
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- JPH0728280B2 JPH0728280B2 JP61248012A JP24801286A JPH0728280B2 JP H0728280 B2 JPH0728280 B2 JP H0728280B2 JP 61248012 A JP61248012 A JP 61248012A JP 24801286 A JP24801286 A JP 24801286A JP H0728280 B2 JPH0728280 B2 JP H0728280B2
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- frame synchronization
- timing
- frames
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 ハイウェイ上の各フレーム内に各ビットを順次抽出し、
遅延フレーム数を種々変化させてマルチフレーム同期ビ
ットの有無を時分割多重的に検査し、検出結果を記憶す
ることにより、多重マルチフレーム同期検出回路の経済
性を向上する。
遅延フレーム数を種々変化させてマルチフレーム同期ビ
ットの有無を時分割多重的に検査し、検出結果を記憶す
ることにより、多重マルチフレーム同期検出回路の経済
性を向上する。
本発明は、多種類のマルチフレーム形式で伝送されるハ
イウェイ上の複数の信号情報の、各マルチフレーム同期
を検出する多重マルチフレーム同期検出回路に関する。
イウェイ上の複数の信号情報の、各マルチフレーム同期
を検出する多重マルチフレーム同期検出回路に関する。
第５図は本は発明の対象となるフレーム構造の一例を示
す図であり、第６図は第５図における信号情報構成の一
例を示す図である。
す図であり、第６図は第５図における信号情報構成の一
例を示す図である。
第５図において、ハイウェイ上を所定周期で伝送される
フレームＦは、それぞれ８ビットから構成されるタイム
スロットTS0乃至TSnにより構成されている。
フレームＦは、それぞれ８ビットから構成されるタイム
スロットTS0乃至TSnにより構成されている。
各フレームＦの、タイムスロットTS1およびタイムスロ
ットTS3乃至TSnは、それぞれ各チャネルの音声情報を伝
送し、タイムスロットTS0およびTS2は、各チャネルの空
塞或いは起動／復旧を示す監視信号等、比較的変化周期
の遅い（例えば数百ミリ秒程度）信号情報の伝送に使用
される。
ットTS3乃至TSnは、それぞれ各チャネルの音声情報を伝
送し、タイムスロットTS0およびTS2は、各チャネルの空
塞或いは起動／復旧を示す監視信号等、比較的変化周期
の遅い（例えば数百ミリ秒程度）信号情報の伝送に使用
される。
従ってタイムスロットTS0は８マルチフレーム構成を採
り、各タイムスロット内の５個のビットb3乃至b7を使用
することにより、30個の信号情報を伝送し、タイムスロ
ットTS2は16マルチフレーム構成を採り、各タイムスロ
ット内の５個のビットb3乃至b7を使用することにより、
60個の信号情報を伝送することが可能となる。
り、各タイムスロット内の５個のビットb3乃至b7を使用
することにより、30個の信号情報を伝送し、タイムスロ
ットTS2は16マルチフレーム構成を採り、各タイムスロ
ット内の５個のビットb3乃至b7を使用することにより、
60個の信号情報を伝送することが可能となる。
なおマルチフレームの基準フレームを示すマルチフレー
ム同期ビットMFは、各タイムスロットTS0およびTS2内の
各ビットb3乃至b7毎に独立に設定されており、８フレー
ム毎に論理値を反転することにより他の信号情報と区別
している。
ム同期ビットMFは、各タイムスロットTS0およびTS2内の
各ビットb3乃至b7毎に独立に設定されており、８フレー
ム毎に論理値を反転することにより他の信号情報と区別
している。
第５図および第６図において、MFは論理“1"のマルチフ
レーム同期ビットを示し、MFnは論理“0"のマルチフレ
ーム同期ビットを示す。
レーム同期ビットを示し、MFnは論理“0"のマルチフレ
ーム同期ビットを示す。
またS1乃至S30（８マルチフレーム）およびS1乃至S60
（16マルチフレーム）は、それぞれ30個或いは60個の信
号情報を伝送する信号ビットを示す。
（16マルチフレーム）は、それぞれ30個或いは60個の信
号情報を伝送する信号ビットを示す。
第７図は従来あるマルチフレーム同期検出回路の一例を
示す図である。
示す図である。
第７図において、ハイウェイ１は第５図および第６図に
示される如きフレーム構成およびマルチフレーム構成で
音声情報および信号情報を伝達する。
示される如きフレーム構成およびマルチフレーム構成で
音声情報および信号情報を伝達する。
タイミング作成回路４−１は、ハイウェイ１のフレーム
周期毎に指定された１ビット到着時間領域だけ、ゲート
２−１に導通信号を伝達する。その結果ゲート２−１
は、ハイウェイ１の各フレームＦの内、タイミング作成
回路４−１により指定された１ビットが到着する時間領
域だけ導通状態となり、指定されたビットのみをシフト
レジスタ６−１および排他論理和回路８−１に伝達させ
る。
周期毎に指定された１ビット到着時間領域だけ、ゲート
２−１に導通信号を伝達する。その結果ゲート２−１
は、ハイウェイ１の各フレームＦの内、タイミング作成
回路４−１により指定された１ビットが到着する時間領
域だけ導通状態となり、指定されたビットのみをシフト
レジスタ６−１および排他論理和回路８−１に伝達させ
る。
シフトレジスタ６−１は、入力端子Ｉから入力される１
ビットに、８フレーム分の遅延を与えた後、出力端子Q8
から出力し、排他論理和回路８−１に伝達する。
ビットに、８フレーム分の遅延を与えた後、出力端子Q8
から出力し、排他論理和回路８−１に伝達する。
排他論理和回路８−１は、ゲート２−１から伝達された
１ビットと、シフトレジスタ６−１から伝達された８フ
レーム遅延後の１ビットとの論理値が互いに相反する場
合には、検出信号10−１を出力する。
１ビットと、シフトレジスタ６−１から伝達された８フ
レーム遅延後の１ビットとの論理値が互いに相反する場
合には、検出信号10−１を出力する。
従って、検出信号10−１が数マルチフレームに渡って安
定して出力される場合には、タイミング作成回路４−１
により指定された１ビットは、８マルチフレームのマル
チフレーム同期ビットMFであることとなる。
定して出力される場合には、タイミング作成回路４−１
により指定された１ビットは、８マルチフレームのマル
チフレーム同期ビットMFであることとなる。
以下同様にタイミング作成回路４−２乃至４−５をそれ
ぞれ異なるビットを指定させてゲート２−２乃至２−５
にそれぞれ１ビットを抽出させ、シフトレジスタ６−２
乃至６−５および排他論理和回路８−２乃至８−５によ
り検出信号10−２乃至10−５を出力させることにより、
ハイウェイ１上のタイムスロットTS0の５個のビットb3
乃至b7のマルチフレーム同期ビットMFを検出することが
可能となる。
ぞれ異なるビットを指定させてゲート２−２乃至２−５
にそれぞれ１ビットを抽出させ、シフトレジスタ６−２
乃至６−５および排他論理和回路８−２乃至８−５によ
り検出信号10−２乃至10−５を出力させることにより、
ハイウェイ１上のタイムスロットTS0の５個のビットb3
乃至b7のマルチフレーム同期ビットMFを検出することが
可能となる。
次にタイミング作成回路５−１は、ハイウェイ１のフレ
ーム同期毎に指定された１ビット到着時間領域だけ、ゲ
ート３−１に導通信号を伝達する。その結果ゲート３−
１は、ハイウェイ１の各フレームＦの内、タイミング作
成回路５−１により指定された１ビツトが到着する時間
領域だけ導通状態となり、指定されたビットのみをシフ
トレジスタ７−１および排他論理和回路９−１に伝達さ
せる。
ーム同期毎に指定された１ビット到着時間領域だけ、ゲ
ート３−１に導通信号を伝達する。その結果ゲート３−
１は、ハイウェイ１の各フレームＦの内、タイミング作
成回路５−１により指定された１ビツトが到着する時間
領域だけ導通状態となり、指定されたビットのみをシフ
トレジスタ７−１および排他論理和回路９−１に伝達さ
せる。
シフトレジスタ７−１は、入力端子１から入力される１
ビットに、16フレーム分の遅延を与えた後、出力端子Q1
6から出力し、排他論理和回路９−１に伝達する。
ビットに、16フレーム分の遅延を与えた後、出力端子Q1
6から出力し、排他論理和回路９−１に伝達する。
排他論理和回路９−１は、ゲート３−１から伝達された
１ビットと、シフトレジスタ７−１から伝達された16フ
レーム遅延後の１ビットとの論理値が互いに相反する場
合には、検出信号11−１を出力する。
１ビットと、シフトレジスタ７−１から伝達された16フ
レーム遅延後の１ビットとの論理値が互いに相反する場
合には、検出信号11−１を出力する。
従って、検出信号11−１が数マルチフレームに渡って安
定して出力される場合には、タイミング作成回路５−１
により指定された１ビットは、16マルチフレームのマル
チフレーム同期ビットMFであることとなる。
定して出力される場合には、タイミング作成回路５−１
により指定された１ビットは、16マルチフレームのマル
チフレーム同期ビットMFであることとなる。
以下同様にタイミング作成回路５−２乃至５−５をそれ
ぞれ異なるビットを指定させてゲート３−２乃至３−５
にそれぞれ１ビットを抽出させ、シフトレジスタ７−２
乃至７−５および排他論理和回路９−２乃至９−５によ
り検出信号11−２乃至11−５を出力させることにより、
ハイウェイ１上のタイムスロットTS2の５個のビットb3
乃至b7のマルチフレーム同期ビットMFを検出することが
可能となる。
ぞれ異なるビットを指定させてゲート３−２乃至３−５
にそれぞれ１ビットを抽出させ、シフトレジスタ７−２
乃至７−５および排他論理和回路９−２乃至９−５によ
り検出信号11−２乃至11−５を出力させることにより、
ハイウェイ１上のタイムスロットTS2の５個のビットb3
乃至b7のマルチフレーム同期ビットMFを検出することが
可能となる。
以上の説明から明らかな如く、従来あるマルチフレーム
同期検出回路においては、検出対象となる各マルチフレ
ーム同期ビット、即ち８マルチフレーム構成の５個のビ
ットに対応するマルチフレーム同期ビット、並びに16マ
ルチフレーム構成の５個のビットに対応するマルチフレ
ーム同期ビット毎に、ゲート２−１乃至２−５および３
−１乃至３−５、タイミング作成回路４−１乃至４−５
および５−１乃至５−５、シフトレジスタ６−１乃至６
−５および７−１乃至７−５、排他論理和回路８−１乃
至８−５および９−１乃至９−５を設ける必要があり、
マルチフレームの種類が増加するに伴い、マルチフレー
ム同期検出回路は大形・複雑となり、経済性が損なわれ
る恐れがあった。
同期検出回路においては、検出対象となる各マルチフレ
ーム同期ビット、即ち８マルチフレーム構成の５個のビ
ットに対応するマルチフレーム同期ビット、並びに16マ
ルチフレーム構成の５個のビットに対応するマルチフレ
ーム同期ビット毎に、ゲート２−１乃至２−５および３
−１乃至３−５、タイミング作成回路４−１乃至４−５
および５−１乃至５−５、シフトレジスタ６−１乃至６
−５および７−１乃至７−５、排他論理和回路８−１乃
至８−５および９−１乃至９−５を設ける必要があり、
マルチフレームの種類が増加するに伴い、マルチフレー
ム同期検出回路は大形・複雑となり、経済性が損なわれ
る恐れがあった。
第１図は本発明の原理を示す図である。
第１図において、100は本発明により設けられ、ハイウ
ェイ１上の各フレーム内の指定ビットを抽出するビット
抽出手段である。
ェイ１上の各フレーム内の指定ビットを抽出するビット
抽出手段である。
200は本発明により設けられ、ビット抽出手段100により
抽出されたビットを指定フレーム数だけ遅延させる遅延
手段である。
抽出されたビットを指定フレーム数だけ遅延させる遅延
手段である。
300は本発明により設けられ、ビット抽出手段（100）が
抽出したビットの論理値と、前記遅延手段（200）が遅
延させたビットの論理値とが、予め定められた関係を満
足するか否かを検査することにより、マルチフレーム同
期ビットを検出する。
抽出したビットの論理値と、前記遅延手段（200）が遅
延させたビットの論理値とが、予め定められた関係を満
足するか否かを検査することにより、マルチフレーム同
期ビットを検出する。
400は本発明により設けられ、マルチフレーム同期ビッ
ト検出手段（300）が、ビット抽出手段（100）により抽
出された一つのビットと、遅延手段（200）により遅延
させられた一つのビットとによりマルチフレーム同期ビ
ットの検査を実行し終わる度に、遅延手段（200）に指
定する遅延フレーム数を一フレーム宛変化させ、予め定
められた範囲内の遅延フレーム数を総て指定し終わる度
に、ビット抽出手段（100）に指定するビット抽出タイ
ミングを、予め定められたビット位置の範囲内で一ビッ
ト宛変化させる。
ト検出手段（300）が、ビット抽出手段（100）により抽
出された一つのビットと、遅延手段（200）により遅延
させられた一つのビットとによりマルチフレーム同期ビ
ットの検査を実行し終わる度に、遅延手段（200）に指
定する遅延フレーム数を一フレーム宛変化させ、予め定
められた範囲内の遅延フレーム数を総て指定し終わる度
に、ビット抽出手段（100）に指定するビット抽出タイ
ミングを、予め定められたビット位置の範囲内で一ビッ
ト宛変化させる。
500は本発明により設けられ、マルチフレーム同期ビッ
ト検出手段300がマルチフレーム同期ビットを検出して
時点と、タイミング制御手段400がビット抽出手段100お
よび遅延手段200に指定したタイミングおよびフレーム
数を記憶する記憶手段である。
ト検出手段300がマルチフレーム同期ビットを検出して
時点と、タイミング制御手段400がビット抽出手段100お
よび遅延手段200に指定したタイミングおよびフレーム
数を記憶する記憶手段である。
タイミング制御手段400は、ハイウェイ１上の各フレー
ム内の各ビットをビット抽出手段100に抽出させ、更に
遅延手段200に遅延フレーム数を種々変化させ、マルチ
フレーム同期ビット検出手段300によりマルチフレーム
同期ビットの有無を検査し、記憶手段500に記憶させ
る。
ム内の各ビットをビット抽出手段100に抽出させ、更に
遅延手段200に遅延フレーム数を種々変化させ、マルチ
フレーム同期ビット検出手段300によりマルチフレーム
同期ビットの有無を検査し、記憶手段500に記憶させ
る。
またマルチフレーム同期外れ監視手段（600）は、マル
チフレーム同期ビット検出手段（300）が検出するマル
チフレーム同期ビットが、予め定められた時間、同期外
れを発生しないことを確認する。
チフレーム同期ビット検出手段（300）が検出するマル
チフレーム同期ビットが、予め定められた時間、同期外
れを発生しないことを確認する。
従って一組のビット抽出手段100、遅延手段200およびマ
ルチフレーム同期ビット検出手段300により、ハイウェ
イ１上の多種類、複数のマルチフレーム同期ビットを総
て検出可能となり、当該マルチフレーム同期検出回路の
経済性を向上することが可能となる。
ルチフレーム同期ビット検出手段300により、ハイウェ
イ１上の多種類、複数のマルチフレーム同期ビットを総
て検出可能となり、当該マルチフレーム同期検出回路の
経済性を向上することが可能となる。
以下、本発明の一実施例を図面により説明する。第２図
は本発明の一実施例による多重マルチフレーム同期検出
回路を示す図であり、第３図は第２図におけるマルチフ
レーム同期検出過程の一例を示す図であり、第４図は第
２図におけるマルチフレーム同期外れ検出過程の一例を
示す図である。なお、全図を通じて同一符号は同一対象
物を示す。また対象とするフレーム構成および信号情報
構成は、それぞれ第５図および第６図に示す通りとす
る。
は本発明の一実施例による多重マルチフレーム同期検出
回路を示す図であり、第３図は第２図におけるマルチフ
レーム同期検出過程の一例を示す図であり、第４図は第
２図におけるマルチフレーム同期外れ検出過程の一例を
示す図である。なお、全図を通じて同一符号は同一対象
物を示す。また対象とするフレーム構成および信号情報
構成は、それぞれ第５図および第６図に示す通りとす
る。
第２図において、ビット抽出手段100としてゲート22
が、遅延手段200としてシフトレジスタ24およびゲート2
5−１乃至25−ｎが、マルチフレーム同期ビット検出手
段300として排他論理和回路27−１乃至27−ｎおよびレ
ジスタ29が、タイミング制御手段400としてマイクロプ
ロセッサ32、ビットタイミング作成回路23およびマルチ
フレームタイミング作成回路26が、記憶手段500として
マルチフレーム同期タイミングメモリ34が、それぞれ設
けられている。またマルチフレーム同期外れ監視手段
（600）は、第３図ステップS16およびS17を実行するマ
イクロプロセッサ32により実現される。なお信号情報レ
ジスタ30および信号情報メモリ35は、マルチフレーム同
期が検出された信号情報を、図示されぬ上位処理装置へ
伝達する手段であり、マイクロプログラムメモリ33はマ
イクロプロセッサ32の動作を制御するマイクロプログラ
ムを格納する手段である。
が、遅延手段200としてシフトレジスタ24およびゲート2
5−１乃至25−ｎが、マルチフレーム同期ビット検出手
段300として排他論理和回路27−１乃至27−ｎおよびレ
ジスタ29が、タイミング制御手段400としてマイクロプ
ロセッサ32、ビットタイミング作成回路23およびマルチ
フレームタイミング作成回路26が、記憶手段500として
マルチフレーム同期タイミングメモリ34が、それぞれ設
けられている。またマルチフレーム同期外れ監視手段
（600）は、第３図ステップS16およびS17を実行するマ
イクロプロセッサ32により実現される。なお信号情報レ
ジスタ30および信号情報メモリ35は、マルチフレーム同
期が検出された信号情報を、図示されぬ上位処理装置へ
伝達する手段であり、マイクロプログラムメモリ33はマ
イクロプロセッサ32の動作を制御するマイクロプログラ
ムを格納する手段である。
第２図および第３図において、多重マルチフレーム同期
検出回路が多重マルチフレームを識別する場合には、マ
イクロプロセッサ32はビットタイミング作成回路23にハ
イウェイ21上の各フレームＦの、タイムスロットTS0の
ビットb0を抽出するタイミングを指定する。
検出回路が多重マルチフレームを識別する場合には、マ
イクロプロセッサ32はビットタイミング作成回路23にハ
イウェイ21上の各フレームＦの、タイムスロットTS0の
ビットb0を抽出するタイミングを指定する。
ビットタイミング作成回路23は、マイクロプロセッサ32
から指定されたタイミングで、ゲート22に導通信号を伝
達する。その結果ゲート22はハイウェイ21上の各フレー
ムＦから、タイムスロットTS0のビットb0の到着時間領
域だけ導通状態となり、タイムスロットTS0のビットb0
のみを抽出し、シフトレジスタ24および排他論理和回路
27−１乃至27−ｎに伝達する。
から指定されたタイミングで、ゲート22に導通信号を伝
達する。その結果ゲート22はハイウェイ21上の各フレー
ムＦから、タイムスロットTS0のビットb0の到着時間領
域だけ導通状態となり、タイムスロットTS0のビットb0
のみを抽出し、シフトレジスタ24および排他論理和回路
27−１乃至27−ｎに伝達する。
シフトレジスタ24は、入力端子Ｉから入力されるビット
b0を１フレーム乃至ｎフレーム遅延させ、出力端子Q1乃
至Qnから出力させる。
b0を１フレーム乃至ｎフレーム遅延させ、出力端子Q1乃
至Qnから出力させる。
かかる状態で、マイクロプロセッサ32はマルチフレーム
タイミング作成回路26に対し、マルチフレーム数「２」
を指定する。
タイミング作成回路26に対し、マルチフレーム数「２」
を指定する。
マルチフレームタイミング作成回路26は、マイクロプロ
セッサ32から指定されたマルチフレーム数「２」に対応
して、ゲート25−１に導通信号を伝達する。その結果複
数のゲート25−１乃至25−ｎの内、ゲート25−１のみが
導通状態となり、シフトレジスタ24の出力端子Q1から出
力される１フレーム遅延されたタイムスロットTS0のビ
ットb0が、排他論理和回路27−１に伝達される。
セッサ32から指定されたマルチフレーム数「２」に対応
して、ゲート25−１に導通信号を伝達する。その結果複
数のゲート25−１乃至25−ｎの内、ゲート25−１のみが
導通状態となり、シフトレジスタ24の出力端子Q1から出
力される１フレーム遅延されたタイムスロットTS0のビ
ットb0が、排他論理和回路27−１に伝達される。
排他論理和回路27−１は、ゲート22から伝達されるタイ
ムスロットTS0のビットb0と、ゲート25−１から伝達さ
れる１フレーム遅延後のタイムスロットTS0のビットb0
との論理値が相反する場合に検出信号28−１を出力す
る。
ムスロットTS0のビットb0と、ゲート25−１から伝達さ
れる１フレーム遅延後のタイムスロットTS0のビットb0
との論理値が相反する場合に検出信号28−１を出力す
る。
従ってタイムスロットTS0のビットb0にマルチフレーム
数「２」のマルチフレーム同期ビットMFが存在しなけれ
ば、排他論理和回路27−１から検出信号28−１が出力さ
れることは無い。
数「２」のマルチフレーム同期ビットMFが存在しなけれ
ば、排他論理和回路27−１から検出信号28−１が出力さ
れることは無い。
マルチフレーム数「２」のマルチフレーム同期ビットMF
が存在しないことを確認したマイクロプロセッサ32は、
次にマルチフレームタイミング作成回路26に対してマル
チフレーム数「３」を指定し、マルチフレームタイミン
グ作成回路26にゲート25−２に導通信号を伝達させ、ゲ
ート25−２にシフトレジスタ24の出力端子Ｑ−２から出
力される２フレーム遅延されたタイムスロットTS0のビ
ットb0を排他論理和回路27−２に伝達させる。
が存在しないことを確認したマイクロプロセッサ32は、
次にマルチフレームタイミング作成回路26に対してマル
チフレーム数「３」を指定し、マルチフレームタイミン
グ作成回路26にゲート25−２に導通信号を伝達させ、ゲ
ート25−２にシフトレジスタ24の出力端子Ｑ−２から出
力される２フレーム遅延されたタイムスロットTS0のビ
ットb0を排他論理和回路27−２に伝達させる。
排他論理和回路27−２は、タイムスロットTS0のビットb
0にマルチフレーム数「３」のマルチフレーム同期ビッ
トMFが存在しなければ、検出信号28−２を出力すること
は無い。
0にマルチフレーム数「３」のマルチフレーム同期ビッ
トMFが存在しなければ、検出信号28−２を出力すること
は無い。
以下同様にして、マイクロプロセッサ32はマルチフレー
ムタイミング作成回路26にマルチフレーム数「４」乃至
「ｎ＋１」を伝達し、タイムスロットTS0のヒットb0に
マルチフレーム同期ビットMFが存在するか否かを検査す
る。
ムタイミング作成回路26にマルチフレーム数「４」乃至
「ｎ＋１」を伝達し、タイムスロットTS0のヒットb0に
マルチフレーム同期ビットMFが存在するか否かを検査す
る。
タイムスロットTS0のビットb0に、マルチフレーム数
「２」乃至「ｎ＋１」のマルチフレーム同期ビットMFが
存在しないことを確認したマイクロプロセッサ32は、次
にビットタイミング作成回路23に対し、ハイウェイ21上
の各フレームＦの、タイムスロットTS0のビットb1を抽
出するタイミングを指定した後、前述と同様にマルチフ
レームタイミング作成回路26にマルチフレーム数「２」
乃至「ｎ＋１」を指定し、タイムスロットTS0のビットb
1にマルチフレーム同期ビットMFが存在するか否かを検
査する。
「２」乃至「ｎ＋１」のマルチフレーム同期ビットMFが
存在しないことを確認したマイクロプロセッサ32は、次
にビットタイミング作成回路23に対し、ハイウェイ21上
の各フレームＦの、タイムスロットTS0のビットb1を抽
出するタイミングを指定した後、前述と同様にマルチフ
レームタイミング作成回路26にマルチフレーム数「２」
乃至「ｎ＋１」を指定し、タイムスロットTS0のビットb
1にマルチフレーム同期ビットMFが存在するか否かを検
査する。
以下同様にして、マイクロプロセッサ32は、ビットタイ
ミング作成回路23に対して、ハイウェイ21上の各フレー
ムＦの最終タイムスロットTSnのビットb7迄を抽出する
タイミングを順次指定し、マルチフレーム数「２」乃至
「ｎ＋１」のマルチフレーム同期ビットMFの有無を検査
する（第３図ステップS11乃至S14）。
ミング作成回路23に対して、ハイウェイ21上の各フレー
ムＦの最終タイムスロットTSnのビットb7迄を抽出する
タイミングを順次指定し、マルチフレーム数「２」乃至
「ｎ＋１」のマルチフレーム同期ビットMFの有無を検査
する（第３図ステップS11乃至S14）。
第５図および第６図に示されるフレーム構成および信号
情報構成においては、タイムスロットTS0のビットb3乃
至ビットb7にそれぞれマルチフレーム数「８」のマルチ
フレーム同期ビットMFが存在することが検出され、また
タイムスロットTS2のビットb3乃至ビットb7にそれぞれ
マルチフレーム数「16」のマルチフレーム同期ビットMF
が存在することが検出される。
情報構成においては、タイムスロットTS0のビットb3乃
至ビットb7にそれぞれマルチフレーム数「８」のマルチ
フレーム同期ビットMFが存在することが検出され、また
タイムスロットTS2のビットb3乃至ビットb7にそれぞれ
マルチフレーム数「16」のマルチフレーム同期ビットMF
が存在することが検出される。
マイクロプロセッサ32は、マルチフレーム同期ビットMF
が検出されたタイムスロット、ビット、マルチフレーム
数および検出時点等のマルチフレーム同期タイミングを
マルチフレーム同期タイミングメモリ34に記憶する（ス
テップS15）。
が検出されたタイムスロット、ビット、マルチフレーム
数および検出時点等のマルチフレーム同期タイミングを
マルチフレーム同期タイミングメモリ34に記憶する（ス
テップS15）。
更にマイクロプロセッサ32は、マルチフレーム同期タイ
ミングメモリ34に記憶したマルチフレーム同期タイミン
グに基づき、同期外れが無いかを一定時間監視し（ステ
ップS16）、総て同期外れの無いことが確認されると、
マルチフレーム同期検出過程を終了する（ステップS17
およびS18）。
ミングメモリ34に記憶したマルチフレーム同期タイミン
グに基づき、同期外れが無いかを一定時間監視し（ステ
ップS16）、総て同期外れの無いことが確認されると、
マルチフレーム同期検出過程を終了する（ステップS17
およびS18）。
かかる状態で、マイクロプロセッサ32はマルチフレーム
同期タイミングメモリ34に記憶されたマルチフレーム同
期タイミングをビットタイミング作成回路23に指定し、
ゲート22を介してタイムスロットTS0のビットb3乃至ビ
ットb7により伝送される総ての信号情報に相当する信号
ビットS1乃至S30、並びにタイムスロットTS2のビットb3
乃至ビットb7により伝送される総ての信号情報に相当す
る信号ビットS1乃至S60を、シフトレジスタ24および信
号情報レジスタ30を介して信号情報メモリ35に蓄積し、
図示されぬ上位処理装置から読取り指示が伝達された際
に、レジスタ36を介して信号情報メモリ35の蓄積内容
（信号情報）を伝達する。
同期タイミングメモリ34に記憶されたマルチフレーム同
期タイミングをビットタイミング作成回路23に指定し、
ゲート22を介してタイムスロットTS0のビットb3乃至ビ
ットb7により伝送される総ての信号情報に相当する信号
ビットS1乃至S30、並びにタイムスロットTS2のビットb3
乃至ビットb7により伝送される総ての信号情報に相当す
る信号ビットS1乃至S60を、シフトレジスタ24および信
号情報レジスタ30を介して信号情報メモリ35に蓄積し、
図示されぬ上位処理装置から読取り指示が伝達された際
に、レジスタ36を介して信号情報メモリ35の蓄積内容
（信号情報）を伝達する。
次に多重マルチフレーム同期検出回路が検出中のマルチ
フレーム同期ビットMFに対するマルチフレーム同期外れ
検出過程を第４図に示す。（なお第２図との対応は省略
する）。
フレーム同期ビットMFに対するマルチフレーム同期外れ
検出過程を第４図に示す。（なお第２図との対応は省略
する）。
多重マルチフレーム同期検出回路は同期外れとなったタ
イムスロット番号およびビットを検出し、同期外れ情報
としてメモリに記憶する（第４図信号ステップS21）。
イムスロット番号およびビットを検出し、同期外れ情報
としてメモリに記憶する（第４図信号ステップS21）。
多重マルチフレーム同期検出回路は、同期外れ情報を基
に定期的にマルチフレーム同期を監視し、正常に戻った
か否かを検査し、正常に戻った場合には、同期外れ情報
をメモリから削除する（ステップS22乃至S24）。
に定期的にマルチフレーム同期を監視し、正常に戻った
か否かを検査し、正常に戻った場合には、同期外れ情報
をメモリから削除する（ステップS22乃至S24）。
また他に同期外れ情報が存在する場合には、継続監視す
る（ステップS25）。
る（ステップS25）。
以上の説明から明らかな如く、本実施例によれば、マイ
クロプロセッサ32がゲート22および25−１乃至25−ｎ、
ビットタイミング作成回路23、シフトレジスタ24、マル
チフレームタイミング作成回路26および排他論理和回路
27−１乃至27−ｎを総ての指定ビット抽出タイミングお
よび指定遅延フレーム数の組合わせに対応して繰返し使
用することにより、多種類、複数のマルチフレーム同期
ビットMFを検出し、検出結果をマルチフレーム同期タイ
ミングメモリ34に記憶し、更に検出したマルチフレーム
同期ビットが同期外れを発生しないか、一定期間監視す
る。
クロプロセッサ32がゲート22および25−１乃至25−ｎ、
ビットタイミング作成回路23、シフトレジスタ24、マル
チフレームタイミング作成回路26および排他論理和回路
27−１乃至27−ｎを総ての指定ビット抽出タイミングお
よび指定遅延フレーム数の組合わせに対応して繰返し使
用することにより、多種類、複数のマルチフレーム同期
ビットMFを検出し、検出結果をマルチフレーム同期タイ
ミングメモリ34に記憶し、更に検出したマルチフレーム
同期ビットが同期外れを発生しないか、一定期間監視す
る。
なお、第２図乃至第６図はあく迄本発明の一実施例に過
ぎず、例えば検出対象となるハイウェイ上のフレーム構
成および信号情報構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
ぎず、例えば検出対象となるハイウェイ上のフレーム構
成および信号情報構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
以上、本発明によれば、多種類、複数のマルチフレーム
同期を少数の回路を繰返し使用することにより検出可能
となり、当該マルチフレーム同期検出回路の経済性を向
上することが出来る。
同期を少数の回路を繰返し使用することにより検出可能
となり、当該マルチフレーム同期検出回路の経済性を向
上することが出来る。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による多重マルチフレーム同期検出回路を示す図、
第３図は第２図におけるマルチフレーム同期検出過程の
一例を示す図、第４図は第２図におけるマルチフレーム
同期外れ検出過程の一例を示す図、第５図は本発明の対
象となるフレーム構成の一例を示す図、第６図は第５図
における信号情報構成の一例を示す図、第７図は従来あ
るマルチフレーム同期検出回路の一例を示す図である。 図において、１および21はハイウェイ、２−１乃至２−
５、３−１乃至３−５、22および25−１乃至25−ｎはゲ
ート、４−１乃至４−５および５−１乃至５−５はタイ
ミング作成回路、６−１乃至６−５、７−１乃至７−５
および24はシフトレジスタ、８−１乃至８−５、９−１
乃至９−５および27−１乃至27−ｎは排他論理和回路、
10−１乃至10−５、11−１乃至11−５および28−１乃至
28−ｎは検出信号、29および36はレジスタ、30は信号情
報レジスタ、32はマイクロプロセッサ、33はマイクロプ
ログラムメモリ、34はマルチフレーム同期タイミングメ
モリ、35は信号情報メモリ、100はビット抽出手段、200
は遅延手段、300はマルチフレーム同期ビット検出手
段、400はタイミング制御手段、500は記憶手段、600は
マルチフレーム同期外れ監視手段、を示す。
施例による多重マルチフレーム同期検出回路を示す図、
第３図は第２図におけるマルチフレーム同期検出過程の
一例を示す図、第４図は第２図におけるマルチフレーム
同期外れ検出過程の一例を示す図、第５図は本発明の対
象となるフレーム構成の一例を示す図、第６図は第５図
における信号情報構成の一例を示す図、第７図は従来あ
るマルチフレーム同期検出回路の一例を示す図である。 図において、１および21はハイウェイ、２−１乃至２−
５、３−１乃至３−５、22および25−１乃至25−ｎはゲ
ート、４−１乃至４−５および５−１乃至５−５はタイ
ミング作成回路、６−１乃至６−５、７−１乃至７−５
および24はシフトレジスタ、８−１乃至８−５、９−１
乃至９−５および27−１乃至27−ｎは排他論理和回路、
10−１乃至10−５、11−１乃至11−５および28−１乃至
28−ｎは検出信号、29および36はレジスタ、30は信号情
報レジスタ、32はマイクロプロセッサ、33はマイクロプ
ログラムメモリ、34はマルチフレーム同期タイミングメ
モリ、35は信号情報メモリ、100はビット抽出手段、200
は遅延手段、300はマルチフレーム同期ビット検出手
段、400はタイミング制御手段、500は記憶手段、600は
マルチフレーム同期外れ監視手段、を示す。
Claims (1)
- 【請求項１】ハイウェイ（１）上の各フレーム内の指定
ビットを抽出するビット抽出手段（100）と、 前記ビット抽出手段（100）により抽出されたビットを
指定フレーム数だけ遅延させる遅延手段（200）と、 前記ビット抽出手段（100）が抽出したビットの論理値
と、前記遅延手段（200）が遅延させたビットの論理値
とが、予め定められた関係を満足するか否かを検査する
ことにより、マルチフレーム同期ビットを検出するマル
チフレーム同期ビット検出手段（300）と、 前記マルチフレーム同期ビット検出手段（300）が、前
記ビット抽出手段（100）により抽出された一つのビッ
トと、前記遅延手段（200）により遅延させられた一つ
のビットとにより前記マルチフレーム同期ビットの検査
を実行し終わる度に、前記遅延手段（200）に指定する
遅延フレーム数を一フレーム宛変化させ、予め定められ
た範囲内の遅延フレーム数を総て指定し終わる度に、前
記ビット抽出手段（100）に指定するビット抽出タイミ
ングを、予め定められたビット位置の範囲内で一ビット
宛変化させるタイミング制御手段（400）と、 前記マルチフレーム同期ビット検出手段（300）がマル
チフレーム同期ビットを検出した時点と、前記タイミン
グ制御手段（400）が前記ビット抽出手段（100）および
遅延手段（200）に指定した前記タイミングおよびフレ
ーム数を記憶する記憶手段（500）と、 前記マルチフレーム同期ビット検出手段（300）が検出
するマルチフレーム同期ビットが、予め定められた時
間、同期外れを発生しないことを確認するマルチフレー
ム同期外れ監視手段（600）とを設けることを特徴とす
る多重マルチフレーム同期検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248012A JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
| US07/108,111 US4811367A (en) | 1986-10-17 | 1987-10-14 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
| CA000549460A CA1264384A (en) | 1986-10-17 | 1987-10-16 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
| EP87115169A EP0264854B1 (en) | 1986-10-17 | 1987-10-16 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
| DE3789042T DE3789042T2 (de) | 1986-10-17 | 1987-10-16 | Anordnung zum Detektieren von verschiedenartiger Mehrrahmensynchronisation auf einer digitalen Übertragungsleitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248012A JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102425A JPS63102425A (ja) | 1988-05-07 |
| JPH0728280B2 true JPH0728280B2 (ja) | 1995-03-29 |
Family
ID=17171879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248012A Expired - Lifetime JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4811367A (ja) |
| EP (1) | EP0264854B1 (ja) |
| JP (1) | JPH0728280B2 (ja) |
| CA (1) | CA1264384A (ja) |
| DE (1) | DE3789042T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644746B2 (ja) * | 1988-03-25 | 1994-06-08 | 富士通株式会社 | 並列型パルス挿入回路 |
| FR2631762B1 (fr) * | 1988-05-18 | 1991-02-15 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
| GB8823336D0 (en) * | 1988-10-05 | 1989-07-05 | British Aerospace | Digital communications systems |
| FR2640450B1 (fr) * | 1988-12-09 | 1993-06-04 | Thomson Csf | Dispositif de synchronisation pour une suite de trames a longueur variable |
| US4930125A (en) * | 1989-01-30 | 1990-05-29 | General Datacom, Inc. | Multiplexer frame synchronization technique |
| EP0390978A1 (en) * | 1989-04-03 | 1990-10-10 | Koninklijke Philips Electronics N.V. | Communication system with a two-wire serial backbone bus for connecting bridges to secondary three-wire buses |
| US5060239A (en) * | 1989-05-12 | 1991-10-22 | Alcatel Na Network Systems Corp. | Transfer strobe time delay selector and method for performing same |
| JPH0323732A (ja) * | 1989-06-20 | 1991-01-31 | Fujitsu Ltd | フレーム同期処理方式 |
| US5005191A (en) * | 1989-06-30 | 1991-04-02 | Sgs-Thomson Microelectronics, Inc. | System for synchronizing data frame groups in a serial bit stream |
| US4974223A (en) * | 1989-09-18 | 1990-11-27 | International Business Machines Corporation | Parallel architecture for high speed flag detection and packet identification |
| GB9004188D0 (en) * | 1990-02-23 | 1990-04-18 | Plessey Telecomm | Method and apparatus for detecting a frame alignment word in a data stream |
| JPH04373338A (ja) * | 1991-06-24 | 1992-12-25 | Graphics Commun Technol:Kk | チャンネル間同期化方法及び装置 |
| GB2266979A (en) * | 1992-05-12 | 1993-11-17 | Apple Computer | Phase register for synchronization of multiple signal processors. |
| USRE39395E1 (en) | 1992-11-02 | 2006-11-14 | Negotiated Data Solutions Llc | Data communication network with transfer port, cascade port and/or frame synchronizing signal |
| US5406559A (en) * | 1992-11-02 | 1995-04-11 | National Semiconductor Corporation | Isochronous link protocol |
| USRE39116E1 (en) | 1992-11-02 | 2006-06-06 | Negotiated Data Solutions Llc | Network link detection and generation |
| EP0596651A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network for data communication with isochronous capability |
| EP0596648A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network link endpoint capability detection |
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| US5521912A (en) * | 1994-12-20 | 1996-05-28 | At&T Corp. | Time slot shifter enhances data concentration |
| US5533018A (en) | 1994-12-21 | 1996-07-02 | National Semiconductor Corporation | Multi-protocol packet framing over an isochronous network |
| JPH08195740A (ja) * | 1995-01-18 | 1996-07-30 | Nec Corp | ビット同期回路 |
| US5805597A (en) * | 1996-06-04 | 1998-09-08 | National Semiconductor Corporation | Method and apparatus for providing low power basic telephony type service over a twisted pair ethernet physical layer |
| DE19961131A1 (de) * | 1999-12-17 | 2002-07-18 | Siemens Ag | Vorrichtung und Verfahren zum Ausgleichen von Datenlaufzeiten |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541456A (en) * | 1967-12-18 | 1970-11-17 | Bell Telephone Labor Inc | Fast reframing circuit for digital transmission systems |
| NL7110022A (ja) * | 1971-07-21 | 1973-01-23 | ||
| FR2217872B1 (ja) * | 1973-02-12 | 1976-05-14 | Cit Alcatel | |
| US4404675A (en) * | 1981-04-27 | 1983-09-13 | Gte Automatic Electric Incorporated | Frame detection and synchronization system for high speed digital transmission systems |
| JPS5864844A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | 同期検出方式 |
| US4493093A (en) * | 1982-11-08 | 1985-01-08 | Eastman Kodak Company | Zero overhead sync in data recording |
| US4611336A (en) * | 1984-02-21 | 1986-09-09 | Calculagraph Company | Frame synchronization for distributed framing pattern in electronic communication systems |
| EP0166274A3 (de) * | 1984-06-04 | 1988-09-14 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Ermitteln bestimmter Bitmuster in seriell auftretenden binären Signalen |
-
1986
- 1986-10-17 JP JP61248012A patent/JPH0728280B2/ja not_active Expired - Lifetime
-
1987
- 1987-10-14 US US07/108,111 patent/US4811367A/en not_active Expired - Fee Related
- 1987-10-16 DE DE3789042T patent/DE3789042T2/de not_active Expired - Fee Related
- 1987-10-16 CA CA000549460A patent/CA1264384A/en not_active Expired
- 1987-10-16 EP EP87115169A patent/EP0264854B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63102425A (ja) | 1988-05-07 |
| US4811367A (en) | 1989-03-07 |
| EP0264854A3 (en) | 1989-11-02 |
| EP0264854B1 (en) | 1994-02-09 |
| EP0264854A2 (en) | 1988-04-27 |
| CA1264384A (en) | 1990-01-09 |
| DE3789042D1 (de) | 1994-03-24 |
| DE3789042T2 (de) | 1994-06-30 |
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