JPS6184941A - 伝送系におけるクロック同期方法 - Google Patents
伝送系におけるクロック同期方法Info
- Publication number
- JPS6184941A JPS6184941A JP59206224A JP20622484A JPS6184941A JP S6184941 A JPS6184941 A JP S6184941A JP 59206224 A JP59206224 A JP 59206224A JP 20622484 A JP20622484 A JP 20622484A JP S6184941 A JPS6184941 A JP S6184941A
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- JP
- Japan
- Prior art keywords
- clock
- transmission
- transmission system
- reception
- phase difference
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- Granted
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- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ伝送系のクロック同期方式に係り、特
にループ状に結合された。ループ伝送系等に好適な伝送
系におけるクロック同期方式に関する。
にループ状に結合された。ループ伝送系等に好適な伝送
系におけるクロック同期方式に関する。
ループ伝送系における１つの問題は、クロックの同期で
ある。すなわち、直線状の伝送路では、最上流からクロ
ックを供給し、下流はそれに同期させれば良いが、ルー
プの場合最上流すなわち始点がない、そのため、現在は
、特定の１つのノードを始点および終点にして、そのノ
ードで伝播遅延による位相のずれを調整しているが、そ
の機構が複雑になり、また装置が同じ物で実現できない
という問題があった 〔発明の目的〕 本発明の目的は、これまで特定なノードで元になるクロ
ックを供給し、かつ位相調整が必要であったループ伝送
系を各ノードで行ない、ノード装置を均一な構造とし、
かつ位相調整の機構を単純化する伝送系におけるクロッ
ク同期方式を提供することにある。
ある。すなわち、直線状の伝送路では、最上流からクロ
ックを供給し、下流はそれに同期させれば良いが、ルー
プの場合最上流すなわち始点がない、そのため、現在は
、特定の１つのノードを始点および終点にして、そのノ
ードで伝播遅延による位相のずれを調整しているが、そ
の機構が複雑になり、また装置が同じ物で実現できない
という問題があった 〔発明の目的〕 本発明の目的は、これまで特定なノードで元になるクロ
ックを供給し、かつ位相調整が必要であったループ伝送
系を各ノードで行ない、ノード装置を均一な構造とし、
かつ位相調整の機構を単純化する伝送系におけるクロッ
ク同期方式を提供することにある。
本発明は、各ノードで行なう受信クロックの再生におけ
るデータとクロックの位相調整に不感帯を設けることに
よって、ループ状に結合した場合−巡したクロックの位
相差を各ノードの位相差不感帯で吸収することによって
、特殊ノードでのクロック供給と位相差調整を不要にし
たものである。
るデータとクロックの位相調整に不感帯を設けることに
よって、ループ状に結合した場合−巡したクロックの位
相差を各ノードの位相差不感帯で吸収することによって
、特殊ノードでのクロック供給と位相差調整を不要にし
たものである。
以下１本発明の一実施例を説明する。
第１図は１本発明の効果を最大に発揮できる、ループ伝
送系の一構成を示したもので、 １ （１’ａ〜ｌｃ）
は伝送制御装置（以下ノードと呼ぶ）、２は伝送路、３
（３Ａ〜３Ｂ）は伝送系を利用する端末装置あるいは
コンピュータを示したもので、３Ａ〜３Ｂは、１８〜１
ｂを介して互いに通信を行なうものである。
送系の一構成を示したもので、 １ （１’ａ〜ｌｃ）
は伝送制御装置（以下ノードと呼ぶ）、２は伝送路、３
（３Ａ〜３Ｂ）は伝送系を利用する端末装置あるいは
コンピュータを示したもので、３Ａ〜３Ｂは、１８〜１
ｂを介して互いに通信を行なうものである。
このようなループ伝送系において、各ノードから送信さ
れるデータはビットシリアルに送り出され、下流のノー
ドでそれを受信し、あるいは中継して、さらに下流へ送
信する。
れるデータはビットシリアルに送り出され、下流のノー
ドでそれを受信し、あるいは中継して、さらに下流へ送
信する。
この場合、一般には、ビットシリアルなデータは、受信
側においてそのデータに同期したクロックを再生し、そ
のクロックによってシフトレジスタに入力し、それを並
列に変換、あるいは１ビット程度の遅延で下流に中継す
る。
側においてそのデータに同期したクロックを再生し、そ
のクロックによってシフトレジスタに入力し、それを並
列に変換、あるいは１ビット程度の遅延で下流に中継す
る。
このクロックの再生には一般に位相同期回路（Ｐｈａｓ
ｅ １ｏｃｋｅｄ １ｏｏｐ ： ＰＬＬ）を用いる。
ｅ １ｏｃｋｅｄ １ｏｏｐ ： ＰＬＬ）を用いる。
これは、データ線の他にクロックを設ける必要がないた
めである。第２図は、そのメカニズムを従来方式で説明
したもので、ノード１の内部のグロック同期に係わる部
分を抽出して示したものであり、１１ａ＋１１ｂは送受
信制御回路で例えばＭｏｔｏｒｏｌａ社の伝送制御Ｌ
Ｓ Ｉ （ＭＣ６８５４）などが用いられる。１３ａ。
めである。第２図は、そのメカニズムを従来方式で説明
したもので、ノード１の内部のグロック同期に係わる部
分を抽出して示したものであり、１１ａ＋１１ｂは送受
信制御回路で例えばＭｏｔｏｒｏｌａ社の伝送制御Ｌ
Ｓ Ｉ （ＭＣ６８５４）などが用いられる。１３ａ。
１３ｂは、クロック再生回路、１２は基準クロック発生
回路であり、ｌｌａの送信部Ｔは１２のクロックＴＸＣ
に従ってデータを送信し、ｌｌｂの受信部Ｒは第３図に
示したようなタイミングで。
回路であり、ｌｌａの送信部Ｔは１２のクロックＴＸＣ
に従ってデータを送信し、ｌｌｂの受信部Ｒは第３図に
示したようなタイミングで。
１３ｂによって再生されたクロックＲＸＣで受信し、送
信部はＲＸＣと同じタイミングの送信クロックＴＸＣで
送信を行なう。ｌｌａの受信部Ｒでは、１ｂの受信と同
様にクロック再生回路１°３ａで作ったクロックＲＸＣ
で受信する。この場合当然１ａにおいては元のクロック
ＴＸＣと再生したＲＸ、Ｃとの間には伝送路の時間遅延
によって位相差が生じる。そのため、１ａにおいてはそ
の位相差を吸収することが必要となる。
信部はＲＸＣと同じタイミングの送信クロックＴＸＣで
送信を行なう。ｌｌａの受信部Ｒでは、１ｂの受信と同
様にクロック再生回路１°３ａで作ったクロックＲＸＣ
で受信する。この場合当然１ａにおいては元のクロック
ＴＸＣと再生したＲＸ、Ｃとの間には伝送路の時間遅延
によって位相差が生じる。そのため、１ａにおいてはそ
の位相差を吸収することが必要となる。
そこで本発明は、第４図に示す位相同期回路に不感帯を
設けることによって、その位相差を吸収することによっ
て、すべてのノードで第２図における１ｂの回路構成と
することができ、１ａのような回路構成のノードを不要
とするものである。
設けることによって、その位相差を吸収することによっ
て、すべてのノードで第２図における１ｂの回路構成と
することができ、１ａのような回路構成のノードを不要
とするものである。
以下第４図の回路によってその詳細を説明する。
第４図は、受信データＲＤからそれに同期した受信クロ
ックＲＸＣを再生するクロック同期回路を示したもので
、１３１は受信データの変化点検出部、１３２は位相比
較部、１３３はクロック発生部であり、θに応じて調整
したクロックＲＸＣを出力する。
ックＲＸＣを再生するクロック同期回路を示したもので
、１３１は受信データの変化点検出部、１３２は位相比
較部、１３３はクロック発生部であり、θに応じて調整
したクロックＲＸＣを出力する。
１３２においては、データの変化点と、１３３で作られ
たＲＸＣの位相差θを検出し、１３３はそのθに従って
発生周波数ｆを中心値ｆ０から±Ａｆたけ変化させる 第５図はその特性を示したもので、第６図に示すＲＤと
ＲＸＣの位相差Ｏに対して、θが正（進み）のときはｆ
ｏ−Ａｆとし、θが負（遅れ）のときはｆ０＋／Ｕｆと
することによってＲＸＣの位相を調整する。
たＲＸＣの位相差θを検出し、１３３はそのθに従って
発生周波数ｆを中心値ｆ０から±Ａｆたけ変化させる 第５図はその特性を示したもので、第６図に示すＲＤと
ＲＸＣの位相差Ｏに対して、θが正（進み）のときはｆ
ｏ−Ａｆとし、θが負（遅れ）のときはｆ０＋／Ｕｆと
することによってＲＸＣの位相を調整する。
このとき、θとｆとの関係に第５図に示すθ。
（−ｂｉｔなる不感帯を設ける。
すなわち、第６図に示すように、受信データＲＤはＲＸ
Ｃの立ち上り点Ａでサンプルされるため、１θ１（−ｂ
ｉｔの範囲を変動している間はビットずれは発生しない
。この不感帯±θ。は、ループ状に結合した場合のｖｉ
衝となり、−巡したときの位相を整合させることが出来
る。
Ｃの立ち上り点Ａでサンプルされるため、１θ１（−ｂ
ｉｔの範囲を変動している間はビットずれは発生しない
。この不感帯±θ。は、ループ状に結合した場合のｖｉ
衝となり、−巡したときの位相を整合させることが出来
る。
以上は、受信クロック、送信クロックを共通した場合で
あるが、第７図はそれを分離した場合を示したもので、
１４はＴＸＣ再生回路で、１４２は位相差検出部、１４
３はＴＸＣ発生回路で、１３と同様にＲＸＣとＴＸＣの
位相差θ７に応じてＴＸＣの周波数ｆＴえ。を制御する
。
あるが、第７図はそれを分離した場合を示したもので、
１４はＴＸＣ再生回路で、１４２は位相差検出部、１４
３はＴＸＣ発生回路で、１３と同様にＲＸＣとＴＸＣの
位相差θ７に応じてＴＸＣの周波数ｆＴえ。を制御する
。
このＴＸＣの周波数ｆ７え。は１３の機能と同じく不感
帯θＩ、７を持たせるものであり、受信データの波形の
ゆらぎによって受信用クロック再生回路の不感帯を大き
くとれない場合に有効とするものである。
帯θＩ、７を持たせるものであり、受信データの波形の
ゆらぎによって受信用クロック再生回路の不感帯を大き
くとれない場合に有効とするものである。
以上のごとく、本発明によれば、各ノードの構成を同じ
くしてループ伝送系を構成することができ、かつ多少の
擾乱が発生しても安定した伝送を行なうことができ、伝
送系の経済性、各装置の互換性を向上させ、また伝送の
信頼性を向上させる上で効果がある。
くしてループ伝送系を構成することができ、かつ多少の
擾乱が発生しても安定した伝送を行なうことができ、伝
送系の経済性、各装置の互換性を向上させ、また伝送の
信頼性を向上させる上で効果がある。
第１図は本発明を実施するループ伝送系の構成を示すブ
ロック図、第２図はクロック同期方法の従来例を示す構
成図、第３図は第２図の波形を示した波形図、第４図は
本発明クロック同期回路の構成を示すブロック図、第５
図はその特性を示す関係図、第６図はその波形を示す波
形図、第７図は本発明における受信と送信のクロックを
分離した同期回路のブロック図、第８図はその波形を示
す波形図、第９図はその特性を示した関係図である。 １（１８〜１ｃ）：伝送制御装置、２・・・伝送路、３
（３Ａ〜３Ｃ）：端末装置、１３，１４・・・クロ第
１ 目 ％ ２ Ｉ２１ 第 ３ 図 Ｏ 箭４− 図 第５図 ｙｔ 図 一一一→−て
ロック図、第２図はクロック同期方法の従来例を示す構
成図、第３図は第２図の波形を示した波形図、第４図は
本発明クロック同期回路の構成を示すブロック図、第５
図はその特性を示す関係図、第６図はその波形を示す波
形図、第７図は本発明における受信と送信のクロックを
分離した同期回路のブロック図、第８図はその波形を示
す波形図、第９図はその特性を示した関係図である。 １（１８〜１ｃ）：伝送制御装置、２・・・伝送路、３
（３Ａ〜３Ｃ）：端末装置、１３，１４・・・クロ第
１ 目 ％ ２ Ｉ２１ 第 ３ 図 Ｏ 箭４− 図 第５図 ｙｔ 図 一一一→−て
Claims (1)
- 【特許請求の範囲】 １、複数の伝送制御装置を伝送線路で結合した伝送系に
おける、各伝送制御装置の受信データに同期した受信お
よび中継送信クロック再生方式において、受信データの
変化タイミングを抽出し、再生クロックとの位相差を検
出し、該位相差を小さくするよう再生クロックの位相を
調整する際に、位相差に対して一定の不感帯を設けるこ
とを特徴とする伝送系におけるクロック同期方式。 ２、第１項記載のクロック同期方式において、受信クロ
ックと中継送信クロックを分離し、中継送信クロックを
受信クロックに位相同期させ、受信クロック同様に位相
差に不感帯を設けることを特徴とする伝送系におけるク
ロック同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206224A JP2609582B2 (ja) | 1984-10-03 | 1984-10-03 | 伝送系におけるクロック同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206224A JP2609582B2 (ja) | 1984-10-03 | 1984-10-03 | 伝送系におけるクロック同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184941A true JPS6184941A (ja) | 1986-04-30 |
| JP2609582B2 JP2609582B2 (ja) | 1997-05-14 |
Family
ID=16519816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206224A Expired - Lifetime JP2609582B2 (ja) | 1984-10-03 | 1984-10-03 | 伝送系におけるクロック同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2609582B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1097124C (zh) * | 1995-12-19 | 2002-12-25 | 东丽株式会社 | 纤维制品及其制造方法 |
| JP2005160025A (ja) * | 2003-09-04 | 2005-06-16 | Oasis Silicon Systems | 専用クロックマスターのない通信システムが許容可能な範囲外のクロック周波数をつくることを防止するための回路と、システムと、その方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619263A (en) * | 1979-07-26 | 1981-02-23 | Meidensha Electric Mfg Co Ltd | Waveform shaping circuit |
| JPS5713838A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Clock pulse reproduction system |
-
1984
- 1984-10-03 JP JP59206224A patent/JP2609582B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619263A (en) * | 1979-07-26 | 1981-02-23 | Meidensha Electric Mfg Co Ltd | Waveform shaping circuit |
| JPS5713838A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Clock pulse reproduction system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1097124C (zh) * | 1995-12-19 | 2002-12-25 | 东丽株式会社 | 纤维制品及其制造方法 |
| JP2005160025A (ja) * | 2003-09-04 | 2005-06-16 | Oasis Silicon Systems | 専用クロックマスターのない通信システムが許容可能な範囲外のクロック周波数をつくることを防止するための回路と、システムと、その方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2609582B2 (ja) | 1997-05-14 |
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