JPH0728635A - Ｃｐｕアドレス制御回路 - Google Patents
Ｃｐｕアドレス制御回路Info
- Publication number
- JPH0728635A JPH0728635A JP5194228A JP19422893A JPH0728635A JP H0728635 A JPH0728635 A JP H0728635A JP 5194228 A JP5194228 A JP 5194228A JP 19422893 A JP19422893 A JP 19422893A JP H0728635 A JPH0728635 A JP H0728635A
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- Japan
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- circuit
- cpu
- output
- signal
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Abstract
(57)【要約】
【目的】 ＣＰＵ制御用プログラムの配置をＣＰＵのリ
スタートアドレスに依存せずに行えるようにして、プロ
グラム作成の簡易化とメモリの小容量化を図る。 【構成】 ＣＰＵ11から出力されるアドレス信号11は保
持回路２に保持された後出力される。設定回路５はＣＰ
Ｕ11のリスタートアドレスを出力しており、一致検出回
路４は保持回路２から出力されたアドレスと設定回路５
から出力されるアドレスとを比較する。設定回路６はＣ
ＰＵのリスタート時に実行させる命令のアドレスを出力
しており、選択回路３は一致検出回路４で一致が検出さ
れると、保持回路２から出力されるアドレス信号の代わ
りに設定回路６のアドレス信号を出力する。不一致の場
合は保持回路2 から出力されるアドレス信号をそのまま
出力する。 【効果】 変換するか否かの動作自体を別途制御する必
要がなく、また変換用アドレスの変更も簡単に行える。
スタートアドレスに依存せずに行えるようにして、プロ
グラム作成の簡易化とメモリの小容量化を図る。 【構成】 ＣＰＵ11から出力されるアドレス信号11は保
持回路２に保持された後出力される。設定回路５はＣＰ
Ｕ11のリスタートアドレスを出力しており、一致検出回
路４は保持回路２から出力されたアドレスと設定回路５
から出力されるアドレスとを比較する。設定回路６はＣ
ＰＵのリスタート時に実行させる命令のアドレスを出力
しており、選択回路３は一致検出回路４で一致が検出さ
れると、保持回路２から出力されるアドレス信号の代わ
りに設定回路６のアドレス信号を出力する。不一致の場
合は保持回路2 から出力されるアドレス信号をそのまま
出力する。 【効果】 変換するか否かの動作自体を別途制御する必
要がなく、また変換用アドレスの変更も簡単に行える。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵアドレス制御回路
に関し、特にＣＰＵリセット処理等によってＣＰＵがリ
スタートした場合にＣＰＵから出力されるリスタートア
ドレスを所望のアドレスに変換する機能を有するＣＰＵ
アドレス制御回路に関する。
に関し、特にＣＰＵリセット処理等によってＣＰＵがリ
スタートした場合にＣＰＵから出力されるリスタートア
ドレスを所望のアドレスに変換する機能を有するＣＰＵ
アドレス制御回路に関する。
【０００２】
【従来の技術】ＣＰＵを含む情報処理装置や電子機器に
おいては、従来、ＣＰＵから出力されるアドレス信号を
デコードし、デコードした結果に応じて、アクセス先の
デバイス（メモリやＩ／Ｏ等）を決定し、この決定した
デバイスに対してＣＰＵから出力されたアドレス情報を
そのまま渡すのが一般的である。
おいては、従来、ＣＰＵから出力されるアドレス信号を
デコードし、デコードした結果に応じて、アクセス先の
デバイス（メモリやＩ／Ｏ等）を決定し、この決定した
デバイスに対してＣＰＵから出力されたアドレス情報を
そのまま渡すのが一般的である。
【０００３】
【発明が解決しようとする課題】このようなアドレス制
御では、ＣＰＵから出力されたアドレスエリアに常にア
クセス対象のデバイスが存在する必要がある。従って、
ＣＰＵリセット処理等によるＣＰＵのリスタートを考え
ると、ＣＰＵリスタート時の開始アドレスが例えばＦＦ
ＦＦ０Ｈ番地というＣＰＵの場合、メモリエリアの最上
位近傍にメモリデバイスを必要とする。しかし、ＣＰＵ
が指定するこのようなアドレス値にそのまま対応しよう
とすると、ＦＦＦＦ０Ｈ番地にリスタート時にＣＰＵが
実行する命令を配置する必要があり、ＣＰＵに合わせて
制御プログラムを配置しなければならないという制約を
受けることになる。また、その為のメモリデバイス（Ｐ
ＲＯＭ等）を配置する際には、必ずこのエリアを含めて
配置する必要があり、制御プログラムが小容量であって
も大容量のメモリを使用しなければならないという問題
点もある。
御では、ＣＰＵから出力されたアドレスエリアに常にア
クセス対象のデバイスが存在する必要がある。従って、
ＣＰＵリセット処理等によるＣＰＵのリスタートを考え
ると、ＣＰＵリスタート時の開始アドレスが例えばＦＦ
ＦＦ０Ｈ番地というＣＰＵの場合、メモリエリアの最上
位近傍にメモリデバイスを必要とする。しかし、ＣＰＵ
が指定するこのようなアドレス値にそのまま対応しよう
とすると、ＦＦＦＦ０Ｈ番地にリスタート時にＣＰＵが
実行する命令を配置する必要があり、ＣＰＵに合わせて
制御プログラムを配置しなければならないという制約を
受けることになる。また、その為のメモリデバイス（Ｐ
ＲＯＭ等）を配置する際には、必ずこのエリアを含めて
配置する必要があり、制御プログラムが小容量であって
も大容量のメモリを使用しなければならないという問題
点もある。
【０００４】そこで、例えば特開昭６０−１４４８３６
号公報に見られるように、ＣＰＵのアドレス線に接続さ
れたラッチと、ＣＰＵに対するリセット信号を受けてそ
の信号を保持するフリップフロップと、前記ラッチの出
力をプルダウンまたはプルアップする抵抗とを備え、Ｃ
ＰＵにリセットがかけられたときにリセット信号を前記
フリップフロップで保持してその出力により前記ラッチ
の出力をフローティング状態にし、前記抵抗で前記ＣＰ
Ｕが発するアドレス信号の所望のビットをプルダウンま
たはプルアップして、システムプログラムのアドレスを
指定するアドレス信号に変換するようにした技術が提案
されている。
号公報に見られるように、ＣＰＵのアドレス線に接続さ
れたラッチと、ＣＰＵに対するリセット信号を受けてそ
の信号を保持するフリップフロップと、前記ラッチの出
力をプルダウンまたはプルアップする抵抗とを備え、Ｃ
ＰＵにリセットがかけられたときにリセット信号を前記
フリップフロップで保持してその出力により前記ラッチ
の出力をフローティング状態にし、前記抵抗で前記ＣＰ
Ｕが発するアドレス信号の所望のビットをプルダウンま
たはプルアップして、システムプログラムのアドレスを
指定するアドレス信号に変換するようにした技術が提案
されている。
【０００５】このような技術を適用することにより、Ｃ
ＰＵから出力されるリスタートアドレスを所望のアドレ
スに変換することができるため、上述した種々の問題点
は一応解決することができる。
ＰＵから出力されるリスタートアドレスを所望のアドレ
スに変換することができるため、上述した種々の問題点
は一応解決することができる。
【０００６】しかしながら、上記の技術では、リセット
信号をフリップフロップに保持しその出力によりアドレ
ス線に接続されたラッチの出力をフローティング状態に
するため、リスタート後にＣＰＵから出力されるアドレ
ス信号をそのまま有効なものとするためには、フリップ
フロップをリセットしてラッチのフローティング状態を
解除する必要があり、リスタート後に余分な制御が介在
するという問題点がある。また、変換用のアドレスをア
ドレス線に直接に接続したプルダウン抵抗またはプルア
ップ抵抗により生成するため、スタートアドレスに変更
が生じた場合の対処が容易でないという問題点もある。
信号をフリップフロップに保持しその出力によりアドレ
ス線に接続されたラッチの出力をフローティング状態に
するため、リスタート後にＣＰＵから出力されるアドレ
ス信号をそのまま有効なものとするためには、フリップ
フロップをリセットしてラッチのフローティング状態を
解除する必要があり、リスタート後に余分な制御が介在
するという問題点がある。また、変換用のアドレスをア
ドレス線に直接に接続したプルダウン抵抗またはプルア
ップ抵抗により生成するため、スタートアドレスに変更
が生じた場合の対処が容易でないという問題点もある。
【０００７】本発明はこのような従来の問題点を解決し
たもので、その目的は、ＣＰＵからリスタートアドレス
が出力されればそれを所望のアドレスに変換して出力
し、リスタートアドレス以外のアドレスが出力されれ
ば、フリップフロップのリセットといった無駄な制御を
行わなくても、それをそのまま出力することができるＣ
ＰＵアドレス制御回路を提供することにある。
たもので、その目的は、ＣＰＵからリスタートアドレス
が出力されればそれを所望のアドレスに変換して出力
し、リスタートアドレス以外のアドレスが出力されれ
ば、フリップフロップのリセットといった無駄な制御を
行わなくても、それをそのまま出力することができるＣ
ＰＵアドレス制御回路を提供することにある。
【０００８】また本発明の別の目的は、変換用のアドレ
スや検出すべきリスタートアドレスの変更に柔軟に対処
し得るＣＰＵアドレス制御回路を提供することにある。
スや検出すべきリスタートアドレスの変更に柔軟に対処
し得るＣＰＵアドレス制御回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＣＰＵアドレス
制御回路は上記の目的を達成するために、ＣＰＵから出
力されるアドレス信号を前記ＣＰＵから出力されるアド
レスストローブ信号のタイミングにより保持して出力す
るアドレス保持回路と、一致検出用のアドレス信号を出
力する第１のアドレス設定回路と、前記アドレス保持回
路から出力されるアドレス信号と前記第１のアドレス設
定回路から出力されるアドレス信号とを比較するアドレ
ス一致検出回路と、変換用のアドレス信号を出力する第
２のアドレス設定回路と、前記アドレス保持回路から出
力されるアドレス信号と前記第２のアドレス設定回路か
ら出力されるアドレス信号のうち前記アドレス一致検出
回路の比較結果に応じた一方を選択して出力するアドレ
ス選択回路とを有している。
制御回路は上記の目的を達成するために、ＣＰＵから出
力されるアドレス信号を前記ＣＰＵから出力されるアド
レスストローブ信号のタイミングにより保持して出力す
るアドレス保持回路と、一致検出用のアドレス信号を出
力する第１のアドレス設定回路と、前記アドレス保持回
路から出力されるアドレス信号と前記第１のアドレス設
定回路から出力されるアドレス信号とを比較するアドレ
ス一致検出回路と、変換用のアドレス信号を出力する第
２のアドレス設定回路と、前記アドレス保持回路から出
力されるアドレス信号と前記第２のアドレス設定回路か
ら出力されるアドレス信号のうち前記アドレス一致検出
回路の比較結果に応じた一方を選択して出力するアドレ
ス選択回路とを有している。
【００１０】ここで、前記一致検出用のアドレス信号は
前記ＣＰＵのリスタート時に出力されるアドレスを示
し、前記変換用のアドレス信号はリスタート時に前記Ｃ
ＰＵに実行させるべき命令を記憶するメモリのアドレス
に設定されている。
前記ＣＰＵのリスタート時に出力されるアドレスを示
し、前記変換用のアドレス信号はリスタート時に前記Ｃ
ＰＵに実行させるべき命令を記憶するメモリのアドレス
に設定されている。
【００１１】また、前記第１および第２のアドレス設定
回路は、前記ＣＰＵのアドレス信号のビット数に等しい
ディップスイッチを有し、該ディップスイッチのオン，
オフにより前記一致検出用のアドレス信号および前記変
換用のアドレス信号の設定を行う構成を有している。
回路は、前記ＣＰＵのアドレス信号のビット数に等しい
ディップスイッチを有し、該ディップスイッチのオン，
オフにより前記一致検出用のアドレス信号および前記変
換用のアドレス信号の設定を行う構成を有している。
【００１２】
【作用】本発明のＣＰＵアドレス制御回路においては、
第１のアドレス設定回路がディップスイッチの設定に応
じてＣＰＵのリスタート時に出力されるアドレス信号を
出力し、第２のアドレス設定回路がディップスイッチの
設定に応じて、ＣＰＵにリスタート時に実行させるべき
命令を記憶するメモリのアドレスを示す変換用のアドレ
ス信号を出力しており、ＣＰＵのリセット等によりＣＰ
Ｕからリスタート時のアドレスが出力されると、それが
アドレス保持回路に保持されてアドレス一致検出回路と
アドレス選択回路に出力され、アドレス一致検出回路が
そのアドレス信号と第１のアドレス設定回路から出力さ
れているアドレス信号との一致を検出し、アドレス選択
回路が第２のアドレス設定回路から出力されている変換
用のアドレス信号を選択して出力する。これにより、Ｃ
ＰＵのリスタート時には、ＣＰＵが出力するリスタート
アドレスにかかわらず、第１のアドレス設定回路に設定
したアドレスが使われ、そこに記憶した命令を実行させ
ることができる。その後、ＣＰＵからリスタートアドレ
ス以外のアドレスが出力されると、アドレス検出回路で
一致が検出されないことから、アドレス選択回路がアド
レス保持回路の出力つまりＣＰＵが出力したアドレス信
号を選択して出力する。
第１のアドレス設定回路がディップスイッチの設定に応
じてＣＰＵのリスタート時に出力されるアドレス信号を
出力し、第２のアドレス設定回路がディップスイッチの
設定に応じて、ＣＰＵにリスタート時に実行させるべき
命令を記憶するメモリのアドレスを示す変換用のアドレ
ス信号を出力しており、ＣＰＵのリセット等によりＣＰ
Ｕからリスタート時のアドレスが出力されると、それが
アドレス保持回路に保持されてアドレス一致検出回路と
アドレス選択回路に出力され、アドレス一致検出回路が
そのアドレス信号と第１のアドレス設定回路から出力さ
れているアドレス信号との一致を検出し、アドレス選択
回路が第２のアドレス設定回路から出力されている変換
用のアドレス信号を選択して出力する。これにより、Ｃ
ＰＵのリスタート時には、ＣＰＵが出力するリスタート
アドレスにかかわらず、第１のアドレス設定回路に設定
したアドレスが使われ、そこに記憶した命令を実行させ
ることができる。その後、ＣＰＵからリスタートアドレ
ス以外のアドレスが出力されると、アドレス検出回路で
一致が検出されないことから、アドレス選択回路がアド
レス保持回路の出力つまりＣＰＵが出力したアドレス信
号を選択して出力する。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例のＣ
ＰＵアドレス制御回路は、アドレス保持回路２と、アド
レス選択回路３と、アドレス一致検出回路４と、第１の
アドレス設定回路５と、第２のアドレス設定回路６とで
構成されている。なお、１はＣＰＵ、７はメモリ、８は
アドレスデコーダである。
ＰＵアドレス制御回路は、アドレス保持回路２と、アド
レス選択回路３と、アドレス一致検出回路４と、第１の
アドレス設定回路５と、第２のアドレス設定回路６とで
構成されている。なお、１はＣＰＵ、７はメモリ、８は
アドレスデコーダである。
【００１５】アドレス保持回路２は、ＣＰＵ１から出力
されるｎビット（本実施例では２０ビットとする）のア
ドレス信号１１を、ＣＰＵ１からのアドレスストローブ
信号１２によって保持および更新する回路であり、保持
したアドレス信号をアドレスラッチ信号１３としてアド
レス選択回路３およびアドレス一致検出回路４に出力す
る。
されるｎビット（本実施例では２０ビットとする）のア
ドレス信号１１を、ＣＰＵ１からのアドレスストローブ
信号１２によって保持および更新する回路であり、保持
したアドレス信号をアドレスラッチ信号１３としてアド
レス選択回路３およびアドレス一致検出回路４に出力す
る。
【００１６】第１のアドレス設定回路５は、一致検出用
のアドレス信号１５をアドレス一致検出回路４に出力す
る回路である。このアドレス設定回路５は、例えば図２
に示すように、一端が接地され、他端が抵抗を介して電
源Ｖｃｃに接続された２０個のディップスイッチＳ１〜
Ｓ２０で構成されている。なお、一致検出用のアドレス
信号１５は各ディップスイッチＳ１〜Ｓ２０の他端側か
ら取り出される。
のアドレス信号１５をアドレス一致検出回路４に出力す
る回路である。このアドレス設定回路５は、例えば図２
に示すように、一端が接地され、他端が抵抗を介して電
源Ｖｃｃに接続された２０個のディップスイッチＳ１〜
Ｓ２０で構成されている。なお、一致検出用のアドレス
信号１５は各ディップスイッチＳ１〜Ｓ２０の他端側か
ら取り出される。
【００１７】アドレス一致検出回路４は、アドレスラッ
チ信号１３と一致検出用のアドレス信号１５とを比較
し、その比較結果を制御信号１６としてアドレス選択回
路３に出力する回路である。
チ信号１３と一致検出用のアドレス信号１５とを比較
し、その比較結果を制御信号１６としてアドレス選択回
路３に出力する回路である。
【００１８】第２のアドレス設定回路６は、変換用アド
レス信号１４をアドレス選択回路３に出力する回路であ
る。このアドレス設定回路６も、第１のアドレス設定回
路５と同様に例えば図２に示すような２０個のディップ
スイッチＳ１〜Ｓ２０で構成されている。
レス信号１４をアドレス選択回路３に出力する回路であ
る。このアドレス設定回路６も、第１のアドレス設定回
路５と同様に例えば図２に示すような２０個のディップ
スイッチＳ１〜Ｓ２０で構成されている。
【００１９】アドレス選択回路３は、制御信号１６が比
較一致を示す場合には変換用アドレス信号１４を選択し
てメモリ用アドレス信号１７としてアドレスデコーダ８
に出力し、制御信号１６が比較不一致を示す場合にはア
ドレスラッチ信号１３を選択してメモリ用アドレス信号
１７としてアドレスデコーダ８に出力する回路である。
較一致を示す場合には変換用アドレス信号１４を選択し
てメモリ用アドレス信号１７としてアドレスデコーダ８
に出力し、制御信号１６が比較不一致を示す場合にはア
ドレスラッチ信号１３を選択してメモリ用アドレス信号
１７としてアドレスデコーダ８に出力する回路である。
【００２０】アドレスデコーダ８は、メモリ用アドレス
信号１７をデコードすることにより、メモリ７や他の回
路に対するチップセレクト信号やアドレス信号を発生す
る回路であり、メモリ７は制御プログラム等を記憶する
ＰＲＯＭ等のメモリである。
信号１７をデコードすることにより、メモリ７や他の回
路に対するチップセレクト信号やアドレス信号を発生す
る回路であり、メモリ７は制御プログラム等を記憶する
ＰＲＯＭ等のメモリである。
【００２１】次に、上述のように構成された本実施例の
動作を説明する。
動作を説明する。
【００２２】今、ＣＰＵ１のリスタート時にＣＰＵ１か
ら出力されるアドレスをＦＦＦＦ０Ｈとし、ＣＰＵ１の
リスタート時にＣＰＵ１に実行させるべき命令（例えば
所定の番地へのジャンプ命令）が記憶されているメモリ
７のアドレスをＣ００００Ｈとすると、図２のディップ
スイッチＳ１〜Ｓ２０により、第１のアドレス設定回路
５が一致検出用のアドレス信号１５としてＦＦＦＦ０Ｈ
を出力し、第２のアドレス設定回路６が変換用アドレス
信号１４としてＣ００００Ｈを出力するように設定して
おく。
ら出力されるアドレスをＦＦＦＦ０Ｈとし、ＣＰＵ１の
リスタート時にＣＰＵ１に実行させるべき命令（例えば
所定の番地へのジャンプ命令）が記憶されているメモリ
７のアドレスをＣ００００Ｈとすると、図２のディップ
スイッチＳ１〜Ｓ２０により、第１のアドレス設定回路
５が一致検出用のアドレス信号１５としてＦＦＦＦ０Ｈ
を出力し、第２のアドレス設定回路６が変換用アドレス
信号１４としてＣ００００Ｈを出力するように設定して
おく。
【００２３】ＣＰＵ１のリスタート時、開始アドレスと
してのＦＦＦＦ０Ｈ番地がアドレス信号１１に出力され
ると、それがアドレス保持回路２に保持され、アドレス
ラッチ信号１３として出力される。このアドレスラッチ
信号１３は第１のアドレス設定回路５が出力する一致検
出用のアドレス信号１５と同じであるため、アドレス一
致検出回路４から比較一致を示す制御信号１６がアドレ
ス選択回路３に出力される。このため、アドレス選択回
路３は、アドレス設定回路６から出力されているＣ００
００Ｈを選択してメモリアドレス信号１７として出力す
る。従って、ＣＰＵ１のリスタート時に出力されたアド
レスＦＦＦＦ０Ｈが、Ｃ００００Ｈに変換され、メモリ
７のＣ００００Ｈに格納されている命令がフェッチされ
て実行されることになる。この結果、ＣＰＵスタート時
のＦＦＦＦ０Ｈ番地からのスタート処理は、実際のメモ
リ上ではＣ００００Ｈ番地からのスタート処理となる。
してのＦＦＦＦ０Ｈ番地がアドレス信号１１に出力され
ると、それがアドレス保持回路２に保持され、アドレス
ラッチ信号１３として出力される。このアドレスラッチ
信号１３は第１のアドレス設定回路５が出力する一致検
出用のアドレス信号１５と同じであるため、アドレス一
致検出回路４から比較一致を示す制御信号１６がアドレ
ス選択回路３に出力される。このため、アドレス選択回
路３は、アドレス設定回路６から出力されているＣ００
００Ｈを選択してメモリアドレス信号１７として出力す
る。従って、ＣＰＵ１のリスタート時に出力されたアド
レスＦＦＦＦ０Ｈが、Ｃ００００Ｈに変換され、メモリ
７のＣ００００Ｈに格納されている命令がフェッチされ
て実行されることになる。この結果、ＣＰＵスタート時
のＦＦＦＦ０Ｈ番地からのスタート処理は、実際のメモ
リ上ではＣ００００Ｈ番地からのスタート処理となる。
【００２４】他方、ＣＰＵ１からの命令フェッチ処理が
スタートアドレス以外のアドレスに対して行われる場
合、アドレス一致検出回路４では一致検出用のアドレス
信号１５の示すＦＦＦＦ０Ｈと相違することから、比較
不一致を示す制御信号１６をアドレス選択回路３に出力
する。これにより、アドレス選択回路３はアドレスラッ
チ信号１３、つまりＣＰＵ１が出力したアドレス信号そ
のものを選択して出力することになる。
スタートアドレス以外のアドレスに対して行われる場
合、アドレス一致検出回路４では一致検出用のアドレス
信号１５の示すＦＦＦＦ０Ｈと相違することから、比較
不一致を示す制御信号１６をアドレス選択回路３に出力
する。これにより、アドレス選択回路３はアドレスラッ
チ信号１３、つまりＣＰＵ１が出力したアドレス信号そ
のものを選択して出力することになる。
【００２５】
【発明の効果】以上説明したように、本発明のＣＰＵア
ドレス制御回路では、ＣＰＵからのアドレス信号がリス
タート時のアドレスであるか否かを検出し、リスタート
アドレスであった場合には実際のメモリ上のスタートア
ドレス値に変換することにより、制御プログラムをメモ
リ上に配置する場合に、ＣＰＵのリスタートアドレスを
意識しないで配置することが可能となる。また制御プロ
グラムを分散して配置する必要がなくなるため、メモリ
の小容量化を図ることができる。
ドレス制御回路では、ＣＰＵからのアドレス信号がリス
タート時のアドレスであるか否かを検出し、リスタート
アドレスであった場合には実際のメモリ上のスタートア
ドレス値に変換することにより、制御プログラムをメモ
リ上に配置する場合に、ＣＰＵのリスタートアドレスを
意識しないで配置することが可能となる。また制御プロ
グラムを分散して配置する必要がなくなるため、メモリ
の小容量化を図ることができる。
【００２６】更に、ＣＰＵからリスタート時のアドレス
が出力されたか否かをアドレス比較により検出し、且
つ、リスタートアドレスが検出された場合にはアドレス
選択回路により変換用アドレスを選択して出力し、リス
タートアドレス以外のアドレスの場合にはアドレス選択
回路によりＣＰＵから出力されたアドレス信号を選択す
るようにしたので、従来技術のようなフリップフロップ
のリセット制御が不要となり、ＣＰＵのリスタート時に
余分な制御が介在することがなくなる。
が出力されたか否かをアドレス比較により検出し、且
つ、リスタートアドレスが検出された場合にはアドレス
選択回路により変換用アドレスを選択して出力し、リス
タートアドレス以外のアドレスの場合にはアドレス選択
回路によりＣＰＵから出力されたアドレス信号を選択す
るようにしたので、従来技術のようなフリップフロップ
のリセット制御が不要となり、ＣＰＵのリスタート時に
余分な制御が介在することがなくなる。
【００２７】また、一致検出用のアドレス信号，変換用
のアドレス信号は、第１および第２のアドレス設定回路
のディップスイッチのオン，オフ変更により簡単に変更
できるため、リスタートアドレスやスタートアドレスに
変更が生じても柔軟に対処することが可能である。
のアドレス信号は、第１および第２のアドレス設定回路
のディップスイッチのオン，オフ変更により簡単に変更
できるため、リスタートアドレスやスタートアドレスに
変更が生じても柔軟に対処することが可能である。
【図１】本発明の一実施例のブロック図である。
【図２】第１および第２のアドレス設定回路の構成例を
示す図である。
示す図である。
１…ＣＰＵ １１…ア
ドレス信号 ２…アドレス保持回路 １２…ア
ドレスストローブ信号 ３…アドレス選択回路 １３…ア
ドレスラッチ信号 ４…アドレス一致検出回路 １４…変
換用アドレス信号 ５…第１のアドレス設定回路 １５…一
致検出用アドレス信号 ６…第２のアドレス設定回路 １６…制
御信号 ７…メモリ １７…メ
モリ用アドレス信号 ８…アドレスデコーダ
ドレス信号 ２…アドレス保持回路 １２…ア
ドレスストローブ信号 ３…アドレス選択回路 １３…ア
ドレスラッチ信号 ４…アドレス一致検出回路 １４…変
換用アドレス信号 ５…第１のアドレス設定回路 １５…一
致検出用アドレス信号 ６…第２のアドレス設定回路 １６…制
御信号 ７…メモリ １７…メ
モリ用アドレス信号 ８…アドレスデコーダ
Claims (3)
- 【請求項１】 ＣＰＵから出力されるアドレス信号を前
記ＣＰＵから出力されるアドレスストローブ信号のタイ
ミングにより保持して出力するアドレス保持回路と、 一致検出用のアドレス信号を出力する第１のアドレス設
定回路と、 前記アドレス保持回路から出力されるアドレス信号と前
記第１のアドレス設定回路から出力されるアドレス信号
とを比較するアドレス一致検出回路と、 変換用のアドレス信号を出力する第２のアドレス設定回
路と、 前記アドレス保持回路から出力されるアドレス信号と前
記第２のアドレス設定回路から出力されるアドレス信号
のうち前記アドレス一致検出回路の比較結果に応じた一
方を選択して出力するアドレス選択回路とを含むことを
特徴とするＣＰＵアドレス制御回路。 - 【請求項２】 前記一致検出用のアドレス信号が前記Ｃ
ＰＵのリスタート時に出力されるアドレスを示し、前記
変換用のアドレス信号がリスタート時に前記ＣＰＵに実
行させるべき命令を記憶するメモリのアドレスであるこ
とを特徴とする請求項１記載のＣＰＵアドレス制御回
路。 - 【請求項３】 前記第１および第２のアドレス設定回路
は、前記ＣＰＵのアドレス信号のビット数に等しいディ
ップスイッチを有し、該ディップスイッチのオン，オフ
により前記一致検出用のアドレス信号および前記変換用
のアドレス信号の設定が行われる構成を持つことを特徴
とする請求項２記載のＣＰＵアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194228A JPH0728635A (ja) | 1993-07-09 | 1993-07-09 | Ｃｐｕアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194228A JPH0728635A (ja) | 1993-07-09 | 1993-07-09 | Ｃｐｕアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728635A true JPH0728635A (ja) | 1995-01-31 |
Family
ID=16321096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5194228A Pending JPH0728635A (ja) | 1993-07-09 | 1993-07-09 | Ｃｐｕアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008158964A (ja) * | 2006-12-26 | 2008-07-10 | Nec Access Technica Ltd | メモリ用アドレスマッピング方法、それを適用したメモリデバイス |
| JP2009205445A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | アドレス変換回路 |
Citations (4)
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| JPS5522246A (en) * | 1978-07-31 | 1980-02-16 | Nec Corp | Batch device for read-only memory |
| JPS5823396A (ja) * | 1981-07-31 | 1983-02-12 | Omron Tateisi Electronics Co | 番地の変換装置 |
| JPS59111557A (ja) * | 1982-12-17 | 1984-06-27 | Matsushita Electric Ind Co Ltd | アドレス変換装置 |
| JPH0371232A (ja) * | 1989-08-10 | 1991-03-27 | Sanyo Electric Co Ltd | 電子機器 |
-
1993
- 1993-07-09 JP JP5194228A patent/JPH0728635A/ja active Pending
Patent Citations (4)
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