JPH07287054A - 集積回路制御 - Google Patents

集積回路制御

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JPH07287054A
JPH07287054A JP7064445A JP6444595A JPH07287054A JP H07287054 A JPH07287054 A JP H07287054A JP 7064445 A JP7064445 A JP 7064445A JP 6444595 A JP6444595 A JP 6444595A JP H07287054 A JPH07287054 A JP H07287054A
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test cell
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test
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Abstract

(57)【要約】 【目的】集積回路に組み込まれ、集積回路の検査を行う
ための制御方法と装置を提供することを目的とする。 【構成】集積回路の回りにシリアル接続された複数のテ
ストセルを配置し、このテストセルには外部からの信号
と、同様に検査対象の集積回路からの信号とを接続し、
これらのテストセルに予めロードされているアドレスデ
ータと、集積回路からのアドレス信号とが一致したとき
に割り込み信号を発生させ、その時点での集積回路の各
点の値を予め定められた値と比較することによって集積
回路の機能を検査する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の分野に関す
る。更に詳細には、本発明は集積回路に対してテスト刺
激を供給し、かつテスト応答を捕捉するための複数のシ
リアル接続されたテストセルを有する集積回路に関す
る。
【０００２】
【従来の技術】集積回路の内部状態を検査し、また外部
ロジックをテストするためのテストセルスキャンチェイ
ンを有する集積回路を提供することが知られている。こ
の様なスキャンチェインの例は、ＩＥＥＥ １１４９．
１ １９９０年の仕様書に記述されているＪＴＡＧシス
テムである。
【０００３】スキャンチェインは集積回路の入力と出力
の各々に近接してシフトレジスタの様に互いに接続され
た記憶素子（テストセル）から構成されている。これら
のスキャンチェインは集積回路とその入出力パッドとの
間に配置されたバウンダリースキャンチェイン、集積回
路内のマクロセルの回りに配置されたマクロセルスキャ
ンチェイン、または集積回路のコアまたはその他の動作
回路内の点に結合された内部スキャンチェインがある。
これら３つの形式のスキャンチェインの全てを個別に具
備することもあるし、または単独のスキャンチェインが
複数の素子を有することも可能である。
【０００４】添付図の図１はバウンダリースキャンチェ
インを図示する。各々のＪＴＡＧ形式テストセル２が関
連する入出力接点パッド４の近くに配置されており、こ
の入出力パッドに対して集積回路パッケージへの機械的
な接続が行われる。テストセル２は、接点パッド４とは
直接接続されてはいない集積回路内の点に接続されてお
り、テストセル２がシリアルスキャンチェインの一部を
提供していることが理解されよう。
【０００５】この技術を用いて、テスト刺激データがシ
リアル入力６を介してテストセル２の中にシリアルにロ
ードされる。このテスト刺激データがその正しい位置に
配置されたときに、これは集積回路内の適切な点に供給
される。次に集積回路は１つまたは複数の処理サイクル
の処理を許され、これに続いてテストセル２に結合され
ている点の信号値が捕捉される。これらの捕捉された信
号値は次にシリアルにスキャンチェインからシリアル出
力８を経由して解析のためにクロック毎に出力される。
この様にしてテスト刺激を供給し、かつ結果の出力値を
取り出して期待される結果と比較することが可能であ
る。これは集積回路をテストするための強力な技法であ
り、特に全ての信号への外部アクセスが行えない埋め込
み式マクロセルに対して有効である。
【０００６】添付図の図２はテストセル２（入力ライン
として構成されている）を更に詳細に図示する。シリア
ルデータ経路は、シリアル入力線１０、入力伝送ゲート
１２、第１ラッチ１４、出力伝送ゲート１６、第２ラッ
チ１８そしてシリアル出力線２０を通る。第１ラッチ１
４と第２ラッチ１８はウィークフィードバックを用いた
反転バッファを含み、信号極性を戻すための更に別のイ
ンバータが続いている。テストセルを通してのデータの
シリアルローディングは入力伝送ゲート１２と出力伝送
ゲート１６に対して別々のクロック信号を用いて動作す
る。入力伝送ゲート１２は入力クロック信号ｓｈｃｌｋ
によって使用可能にされ、これはオーバーラップしない
出力クロック信号ｓｈｃｌｋ２が出力伝送ゲート１６に
供給される前に生じる。この様にして先行するテストセ
ル２からの信号値が最初第１ラッチ１４の中にシリアル
入力線１０を経由してロードされ、一方対象としている
テストセル２で保持されていた信号値は第２ラッチ１８
から後続のテストセルに対してシリアル出力線２０を経
由して出力される。この転送が生じた後で、入力伝送ゲ
ート１２は使用禁止にされ、出力伝送ゲート１６は使用
可能にされて第一ラッチ１４からの信号値をラッチ１８
に転送する。
【０００７】正常なシステム動作時の集積回路へのデー
タ経路は、接点パッド４、主経路伝送ゲート２２そして
出力線２４を通る。刺激伝送ゲート２６と捕捉伝送ゲー
ト２８もまた出力線２４に結合されている。刺激伝送ゲ
ート２６は主経路伝送ゲート２２と、マルチプレクス信
号ｍｕｘｃｔｌの制御の下で連動して、接点パッド４に
於ける信号値かまたは第１ラッチ１４からの現在出力さ
れている信号値を集積回路に供給する様に動作する。捕
捉伝送ゲート２８は捕捉信号ｃａｐｃｌｋの制御の下、
出力線２４上の現在の信号を第１ラッチ１４の入力に供
給するように動作し、続いて起こるシリアル出力と解析
のためにここに記憶される。
【０００８】上述の刺激および捕捉機能は、ＪＴＡＧシ
ステムの使用例のごく一部である。スキャンチェインは
従来から予め定められたハードウェアテスト操作の間の
み使用されている。
【０００９】集積回路に組み入れられるシステム開発の
別の特徴はコンピュータプログラムの設計並びに開発で
ある。コンピュータプログラムはエラーを含むことが避
けられず、これに対してソアトウェア開発者はこれを探
し出して解決しなければならない。ソフトウェア開発者
の仕事を支援するために、通常はプログラム実行の途中
にブレークポイントを用意し、ここでプログラマーは条
件を設定する事ができ、その状態で彼はプログラムの実
行を停止し、その時点で存在する変数の値を調べてプロ
グラムがどの様に機能しているかを判定する事ができ
る。この様なブレークポイントの例は、”命令がある場
所からフェッチされたときに停止”、または”分岐が生
じる度に停止”等である。
【００１０】アドレスバス、データバスまたは制御バス
の解析によるこの様なブレークポイントの識別と処理は
通常は、集積回路自体の外部で実行される。この理由
は、比較実施のために必要とされるロジックの量が、集
積回路自体で不都合なく負担されるには大きすぎるため
である。また、チップ間遅れ及び異なるバスの信号間の
スキューのため、外部ロジックは比較を高速で実行しな
ければならない。
【００１１】先に議論した予め定められたハードウェア
テスト操作に加えて、問題を生じる可能性のある特定の
ハードウェア条件を調べる際には更に動的な方法でハー
ドウェア動作を検証出来ることが望ましい。
【００１２】
【発明の目的と要約】本発明の目的は上記の問題を解決
することである。
【００１３】本発明の１つの態様から見るところ、本発
明はデータ処理装置を提供し、該処理装置は： （ｉ） １つの集積回路と； （ｉｉ） 複数のシリアル接続されたテストセルで、各
々のテストセルが前記集積回路内部のそれぞれの点に結
合され、テストモードの際には前記点の信号値を交換す
るように動作可能な、前記テストセルと； （ｉｉｉ）前記複数のテストセルを通して信号値をシリ
アルに転送するための装置と；そして （ｉｖ） ひとつのテストセル内に記憶された信号値と
前記集積回路で生成された信号値とを、前記点で前記テ
ストセルに論理的に結合し、前記集積回路の動作を制御
するための制御信号を生成させる、少なくとも１つの装
置を含む。
【００１４】本発明はスキャンチェインが常に集積回路
の内部に存在し、しかも通常はハードウェアテスト操作
の時にのみ動作することを認識している。従って通常の
動作条件の下では、潜在的に多数の待機状態のテストセ
ルが存在することになる。本発明はこの認識をスキャン
チェインのテストセルをブレークポイント条件を記憶す
るために使用することにより、逆に利用している。従っ
て少量の付加ロジックが、記憶されているブレークポイ
ント条件と集積回路内部に現在存在している値とを比較
し、集積回路自体に供給される適切な制御（例えば、割
り込み）信号を生成するために必要である。この様にし
て、テストセルの記憶能力がテスト動作中と同様に通常
のシステム動作中にも再使用可能であり、この追加機能
を提供するために集積回路内部には比較的僅かの追加領
域しか必要とはしない。集積回路で必要とされる領域を
削減するための方法は非常に有益であって、それは物理
的により小さな集積回路は更に効率的にかつより廉価に
製造できるからである。
【００１５】テストセルはテストモードで動作可能であ
り、これは集積回路内の点のデータを交換する。この交
換はその点への書き込みまたはその点からの読み出しで
ある。しかしながら、好適な実施例では、両方の機能が
用意されており、これは前記テストモード中に前記テス
トセルが信号値を前記点に加えかつ前記点から信号値を
捕捉するように動作することで実現されている。
【００１６】論理的に組合わせるための単一の手段が単
純な単一の信号値条件に応じて制御信号を発生するよう
に設けうることは明かであろうが、本発明は一般的にも
っと有効にそれぞれが制御信号を生成する複数の前記論
理的に組合わせるための手段を有する状態でも使用でき
ることが理解されよう。
【００１７】検証される条件がもっと複雑な場合は、よ
り多くのデータをテストセルの内部に記憶する必要があ
るので、テストセルの記憶容量の再利用は比較的に更に
好適なものとなる。
【００１８】集積回路に対して実行される制御は任意の
形式が有り得るので、集積回路に対する例外信号を生成
するのが最も普通であることは理解されよう。
【００１９】集積回路内部のそれぞれの点からの信号値
に対して論理操作を実行することが可能であり、テスト
セル内に記憶された信号値はこの様な論理操作（例え
ば、ＯＲ，ＡＮＤ，ＸＯＲ，等）の通常範囲から選ぶこ
とが可能である。しかしながら、本発明は特に、論理的
に組合わせるための各々の手段が前記テストセル内に記
憶された前記信号値が、前記集積回路で生成された前記
信号値に等しいか否かを表わす制御信号を生成するよう
に動作する場合に使用するのが適している。
【００２０】本発明は、論理的に組合わせるための、テ
ストセルに相当する前記複数の手段がアドレスバスのビ
ット線上の点に結合され、前記アドレスバス上のアドレ
スが前記動作モード中に前記テストセル内に記憶されて
いるアドレスと一致したときに前記例外信号が生成され
る実施例に特に適している。
【００２１】アドレスバスの値、これは３２ビットまた
は６４ビット長の一致を調べることは本発明無くして都
合良く実行することは困難であろうし、更にデバッグ用
のブレークポイントを与える際にもまた更にメモリマッ
プ制御のような用途にも非常に有用である。
【００２２】本発明を多くの異なる形式の集積回路内で
使用可能であるが、計算システム内部の中央処理装置と
して使用される集積回路での使用に特に適していること
が理解されよう。
【００２３】本発明の別の態様から見るところ、本発明
は集積回路を操作するための方法を提供し、該操作方法
は： （ｉ） シリアル接続された複数のテストセルを通して
信号値をシリアルに転送し、前記テストセルが結合され
ている前記集積回路内部のそれぞれの点と信号値を交換
し；そして （ｉｉ）ひとつのテストセル内に記憶されている少なく
ともひとつの信号値を、前記テストセルに結合されてい
る前記集積回路で生成された信号値と論理的に組合わ
せ、前記集積回路の動作を制御するための制御信号を生
成する、該ステップを含む。
【００２４】本発明の上記の、またその他の目的、特徴
および特長は添付図と一緒に読まれる図示された実施例
に関する、以下の詳細な説明から明かとなろう。
【００２５】
【実施例】図３は、ＮＸＯＲゲート３０の形式の論理的
に組合わせるための手段を含むように変更された図２の
テストセルを図示する。ＮＸＯＲゲート３０はその１つ
の入力を第１ラッチ１４と出力伝送ゲート１６の間から
取る。ＮＸＯＲゲート３０のもう一方の入力は集積回路
内部の点から主経路伝送ゲート２２経由で取り出され
る。もしもＮＸＯＲゲート３０の両入力が等しい場合
は、その出力は”１”となる。もしもＮＸＯＲゲート３
０の入力が異なる場合は、その出力は”０”となる。テ
ストセル２に対する別の変更はＡＮＤゲート３２の追加
である。ＡＮＤゲート３２はＮＸＯＲゲート３０の出力
を通過させるかまたは阻止するかのいずれかとして機能
し、これはその入力のひとつに供給され、整合機能がこ
のテストセル２に対して使用可能にされたことを示すｍ
ｔｃｅｎ信号に依存する形で実施される。ＡＮＤゲート
３２からの出力は、割り込みビット信号ｉｎｔｂとな
り、これは集積回路に送り込まれ、なんらかの形で集積
回路に対する割り込みや動作の制御を起動する前に更に
別の処理をするために供される。
【００２６】図４は図３に図示されているものと同様
で、集積回路コア３４からの五本のアドレスバス線Ａ０
からＡ４に接続された五個のテストセル２を図示する。
これらのアドレスバス線に対するテストセル２には、予
め定められたアドレスに対応するデータがシリアルにロ
ードされている。各々のＴＣからのｉｎｔｂ出力は５入
力ＡＮＤゲート３６の入力に供給され、これらはここで
組み合わされて割り込み信号（例外信号の形式）Ｉｎｔ
ｐｔを生成し、これはコア３４に供給される。もしもコ
ア３４で仮定されたアドレスの全てのビットがテストセ
ル内部に記憶されたデータと一致すると、割り込みが実
行される。各々のテストセル２に関連付けられているＡ
ＮＤゲート３２は、ＡＮＤゲート３６にｍｔｃｅｎ信号
用の付加入力を具備させることにより置き換え可能であ
ることは理解されよう、これによりＡＮＤゲート３６を
全ての信号に対して一度の操作でゲートをかけるように
使用できる。
【００２７】図４に図示するようなこの様な構成を、中
央処理装置の形式の集積回路で実行されるソフトウェア
内部のブレークポイントを設定するために使用して、デ
バッグ過程でソフトウェアの実行を予め定められた制御
された場所で停止させ、その点に於ける変数の解析を行
うようにすることが可能である。
【００２８】図５，６，７，および図８は、スキャンチ
ェインからのデータのシリアルローディング／アンロー
ディングを図示する。図５に図示されるように、入力伝
送ゲート１２並びに出力伝送ゲート１６は共にスィッチ
オフの状態であり、信号値の通過を阻止している。テス
トセル２への入力信号値は”１”である。出力信号値は
テストセル２内部に記憶され、現時点でその出力に仮定
されているのは”０”である。
【００２９】図６に図示するように、生じる最初の動作
は入力伝送ゲート１２へのｓｈｃｌｋ信号がこのゲート
を使用可能にして、信号値”１”が第１ラッチ１４に伝
送されることを可能として、ここで先に記憶されていた
信号値”０”と置き換わる。一方では、出力伝送ゲート
１６は非導通状態のままなので、第２ラッチ１８は保持
を続け、テストセル２からの出力信号値を”０”として
いる。これは重要な点である、なぜならばスキャンチェ
イン内の次のテストセルがその時点で”０”の信号値を
そのそれぞれの第１ラッチ１４にローディングしている
ためである。
【００３０】図７はｓｈｃｌｋ信号が入力伝送ゲート１
２を非導通状態とし、一方ｓｃｈｌｋ２信号が出力伝送
ゲート１６を導通状態としていることを示す。従って、
図６に図示する時間の間に第１ラッチ１４で記憶されて
いた信号値は第２ラッチ１８に転送され、一方第１ラッ
チ１４はテストセル２へのシリアル入力の変化には感応
しないようにされる。ｓｈｃｌｋおよびｓｈｃｌｋ２は
ノンオーバラップクロック信号発生器で生成され、切り
替え時に信号のブレークスルーが生じる可能性を排除し
ている。
【００３１】図８は最終段を示し、ここでは入力伝送ゲ
ート１２および出力伝送ゲート１６の両方とも再び非導
通となり、新たな信号値”１”が第一ラッチ１４および
第２ラッチ１８で出力されている。
【００３２】図９は集積回路に対してテストセル２内部
に記憶されている信号値を供給することで集積回路を刺
激するように動作するテストセル２を図示する。この場
合、刺激伝送ゲート２６は導通状態であり、一方主経路
伝送ゲート２２はブロックされている。この様にして、
第１ラッチ１４の出力は刺激伝送ゲート２６を経由して
集積回路に送られる。
【００３３】図１０は集積回路の通常動作中のテストセ
ル２を図示し、ここではテストセル２はバイパスされて
いる。この場合、主経路伝送ゲート２２は導通状態であ
り、残りの全ての伝送ゲートは非導通である。従って、
集積回路に伝搬する信号値は主経路伝送ゲート２２を経
由して接点パッド４を出入りする。
【００３４】図１１は集積回路内部の信号値を捕捉する
テストセル２の動作を図示する。この場合、捕捉伝送ゲ
ート２８はｃａｐｃｌｋ信号によって使用可能にされて
いる。これは信号値（例えば”１”）を第１ラッチ１４
の入力に通過させ、ここでは第一ラッチで記憶されてい
る全ての信号値を、ウィークフィードバックの動作に打
ち勝つことにより上書きする。ｃａｐｃｌｋ信号が取り
除かれた際に、捕捉伝送ゲート２８は非導通状態に戻
り、そこでは捕捉された信号値は集積回路内部の如何な
る変更によっても変更されることはない。
【００３５】図１２および図１３は、記憶されている信
号値と実際に集積回路に供給されている信号値とを比較
するように機能しているテストセル２の動作を図示す
る。この動作モードで、ｍｔｃｅｎ信号は使用可能にさ
れ、ＡＮＤゲート３２がＮＸＯＲゲート３０からのビッ
ト整合信号ＢＭを通過できるようにする。図１２の場
合、第一ラッチ１４で記憶されている信号値は”１”で
あり、現在集積回路で生成され主経路伝送ゲート２２を
通っている信号値もまた”１”である。この場合、ＮＸ
ＯＲゲートは値”１”をその出力に生成し、これはＡＮ
Ｄゲート３２を通ってビット整合が生じたことを示す。
【００３６】これと比較して、図１３では第１ラッチ１
４内に記憶された値は”０”であり、整合は存在しな
い。従って、ＮＸＯＲゲート３０はその出力に”０”を
生成し、これは再びＡＮＤゲート３２を通過される。
【００３７】図１２および図１３は特定の入力パッドで
使用されるテストセル２を図示する。特定の出力パッド
で使用されるテストセル２の場合は、セルの中にシリア
ルにロードされたデータを出力パッドに供給し、集積回
路で生成され外部に供給されるべき信号を刺激する必要
がある。これを実行するために必要とされる回路は、基
本的に図１２および図１３に図示された回路と同等であ
り、ただ出力パッドとパッド４とに接続されている出力
線２４が集積回路に接続されている。双方向に動作する
信号線（例えば、データバス線）の場合、２つのテスト
セル、１つは入力用そして１つは出力用を用意するか、
または両方の機能を実行できるように改変されたテスト
セルを用意する。
【００３８】図１４は、如何にしてアドレスバス上の全
ての信号（上記の図１２および図１３に図示するテスト
セルの改変されたバージョンで必要とされる全ての出力
線）が記憶されている信号と整合し、割り込みが生成さ
れるかを示す。更に詳細には、低位ビットＡ０から高位
ビットＡ４に行くにしたがって、テストセルはデータ”
１０１００”を記憶している。図示されるように、プロ
セッサコア３４は出力アドレスバスを”１０１００”と
完全に同一パターンで駆動し、それによって全ての５つ
のテストセルは高信号であるｉｎｔｂ信号を生成する。
５入力ＡＮＤゲート３６はこれを検出し、高位割り込み
信号Ｉｎｔｐｔを生成し、これはコア３４に供給されて
その動作を中断し、処理を割り込みベクトルに転じる。
【００３９】アドレスバスと割り込みのこの例は、通常
動作中にテストセル内部に記憶された信号値に依存して
提供される論理組合せと制御の１つの可能性を示すもの
に過ぎないことを理解されたい。
【００４０】本発明の図示された実施例を添付図を参照
してここに詳細に説明してきたが、本発明はこれらの個
別の実施例に限定されるものではなく、種々の変更およ
び改変が当業者によれば添付の特許請求の項に定義され
た本発明の範囲並びに精神から逸脱することなく実施で
きることを理解されたい。
【図面の簡単な説明】
【図１】その周辺部にバウンダリースキャン形式のチェ
インを有する集積回路を図示する。
【図２】バウンダリースキャンチェイン内部のテストセ
ルを図示する。
【図３】記憶されている信号値を集積回路内部で生成さ
れた信号値と論理的に組合せるための手段を有する、修
正されたテストセルを図示する。
【図４】例外信号を生成するように動作する図３に図示
された複数のテストセルを有する集積回路を図示する。
【図５】テストセルからのデータのシリアルローディン
グおよびアンローディングを図示する。
【図６】テストセルからのデータのシリアルローディン
グおよびアンローディングを図示する。
【図７】テストセルからのデータのシリアルローディン
グおよびアンローディングを図示する。
【図８】テストセルからのデータのシリアルローディン
グおよびアンローディングを図示する。
【図９】記憶されている信号値を集積回路に供給する際
のテストセルの動作を図示する。
【図１０】システム動作でバイパスされているテストセ
ルを図示する。
【図１１】集積回路内部で生成された信号を捕捉するテ
ストセルを図示する。
【図１２】集積回路内部の点から生成された信号値と記
憶されている信号値とを比較するテストセルを図示す
る。
【図１３】集積回路内部の点から生成された信号値と記
憶されている信号値とを比較するテストセルを図示す
る。
【図１４】図１２および図１３に従って動作する複数の
テストセルを図示する。
【符号の説明】
２ テストセル ４ 入出力接点パッド ６ シリアル入力 ８ シリアル出力 １０ シリアル入力線 １２ 入力伝送ゲート １４ 第１ラッチ １６ 出力伝送ゲート １８ 第２ラッチ ２０ シリアル出力線 ２２ 主経路伝送ゲート ２４ 出力線 ２６ 刺激伝送ゲート ２８ 捕捉伝送ゲート ３０ ＮＸＯＲゲート ３２ ＡＮＤゲート ３４ 集積回路コア ３６ ５入力ＡＮＤゲート

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 データ処理装置であって： （ｉ） １つの集積回路と； （ｉｉ） 複数のシリアル接続されたテストセルで、各
    々のテストセルが前記集積回路内部のそれぞれの点に結
    合され、テストモードの際には前記点の信号値を交換す
    るように動作可能な、前記テストセルと； （ｉｉｉ）前記複数のテストセルを通して信号値をシリ
    アルに転送するための手段と；そして （ｉｖ） １つのテストセル内に記憶された信号値と前
    記集積回路で発生された信号値とを、前記テストセルに
    接合された前記点で論理的に組合わせし、前記集積回路
    の動作を制御するための制御信号を発生する少なくとも
    １つの手段を含む前記データ処理装置。
  2. 【請求項２】 請求項第１項記載の装置に於て、論理的
    に組合わせするための前記少なくとも１つの手段が、シ
    ステムモード中に動作可能である、前記装置。
  3. 【請求項３】 請求項第１項記載の装置に於て、前記テ
    ストモード中に前記テストセルが１つの信号値を前記点
    に供給し、前記点から１つの信号値を捕捉するように動
    作可能である前記装置。
  4. 【請求項４】 請求項第１項記載の装置が、各々が制御
    信号を発生する論理的に組合わせするための複数の前記
    手段を含む、前記装置。
  5. 【請求項５】 請求項第４項記載の装置が、前記制御信
    号を組合わせて前記集積回路に対して供給するための例
    外信号を発生するための手段を含む、前記装置。
  6. 【請求項６】 請求項第５項記載の装置に於て、論理的
    に組合わせするための各々の手段が、前記テストセル内
    部に記憶された前記信号値が前記集積回路で発生された
    前記信号値に等しいか否かを表わす制御信号を発生する
    ように動作する、前記装置。
  7. 【請求項７】 請求項第６項記載の装置に於て、論理的
    に組合わせするための前記複数の装置と対応するテスト
    セルとがアドレスバスのビット線上の点に結合され、前
    記動作モード中に前記アドレスバス上のアドレスが前記
    テストセル内部に記憶されたアドレスに整合したとき
    に、前記例外信号が発生される、前記装置。
  8. 【請求項８】 請求項第１項記載の装置に於て、前記集
    積回路が中央処理装置を含む前記装置。
  9. 【請求項９】 集積回路を操作するための方法であっ
    て： （ｉ） シリアル接続された複数のテストセルを通して
    信号値をシリアルに転送し、前記テストセルが結合され
    ている前記集積回路内部のそれぞれの点と信号値を交換
    し；そして （ｉｉ）１つのテストセル内に記憶されている少なくと
    も１つの信号値を、前記テストセルに結合されている前
    記集積回路で発生された信号値とを論理的に組合わせ
    て、前記集積回路の制御操作を行うための制御信号を発
    生する、ステップを含む前記方法。
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