JPH0728774A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 コンピュ−タシステムにおけるバス制御方式
において、プロセッサユニットに２種類のバスを直結
し、それを制御するための手段を有することで、バス制
御のための論理、階層を削減し、かつ割り込み処理の簡
略化をしコンピュータシステムの開発効率や性能向上の
構築をはかる。 【構成】 マイクロプロセッサに直結した複数の異なる
速度のバス１０２，１０３と、これに対するそれぞれの
入出力命令、また、この命令を複数のバスに振り分ける
制御手段、これを受け目的のバスに入出力要求を発行す
る制御手段をバス個別に有する。一方、それぞれのバス
からの割り込みを受取り各バスのどのＩＯからかを反映
したレジスタを持つバス個別の割り込み制御手段、これ
らの優先順位を制御する手段、バス個別の割り込みベク
タを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサシ
ステムのアーキテクチャのうち、バス制御方式に関し、
特にバスアダプタの論理を削減および簡略化することが
可能なコンピュータシステムに関する。

【０００２】

【従来の技術】図２は、従来のバスの制御方式を表す構
成図である。図２では、速度の異なる複数のＩＯバスを
１つのシステム装置に混在させるため、システムバス２
０６に高速ＩＯバスを接続するためのバスアダプタ（Ｈ
ｉｇｈ＿ＢＡ２０２）と、低速ＩＯバスを接続するため
のバスアダプタ（Ｌｏｗ＿ＢＡ２０３）を接続し、各々
のＩＯバスを制御するバス階層化方式をとっている。こ
のような従来のハード構成において、ＣＰＵ２００から
ＩＯへの入出力命令が出されると、バスコントロ−ルユ
ニット（ＢＣＵ）２０１は高速バスアダプタ２０２、低
速バスアダプタ２０３のどちらへのアクセスかを判定す
る。これは一般に、指定されたアドレスが各バスに割当
てられたアドレス空間のどちらに入っているかによって
判定している。例えば今、ＣＰＵ２００から入出力命令
が発行され、それが低速バスアダプタ２０３配下の低速
なＩＯ２０５へのリードアクセスであったとすると、Ｂ
ＣＵ２０１は低速バスアダプタ２０３へリードリクエス
トを発行する。低速バスアダプタ２０３では低速ＩＯバ
ス２０７が現在使用可能かどうかを判定し、使用可能で
あれば低速ＩＯ２０５へこのリードリクエストを伝え
る。もし他の低速ＩＯが低速バス２０７を使用中であ
り、このリクエストに使用できない場合は低速バス２０
７が開放されるまでこのリクエスト事象を保持する。こ
の間当然のことながら上記他の低速ＩＯの制御も、低速
バスアダプタ２０３はこれに並行して行わなければなら
ない。このようなバス制御の並行化については、特開昭
６１−２１０４６５号公報に記載されているように、低
速バスアダプタ２０３内部にバッファを設け制御する方
式がある。次にこのリクエストに対し、低速ＩＯ２０５
がデータを低速バス２０７を経由して転送してくると、
低速バスアダプタ２０３はこれを受け取り、ＢＣＵ２０
１へデータ転送を開始するためのバス使用要求を発行す
る。これもシステムバス２０６が使用中であれば、デー
タと要求事象をシステムバス２０６が使用可能となるま
で保持しなければならない。この間やはり低速バスアダ
プタ２０３は低速バス２０７配下の他の低速ＩＯからの
割り込み・ＤＭＡ等、システムバス２０６の使用要求が
発生した場合、その事象保持と順序性の保証制御を平行
して行わなければならない。これは高速バスアダプタ２
０２についても同様である。次に低速バスアダプタ２０
３からのデータがシステムバス２０６を経由してＢＣＵ
２０１に届くと、ＢＣＵ２０１はＣＰＵ２００の内部レ
ジスタにデータを書き込む。低速ＩＯ２０５へリードリ
クエストが発行されてからＣＰＵ２００が実際にデータ
を受け取るまでには、このように複雑なプロセスを経て
いる。一般にシステムバス２０６は高速である。このた
め、特に低速バスアダプタ２０３は配下の低速なバスと
の間にあるため、この同期を取る制御も非常に複雑であ
る。このため、従来のハード構成による速度の異なる複
数のバス制御方式では、バス階層が多く、低高速バスア
ダプタ２０２，２０３といったバスアダプタ部の論理規
模が大きくなってしまう。またＢＣＵ２０１も、ＣＰＵ
２００からの入出力要求がどちらのバスアダプタ部への
アクセスかを常に判定しなければならない。このため各
バスに割当てたＩＯ空間の情報を内部に保持する論理を
持たなければならず、やはり論理規模が大きくなってし
まう。さらに前記のプロセス説明では省略したが、ＢＣ
Ｕ２０１でもＣＰＵ２００よりリクエストがあった場合
システムバス２０６の使用状況を監視し、リクエスト事
象の保持と順序性の保証制御が必要である。このように
速度の異なる複数のバスを持つシステム装置は開発に莫
大な費用と期間がかかってしまっているのが実情であ
る。一方、ソフトウェア特にオペレーティングシステム
による割込み処理の面からみてみると、別の大きな問題
があることがわかる。図３は図２のようなハード構成の
システム装置に対する、割り込み処理の例をフローチャ
ートに示したものである。例えば今、高速ＩＯ２０４か
ら割り込みが発生したとすると、高速バスアダプタ２０
２とＢＣＵ２０１を経由してＣＰＵ２００に割り込み報
告がなされる。ＣＰＵ２００では、割り込みベクタに登
録されたアドレスから始まる図３の処理を開始する。ま
ずステップ３００で、どちらのバスアダプタ部からの割
り込みかを判定する。これには、一般にＢＣＵ２０１の
内部にあるシステムバス割り込み情報レジスタをリード
し、該当するビットが立っているかで判定する。即ちＢ
ＣＵ２０１はシステムバス２０２を経由して割り込み報
告がなされた場合、対応するシステムバス割り込み情報
レジスタのビットを１にする制御を行っている。この例
の場合高速ＩＯ２０４からの割り込みであるため、処理
はステップ３０４に移る。ステップ３０４では高速バス
アダプタ２０２配下のどの高速ＩＯからの割り込みであ
るかを判定するため、ＢＣＵ２０１と同様に高速バスア
ダプタ２０２内部の高速バス割り込み情報レジスタをリ
ードする。ここでは高速ＩＯ２０４に対応するビットが
１になっている。つまりＢＣＵ２０１と同様に高速ＩＯ
２０４から割り込みがあった場合、高速バスアダプタ２
０２はこのレジスタの対応するビット位置に１を立てる
制御を行っている。これによって高速ＩＯ２０４からの
割り込みであることが判明すると、ステップ３０５にて
高速ＩＯ２０４専用の割り込み刈り取り処理を実行す
る。これによって、高速ＩＯ２０４からの割り込み要因
を刈り取った後、ステップ３０６にて高速バスアダプタ
２０２の、上記情報レジスタの高速ＩＯ２０４に対応す
るビットを０にクリアする。この一連の処理の中では、
次の二つの問題点がある。第１に、ステップ３０４及び
３０５にて実行する割り込みの刈り取り行為は、高速バ
スアダプタ２０２及び高速ＩＯ２０４に対するＣＰＵ２
００の入出力命令にて実行されるため、システムバス２
０６及び高速バス２０８を使用しなければならない。特
にステップ３０４にてシステムバス２０６が使用されて
しまうと、この間低速バスアダプタ２０３など他のバス
アダプタ部は待ち状態に入ってしまう。このため、前述
のデータ転送制御の複雑さに拍車をかけるばかりか、割
り込みを頻発させるようなＩＯがあると、この制御のた
めにバスに負荷がかかってしまい、本来重要なＤＭＡな
どのユーザデータの転送を阻害してしまうことになる。
これは低速バスアダプタ２０３からの割り込みについて
も全く同様である。第２に、ソフトウェアの処理の面か
らみてみると、ステップ３０４と３０５の階層を踏んで
割り込み処理を行わなければならないため、処理ステッ
プが大きくなる。このためハードウェアの性能を十分引
き出せないばかりか、その処理の間にさらに別のＩＯか
らの割り込みが発生してしまう可能性も大きくなるた
め、高速バスアダプタ２０２の上記割り込み情報レジス
タに複数のビットが立ってくることも想定しなければな
らない。従ってますます処理が複雑になり、システムと
しての性能に悪影響を与えるばかりか、この処理の開発
にも莫大な費用と期間がかかってしまうことになる。以
上述べたように、従来の図２に示すようなハード構成で
は、開発にかかる労力、そのシステム装置の性能及びこ
れを制御するソフトウェアの面で非常に不利である。

【０００３】

【発明が解決しようとする課題】上記従来技術では、複
数の異なる速度のバスを１つのシステム装置に混在させ
るために、バス制御部の論理規模の増大、多階層化、そ
れによる割り込み処理の複雑さ、システム装置の性能の
低下の問題が発生してしまう。本発明の目的は、このよ
うな問題点を改善し、バスの多階層化を成すバスアダプ
タの論理を削減および簡略化することが可能なコンピュ
ータシステムを提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のコンピュータシステムは、高速のＩＯを接
続するための高速バスと、低速のＩＯを接続するための
低速バスと、この速度の異なる複数のバスに対するそれ
ぞれの入出力命令を持ち、ＩＯに対する入出力命令が実
行された際、どのバスに接続しているＩＯへの入出力か
を上記命令より判定し、かつそれぞれのバスに入出力動
作を振り分ける制御手段（図４の入出力制御ユニット４
００）と、これを受け、各バスに入出力要求を発行する
各バスの個別の制御手段（高速バス用制御ユニット４０
１、低速バス用制御ユニット４０２）とを持ち、かつこ
れらの制御手段をマイクロプロセッサに内蔵することに
よって、高速用バスと低速用バスをプロセッサに直結で
きる機能を備えたことに特徴がある。また、上記バスか
らの割り込みを受取り、各バスのどのＩＯからの割り込
みかを反映し、ソフトウェアにその情報を提供するため
のレジスタ（高速用割り込みレジスタ５０５、低速用割
り込みレジスタ５０６）をバス個別に持つ制御手段（高
速バス用割り込み制御ユニット５０１、低速バス用割り
込み制御ユニット５０２）と、各バスからの割り込みの
優先順位を判定し、同時に割り込みが発生した際、ソフ
トウェアがあらかじめ設定した優先順位により、どちら
の割り込みを命令実行部に報告するかを制御する手段
（優先順位判定制御レジスタ５０７を有する割り込み制
御ユニット５００）をマイクロプロセッサに内蔵し、か
つ割り込みが発生した際、その割り込みベクタをバス個
別に設けることによって、直ちにどちらのＩＯバスから
の割り込みであるかを判定することに特徴がある。

【０００５】

【作用】本発明においては、入出力制御ユニットは、各
バスにアクセスする入出力命令を命令実行部より受け取
ると、それがどちらのバスへのアクセス命令かをその命
令コード部より判定し、高速あるいは低速用の制御ユニ
ットに振り分ける。例えば、命令実行部より低速バスへ
のリード命令が入出力制御ユニットへ渡されたとする
と、入出力制御ユニットはその命令実行を低速バス用制
御ユニットへ要求する。低速バス用制御ユニットでは、
低速ＩＯバスが現在使用中であるかのみを確認し、使用
可能であれば直ちに対象となる低速ＩＯへリードリクエ
ストを発行する。このＩＯからリードデータが返される
と、低速バス用制御ユニットは直ちにこれを拾い上げ入
出力制御ユニットへ渡す。入出力制御ユニットは命令実
行部が要求したデータをさらに渡す。これにより、上記
従来技術の低速および高速バスアダプタ（図２の２０
２，２０３）よるシステムバスへの使用状況監視と、事
象の保持・順序性の保証のための制御論理及びバスコン
トロールユニットによるアドレス判定からどちらのバス
アダプタ制御部へリクエストを出すべきかの制御論理を
省略することができる。これによって大幅に開発しなけ
ればならない論理規模を削減することができる。また、
割り込み制御において、例えば高速バスに接続されるＩ
Ｏから割り込みが発生したとする。高速バス用割り込み
制御ユニットは直ちにこれを受け、高速バス割り込み情
報レジスタに割り込みを起こしたＩＯに対応するビット
を１にして、割り込み制御ユニットへ割り込みを報告す
る。割り込み制御ユニットは高速バスからの割り込みで
あるので、高速バス用割り込みベクタのアドレスを命令
実行部へ出力する。命令実行部ではそのアドレスへ命令
実行アドレスを移し、直ちに高速バス用割り込み処理が
オペレーティングシステムにより実行される。オペレー
ティングシステムでは直ちに高速用割り込みレジスタを
読み出し、どの高速ＩＯからの割り込みかを判定し、そ
のＩＯ個別の割り込み刈り取りを実行する。その後高速
バス用割り込みレジスタの該当ビットをクリアし、割り
込み処理は終了となる。従って、上記従来技術の図３で
おけるステップ３００，３０６が不要となり、オペレー
ティングシステムによる割り込み処理の簡略化が図れる
とともに、その処理オーバヘッドを低減できる。また高
速バス用割り込みレジスタはマイクロプロセッサの内部
レジスタであるため、システムバスを使用することはな
い。このため、通常のデータ転送を阻害することはな
く、システム性能を低下させることはない。さらに高速
および低速バス用の割り込み制御ユニットより同時に割
り込み報告がなされた場合は、ソフトウェアで設定可能
な割り込み優先順位設定レジスタの優先順位に従って割
り込みベクタアドレスを命令制御部へ出力する。これに
よって同時に割り込み報告がなされた場合でも、オペレ
ーティングシステムがあらかじめ設定した優先順位で割
り込み処理が実行される。

【０００６】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明の一実施例におけるプロセッサシス
テムの構成図である。ここで、中央処理装置（ＣＰＵ）
１００は主記憶装置（ＭＳ）１０１と高速バス１０２、
低速バス１０３など複数のバスに直結した構成をとって
おり、高速バス１０２には高速ＩＯ１０４が接続され、
低速バス１０３には低速ＩＯ１０５が接続される。

【０００７】また、図４は図１のシステムにおける入出
力機能を表す。マイクロプロセッサ１０には、入出力制
御ユニット４００と、バスの数だけ別々に存在する、高
速バス用制御ユニット４０１、低速バス用制御ユニット
４０２を備える。例えば、低速バスに接続される低速Ｉ
Ｏへのリード命令（Ｌｏｗ＿ＩＯ＿Ｒｅａｄ）を実行す
るとしたとき、入出力制御ユニット４００はこのデータ
がどのバスへのリクエストかを判定する。命令コードの
構成は図示しないがそのオペコードより、低速ＩＯバス
へのアクセス命令であることは明白であるため、リード
リクエストを低速バス用制御ユニット４０２に送る。高
速ＩＯバスへアクセスする命令とは個別であるため、従
来技術で述べたＢＣＵ２０１に相当する入出力制御ユニ
ット４００はアドレス判定により、どちらのバスアダプ
タ部へリクエストを出すべきか、またシステムバス２０
６が使用中であるかどうかの判定、および順序性を保証
する制御論理を省略することができる。これにより入出
力制御ユニット４００はＢＣＵ２０１よりその論理規模
を少なくすることができる。リクエストを受けた低速バ
ス用制御ユニット４０２は、低速用バスが他のＩＯによ
り使用されていないことを確認し、リードリクエストを
目的の低速ＩＯに直接行う。もし、他のＩＯにより低速
用バスが使用中であれば、低速バス用制御ユニット４０
２は低速バスが開放されるまでリクエストを保持する。
また、上記他の低速ＩＯの制御も並行して行う。この低
速バスが開放されたら、低速バス用制御ユニット４０２
は直ちに低速バスを経て目的の低速ＩＯにリクエストを
送る。次にこの低速ＩＯはリクエストに対し、低速バス
を経て低速バス用制御ユニット４０２へデータを送る。
上記同様、高速ＩＯへのアクセス命令の場合も行われ
る。このように、従来のようなシステムバス（図２の２
０６）が存在しないため、大きく論理制御が省略でき
る。

【０００８】一方、割り込みの処理では、図５において
高速ＩＯ１０４からの割り込みは、高速バス１０２を通
り高速バス用割り込み制御ユニット５０１に取り込まれ
る。高速バス用割り込み制御ユニット５０１は内蔵され
る高速バス用割り込みレジスタ５０５に、割り込みの要
因となったＩＯに対応するビットに１を立てる。次に高
速バス用割り込み制御ユニット５０１では割り込み制御
ユニット５００に割り込みの報告をし、高速用割り込み
ベクタ５０３へ分岐する。高速用割り込みベクタ５０３
のアドレスに存在する、オペレーティングシステムによ
る割り込み処理では、直ちに高速バス用割り込みレジス
タ５０５を読み出して割り込み報告を行ったＩＯが何で
あるかを判定する。この場合高速ＩＯ１０４の割り込み
であるので、高速ＩＯ１０４に対応する個別の割り込み
処理を実行の上、高速バス用割り込みレジスタ５０５の
ビットをクリアし割り込み処理を終了する。従って従来
技術で述べた図３の割り込み処理のうち、ステップ３０
０，３０６が不要となり、オペレーティングシステムに
よる割り込み処理を簡略化することができる。また高速
バス用割り込みレジスタ５０５の読み出しは、ＣＰＵ１
００の内部レジスタのリード動作であるため、システム
バス２０６を共有する図２の従来技術で述べたハード構
成に比べて、システムバスを使用しないで済むため、シ
ステム性能の向上を図ることができる。さらに高速バス
用割り込み制御ユニット５０１と低速バス用割り込み制
御ユニット５０２の双方より同時に割り込みが発生した
場合は、優先順位制御レジスタ５０７にあらかじめオペ
レーティングシステムが設定した優先順位にしたがっ
て、割り込み制御ユニット５００は優先順位の高い方の
割り込み報告を命令レジスタ４０３に伝える。例えば優
先順位制御レジスタ５０７には、低速バスからの割り込
みを優先するようデータが設定されていたとする。高速
バス用割り込み制御ユニット５０１および低速バス用割
り込み制御ユニット５０２からの割り込み報告が同時に
発生した場合、割り込み制御ユニット５００は低速バス
用割り込み制御ユニット５０２からの割り込み報告を先
に命令実行部４０３に報告し、低速バス用割り込みベク
タ５０４のアドレスを命令実行部４０３に対して出力す
る。命令実行部４０３は低速バス用割り込みベクタ５０
４のアドレスに分岐し、低速バス用割り込みベクタ５０
４のアドレスに存在する低速ＩＯ用の割り込み処理の実
行に入る。前述した通り本割り込み処理では、図３のス
テップ３０１，３０２に相当する処理を直ちに実行する
ことができる。この割り込み処理が終了、即ち割り込み
処理終了命令（一般には割り込み復帰命令と呼ばれ
る。）を命令実行部４０３が実行すると、割り込み制御
ユニット５００は保留となっていた高速用割り込み制御
ユニット５０１からの割り込みを命令実行部４０３に報
告し、高速バス用割り込みベクタ５０３のアドレスを命
令実行部４０３に出力する。これによって高速用割り込
み制御ユニット５０１からの割り込み報告に対するオペ
レーティングシステムの高速ＩＯ用割り込み処理も実行
することができる。

【０００９】

【発明の効果】本発明によれば、バス制御の負担を軽減
することが可能になりバスに関する論理規模を削減で
き、また階層化の構造を回避することが可能になる。ま
た、バス制御の階層を簡略化することでソフトウエアの
割り込み処理も簡略化することができる。さらに、本シ
ステム構造によれば、異なったバスに接続されているＩ
Ｏを並列に処理することが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例におけるプロセッサシステム
の構成図である。

【図２】従来のバス制御方式を表す構成図である。

【図３】図２のシステムに対する割り込み制御手順を表
すフローチャートである。

【図４】本発明の一実施例におけるプロセッサシステム
の入出力制御部を表す図である。

【図５】本発明の一実施例におけるプロセッサシステム
の割り込み制御部を表す図である。

【符号の説明】

１００ ＣＰＵ（中央制御装置） １０１ ＭＳ（主記憶装置） １０２ 高速バス １０３ 低速バス １０４ 高速ＩＯ(入出力装置) １０５ 低速ＩＯ(入出力装置) ２００ ＣＰＵ（中央処理装置） ２０１ ＢＣＵ（バスコントロールユニット） ２０２ Ｈｉｇｈ＿ＢＡ（高速バスアダプタ） ２０３ Ｌｏｗ＿ＢＡ（低速バスアダプタ） ２０４ 高速ＩＯ(入出力装置) ２０５ 低速ＩＯ(入出力装置) ２０６ システムバス ４００ 入出力制御ユニット ４０１ 高速バス用制御ユニット ４０２ 低速バス用制御ユニット ４０３ 命令実行部 ５００ 割り込み制御ユニット ５０１ 高速バス用割り込み制御ユニット ５０２ 低速バス用割り込み制御ユニット ５０３ 高速バス用割り込みベクタ ５０４ 低速バス用割り込みベクタ ５０５ 高速バス用割り込みレジスタ ５０６ 低速バス用割り込みレジスタ ５０７ 優先順位制御レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 高速のＩＯを接続するための高速バス
   と、低速のＩＯを接続するための低速バスと、両該バス
   に対する入出力命令を有するコンピュータシステムにお
   いて、ＩＯに対する入出力命令が実行された際、どちら
   のバスに接続しているＩＯへの入出力かを上記命令より
   判定し、当該バスに入出力動作を振り分ける制御手段
   と、該バスに入出力要求を発行する各バス個別の制御手
   段とを内蔵するマイクロプロセッサを備え、高速用バス
   と低速用バスを該プロセッサに直結することを特徴とす
   るコンピュータシステム。
2. 【請求項２】 上記バスのどのＩＯからの割り込みかを
   示す情報を保持し、リード・ライト可能なレジスタを有
   する各バス個別の制御手段と、各バスからの割り込みが
   同時に発生した際、あらかじめ設定した優先順位によっ
   て優先度を判定する制御手段と、当該割り込みベクタの
   アドレスを各バス個別に設定し、該アドレスに命令実行
   アドレスを移して割り込み処理を行なう制御手段とを内
   蔵したマイクロプロセッサを備えたことを特徴とする請
   求項１記載のコンピュータシステム。