JPH07287980A - 半導体記憶装置の電源電圧発生回路 - Google Patents
半導体記憶装置の電源電圧発生回路Info
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- JPH07287980A JPH07287980A JP6081816A JP8181694A JPH07287980A JP H07287980 A JPH07287980 A JP H07287980A JP 6081816 A JP6081816 A JP 6081816A JP 8181694 A JP8181694 A JP 8181694A JP H07287980 A JPH07287980 A JP H07287980A
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Abstract
(57)【要約】
【目的】 昇圧電源電圧ＶPPの電位をセルフリフレッシ
ュ動作時のみ外部電源電圧ＶCCの電位に固定させてセル
フリフレッシュ電流の低減を図ることができる半導体記
憶装置の電源電圧発生回路を得る。 【構成】 昇圧電源電圧と基準電圧との比較結果に応じ
て第１及び第２の出力を送出すると共に、セルフリフレ
ッシュ信号ＢＢＵの入力時に出力の送出を強制的に阻止
する比較回路１０、上記第１及び第２の出力に基づきそ
れぞれ動作する第１及び第２のオシレータ周期を有する
第１及び第２のオシレータ２１及び２２、第１及び第２
のオシレータの出力に基づきそれぞれ昇圧電源電圧Ｖpp
を発生する第１及び第２のポンプ回路３１及び３２、第
１及び第２のポンプ回路からの昇圧電源電圧を得る出力
回路４、セルフリフレッシュ信号ＢＢＵに基づき出力回
路の出力電源ラインを外部電源電圧Ｖccの電位に固定す
る昇圧制御回路５を備えた。
ュ動作時のみ外部電源電圧ＶCCの電位に固定させてセル
フリフレッシュ電流の低減を図ることができる半導体記
憶装置の電源電圧発生回路を得る。 【構成】 昇圧電源電圧と基準電圧との比較結果に応じ
て第１及び第２の出力を送出すると共に、セルフリフレ
ッシュ信号ＢＢＵの入力時に出力の送出を強制的に阻止
する比較回路１０、上記第１及び第２の出力に基づきそ
れぞれ動作する第１及び第２のオシレータ周期を有する
第１及び第２のオシレータ２１及び２２、第１及び第２
のオシレータの出力に基づきそれぞれ昇圧電源電圧Ｖpp
を発生する第１及び第２のポンプ回路３１及び３２、第
１及び第２のポンプ回路からの昇圧電源電圧を得る出力
回路４、セルフリフレッシュ信号ＢＢＵに基づき出力回
路の出力電源ラインを外部電源電圧Ｖccの電位に固定す
る昇圧制御回路５を備えた。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の電
源電圧発生回路に関し、特に、セルフリフレッシュ動作
時の低消費電流化に関するものである。
源電圧発生回路に関し、特に、セルフリフレッシュ動作
時の低消費電流化に関するものである。
【０００２】
【従来の技術】通常、容量に電荷を蓄えメモリ動作を行
わせる半導体記憶装置においては、メモリセル内の記憶
情報を一定時間間隔で周期的に読み出し再書き込みする
リフレッシュ動作が必要であり、また、外部からの制御
信号が与えられなくなってもメモリセル内の内部カウン
タにより記憶情報をリフレッシュさせるための制御信号
を自動的に発生してセルフリフレッシュ動作することが
行われている。このような半導体記憶装置においては、
高集積化に伴うアクセス高速化を図るために外部電源電
圧Ｖccを昇圧した電源電圧が用いられる。
わせる半導体記憶装置においては、メモリセル内の記憶
情報を一定時間間隔で周期的に読み出し再書き込みする
リフレッシュ動作が必要であり、また、外部からの制御
信号が与えられなくなってもメモリセル内の内部カウン
タにより記憶情報をリフレッシュさせるための制御信号
を自動的に発生してセルフリフレッシュ動作することが
行われている。このような半導体記憶装置においては、
高集積化に伴うアクセス高速化を図るために外部電源電
圧Ｖccを昇圧した電源電圧が用いられる。
【０００３】図４は従来の半導体記憶装置の電源電圧発
生回路を示すブロック図である。図４において、１は昇
圧電源電圧ＶPPと基準電圧ＶREF とを比較し、昇圧電源
電圧ＶPPが基準電圧ＶREF より高い時に出力Ｑを送出す
ると共に、昇圧電源電圧ＶPPが基準電圧ＶREF より低い
時に出力バーＱを送出する比較回路、２１は比較回路１
の出力Ｑに基づいて動作する長周期例えば数μｓないし
数十μｓのオシレータ周期を有する第１のオシレータ、
２２は比較回路１の出力バーＱに基づいて動作する短周
期例えば１００ｎｓ前後のオシレータ周期を有する第２
のオシレータ、３１は上記第１のオシレータ２１の出力
に基づいて昇圧電源電圧Ｖppを発生する第１のポンプ回
路、３２は上記第２のオシレータ２２の出力に基づいて
昇圧電源電圧Ｖppを発生する第２のポンプ回路、４は上
記第１及び第２のポンプ回路３１及び３２からの昇圧電
源電圧Ｖppを上記比較回路１に出力する出力回路を示
す。
生回路を示すブロック図である。図４において、１は昇
圧電源電圧ＶPPと基準電圧ＶREF とを比較し、昇圧電源
電圧ＶPPが基準電圧ＶREF より高い時に出力Ｑを送出す
ると共に、昇圧電源電圧ＶPPが基準電圧ＶREF より低い
時に出力バーＱを送出する比較回路、２１は比較回路１
の出力Ｑに基づいて動作する長周期例えば数μｓないし
数十μｓのオシレータ周期を有する第１のオシレータ、
２２は比較回路１の出力バーＱに基づいて動作する短周
期例えば１００ｎｓ前後のオシレータ周期を有する第２
のオシレータ、３１は上記第１のオシレータ２１の出力
に基づいて昇圧電源電圧Ｖppを発生する第１のポンプ回
路、３２は上記第２のオシレータ２２の出力に基づいて
昇圧電源電圧Ｖppを発生する第２のポンプ回路、４は上
記第１及び第２のポンプ回路３１及び３２からの昇圧電
源電圧Ｖppを上記比較回路１に出力する出力回路を示
す。
【０００４】ここで、上記比較回路１としては、例えば
図５に示す構成を有する。すなわち、バランス型フリッ
プフロップを構成するトランジスタとして、ソース及び
ドレインが共通接続されたｐチャネルＭＯＳトランジス
タ１ａ及び１ｂと１ｃ及び１ｄ、上記トランジスタ１ａ
及び１ｂに直列接続されたｎチャネルＭＯＳトランジス
タ１ｅ、上記トランジスタ１ｃ及び１ｄに直列接続され
たｎチャネルＭＯＳトランジスタ１ｆを備えると共に、
上記トランジスタ１ｅに直列接続されてゲートに基準電
圧ＶREF が供給されるｎチャネルＭＯＳトランジスタ１
ｇ、上記トランジスタ１ｆに直列接続されてゲートに昇
圧電源電圧Ｖppが供給されるｎチャネルＭＯＳトランジ
スタ１ｈ、上記トランジスタ１ａ及び１ｂと上記トラン
ジスタ１ｅとの直列体に並列接続されたｐチャネルＭＯ
Ｓトランジスタ１ｉ、上記トランジスタ１ｃ及び１ｄと
上記トランジスタ１ｆとの直列体に並列接続されたｐチ
ャネルＭＯＳトランジスタ１ｊ、インバータ１ｋないし
１ｏ及び容量１ｐを備えている。なお、ＳＥＮＰは活性
化信号、／ＳＥＮＰはその反転信号である。
図５に示す構成を有する。すなわち、バランス型フリッ
プフロップを構成するトランジスタとして、ソース及び
ドレインが共通接続されたｐチャネルＭＯＳトランジス
タ１ａ及び１ｂと１ｃ及び１ｄ、上記トランジスタ１ａ
及び１ｂに直列接続されたｎチャネルＭＯＳトランジス
タ１ｅ、上記トランジスタ１ｃ及び１ｄに直列接続され
たｎチャネルＭＯＳトランジスタ１ｆを備えると共に、
上記トランジスタ１ｅに直列接続されてゲートに基準電
圧ＶREF が供給されるｎチャネルＭＯＳトランジスタ１
ｇ、上記トランジスタ１ｆに直列接続されてゲートに昇
圧電源電圧Ｖppが供給されるｎチャネルＭＯＳトランジ
スタ１ｈ、上記トランジスタ１ａ及び１ｂと上記トラン
ジスタ１ｅとの直列体に並列接続されたｐチャネルＭＯ
Ｓトランジスタ１ｉ、上記トランジスタ１ｃ及び１ｄと
上記トランジスタ１ｆとの直列体に並列接続されたｐチ
ャネルＭＯＳトランジスタ１ｊ、インバータ１ｋないし
１ｏ及び容量１ｐを備えている。なお、ＳＥＮＰは活性
化信号、／ＳＥＮＰはその反転信号である。
【０００５】次に、図５に示す比較回路１の動作を図６
に示すタイミングチャートを参照して説明する。図５に
おいて、活性化信号ＳＥＮＰが“Ｌ”の時、出力Ｑ及び
バーＱは共に“Ｈ”となる。また、活性化信号ＳＥＮＰ
が“Ｌ”の時、ｎチャネルトランジスタ１ｇ及び１ｈに
流れる電流量によって出力ＱまたはバーＱが“Ｈ”か
“Ｌ”になる。例えば、活性化信号ＳＥＮＰが“Ｌ”の
時に、ノードＮ１、ノードＮ２が“Ｈ”に充電される。
次に、活性化信号ＳＥＮＰが“Ｈ”の時に、ゲート電圧
に基準電圧ＶREF が供給されているｎチャネルトランジ
スタ１ｇに流れる電流とゲート電圧に昇圧電源電圧Ｖpp
が供給されているｎチャネルトランジスタ１ｈに流れる
電流によって、ノードＮ１、Ｎ２のいずれかが“Ｌ”に
なる。
に示すタイミングチャートを参照して説明する。図５に
おいて、活性化信号ＳＥＮＰが“Ｌ”の時、出力Ｑ及び
バーＱは共に“Ｈ”となる。また、活性化信号ＳＥＮＰ
が“Ｌ”の時、ｎチャネルトランジスタ１ｇ及び１ｈに
流れる電流量によって出力ＱまたはバーＱが“Ｈ”か
“Ｌ”になる。例えば、活性化信号ＳＥＮＰが“Ｌ”の
時に、ノードＮ１、ノードＮ２が“Ｈ”に充電される。
次に、活性化信号ＳＥＮＰが“Ｈ”の時に、ゲート電圧
に基準電圧ＶREF が供給されているｎチャネルトランジ
スタ１ｇに流れる電流とゲート電圧に昇圧電源電圧Ｖpp
が供給されているｎチャネルトランジスタ１ｈに流れる
電流によって、ノードＮ１、Ｎ２のいずれかが“Ｌ”に
なる。
【０００６】今、昇圧電源電圧Ｖppが基準電圧ＶREF よ
り低い電圧となると、ｎチャネルトランジスタ１ｇを介
してノードＮ１が“Ｌ”となり、ｎチャネルトランジス
タ１ｅがオフし、Ｐチャネルトランジスタ１ｂがオン
し、ノードＮ２は“Ｈ”のままとなる。よって、出力
は、このとき、Ｑ＝“Ｈ”、バーＱ＝“Ｌ”となる。逆
に、昇圧電源電圧Ｖppが基準電圧ＶREF より高い電圧と
なると、ｎチャネルトランジスタ１ｆを介してノードＮ
２が“Ｌ”となり、ｎチャネルトランジスタ１ｅがオフ
し、Ｐチャネルトランジスタ１ｂがオンし、ノードＮ１
は“Ｈ”のままとなる。よって、出力は、このとき、Ｑ
＝“Ｌ”、バーＱ＝“Ｈ”となる。このようにして、図
６に示すように、比較回路１からは、昇圧電源電圧ＶPP
と基準電圧ＶREF との比較結果に基づいた出力Ｑ及びバ
ーＱが出力される。
り低い電圧となると、ｎチャネルトランジスタ１ｇを介
してノードＮ１が“Ｌ”となり、ｎチャネルトランジス
タ１ｅがオフし、Ｐチャネルトランジスタ１ｂがオン
し、ノードＮ２は“Ｈ”のままとなる。よって、出力
は、このとき、Ｑ＝“Ｈ”、バーＱ＝“Ｌ”となる。逆
に、昇圧電源電圧Ｖppが基準電圧ＶREF より高い電圧と
なると、ｎチャネルトランジスタ１ｆを介してノードＮ
２が“Ｌ”となり、ｎチャネルトランジスタ１ｅがオフ
し、Ｐチャネルトランジスタ１ｂがオンし、ノードＮ１
は“Ｈ”のままとなる。よって、出力は、このとき、Ｑ
＝“Ｌ”、バーＱ＝“Ｈ”となる。このようにして、図
６に示すように、比較回路１からは、昇圧電源電圧ＶPP
と基準電圧ＶREF との比較結果に基づいた出力Ｑ及びバ
ーＱが出力される。
【０００７】また、上記第１及び第２のオシレータ２１
及び２２としては、図７に示す構成を備えている。すな
わち、例えば上記第１のオシレータ２１としては、上記
比較回路１の出力Ｑと後述する遅延回路の出力とを入力
するＮＡＮＤ回路２１ａ、このＮＡＮＤ回路２１ａの出
力を所定時間遅延させる複数（偶数個）のインバータで
なる遅延回路２１ｂ、上記ＮＡＮＤ回路２１ａの出力を
送出する複数（奇数個）のインバータを有する第１の出
力回路２１ｃ、及びこの第１の出力回路２１ｃを介して
上記ＮＡＮＤ回路２１ａの出力を送出する複数（奇数
個）のインバータを有する第２の出力回路２１ｄを備え
る。
及び２２としては、図７に示す構成を備えている。すな
わち、例えば上記第１のオシレータ２１としては、上記
比較回路１の出力Ｑと後述する遅延回路の出力とを入力
するＮＡＮＤ回路２１ａ、このＮＡＮＤ回路２１ａの出
力を所定時間遅延させる複数（偶数個）のインバータで
なる遅延回路２１ｂ、上記ＮＡＮＤ回路２１ａの出力を
送出する複数（奇数個）のインバータを有する第１の出
力回路２１ｃ、及びこの第１の出力回路２１ｃを介して
上記ＮＡＮＤ回路２１ａの出力を送出する複数（奇数
個）のインバータを有する第２の出力回路２１ｄを備え
る。
【０００８】図７において、比較回路１の出力Ｑが
“Ｌ”の時、第１のオシレータ２１の出力は、第１の出
力回路２１ｃからの出力ＯＵＴ１は“Ｌ”、第２の出力
回路２１ｄからの出力ＯＵＴ２は“Ｈ”に固定される。
他方、上記比較回路１の出力Ｑが“Ｈ”の時は、遅延回
路２１ｂを介して出力ＯＵＴ１、ＯＵＴ２は発振する。
このとき、第１の出力回路２１ｃの出力ＯＵＴ１、第２
の出力回路２１ｄのＯＵＴ２は逆位相となる。
“Ｌ”の時、第１のオシレータ２１の出力は、第１の出
力回路２１ｃからの出力ＯＵＴ１は“Ｌ”、第２の出力
回路２１ｄからの出力ＯＵＴ２は“Ｈ”に固定される。
他方、上記比較回路１の出力Ｑが“Ｈ”の時は、遅延回
路２１ｂを介して出力ＯＵＴ１、ＯＵＴ２は発振する。
このとき、第１の出力回路２１ｃの出力ＯＵＴ１、第２
の出力回路２１ｄのＯＵＴ２は逆位相となる。
【０００９】また、上記第１のポンプ回路３１と第２の
ポンプ回路３２としては、図８に示す構成を備える。例
えば第１のポンプ回路３１としては、入力側に設けられ
た第１及び第２の容量Ｃ１及びＣ２、ソースとウェルに
外部電源電圧Ｖccが供給されると共にドレインがノード
Ｎ３に接続されたｎチャネルＭＯＳトランジスタ３１
ａ、ソースに外部電源電圧Ｖccが供給されると共にウエ
ルとドレインがノードＮ３に接続されたｎチャネルＭＯ
Ｓトランジスタ３１ｂ、ソースに外部電源電圧Ｖccが供
給されると共にゲートがノードＮ３に接続されたｎチャ
ネルＭＯＳトランジスタ３１ｃ、このトランジスタ３１
ｃのドレイン及びノードＮ４にゲート及びソースが接続
されたｎチャネルＭＯＳトランジスタ３１ｄを備えてな
り、ここで、第１のポンプ回路３１の容量は、第１の容
量がＣ１＝２ｐＦ、第２の容量がＣ２＝２０ｐＦ前後で
あり、また、第２のポンプ回路３２の容量は、第１の容
量がＣ１＝１ｐＦ、第２の容量がＣ２＝１０ｐＦ前後で
あり、第１のポンプ回路３１の容量の方が大きい。
ポンプ回路３２としては、図８に示す構成を備える。例
えば第１のポンプ回路３１としては、入力側に設けられ
た第１及び第２の容量Ｃ１及びＣ２、ソースとウェルに
外部電源電圧Ｖccが供給されると共にドレインがノード
Ｎ３に接続されたｎチャネルＭＯＳトランジスタ３１
ａ、ソースに外部電源電圧Ｖccが供給されると共にウエ
ルとドレインがノードＮ３に接続されたｎチャネルＭＯ
Ｓトランジスタ３１ｂ、ソースに外部電源電圧Ｖccが供
給されると共にゲートがノードＮ３に接続されたｎチャ
ネルＭＯＳトランジスタ３１ｃ、このトランジスタ３１
ｃのドレイン及びノードＮ４にゲート及びソースが接続
されたｎチャネルＭＯＳトランジスタ３１ｄを備えてな
り、ここで、第１のポンプ回路３１の容量は、第１の容
量がＣ１＝２ｐＦ、第２の容量がＣ２＝２０ｐＦ前後で
あり、また、第２のポンプ回路３２の容量は、第１の容
量がＣ１＝１ｐＦ、第２の容量がＣ２＝１０ｐＦ前後で
あり、第１のポンプ回路３１の容量の方が大きい。
【００１０】次に、上記第１のポンプ回路３１の動作に
ついて図９に示すタイミングチャートを参照して説明す
る。今、第１のオシレータ２１からの出力ＯＵＴ１が
“Ｌ”の時、ノードＮ３はｎチャネルＭＯＳトランジス
タ３１ａを介してＶcc−Ｖthに充電される。次に、出力
ＯＵＴ１が“Ｈ”になると、ノードＮ３は第１の容量Ｃ
１により２Ｖcc−Ｖthになるが、ｎチャネルＭＯＳトラ
ンジスタ３１ｂを介してノードＮ３はＶcc＋Ｖthになる
ので、ｎＮチャネルＭＯＳトランジスタ３１ｃを介して
ノードＮ４はＶccに充電される。その後、第１のオシレ
ータ２１からの出力ＯＵＴ２が“Ｈ”になるので、ノー
ドＮ４が第２の容量Ｃ２により２Ｖccになる。そして、
ｎチャネルＭＯＳトランジスタ３１ｄを介して出力され
る出力電源ラインの昇圧電源電圧Ｖppが最大２Ｖcc−Ｖ
thに充電される。その昇圧電源電圧Ｖppが２Ｖcc−Ｖth
まで充電されたかどうかを判定するため、出力回路４を
介して比較回路１に入力され、すなわち、図５に示す比
較回路１に入力し昇圧電源電圧Ｖppレベルを制御する。
なお、上記出力回路４としては、容量のみが備えられ、
容量値としては数１００ｐＦないし数１０００ｐＦであ
る。
ついて図９に示すタイミングチャートを参照して説明す
る。今、第１のオシレータ２１からの出力ＯＵＴ１が
“Ｌ”の時、ノードＮ３はｎチャネルＭＯＳトランジス
タ３１ａを介してＶcc−Ｖthに充電される。次に、出力
ＯＵＴ１が“Ｈ”になると、ノードＮ３は第１の容量Ｃ
１により２Ｖcc−Ｖthになるが、ｎチャネルＭＯＳトラ
ンジスタ３１ｂを介してノードＮ３はＶcc＋Ｖthになる
ので、ｎＮチャネルＭＯＳトランジスタ３１ｃを介して
ノードＮ４はＶccに充電される。その後、第１のオシレ
ータ２１からの出力ＯＵＴ２が“Ｈ”になるので、ノー
ドＮ４が第２の容量Ｃ２により２Ｖccになる。そして、
ｎチャネルＭＯＳトランジスタ３１ｄを介して出力され
る出力電源ラインの昇圧電源電圧Ｖppが最大２Ｖcc−Ｖ
thに充電される。その昇圧電源電圧Ｖppが２Ｖcc−Ｖth
まで充電されたかどうかを判定するため、出力回路４を
介して比較回路１に入力され、すなわち、図５に示す比
較回路１に入力し昇圧電源電圧Ｖppレベルを制御する。
なお、上記出力回路４としては、容量のみが備えられ、
容量値としては数１００ｐＦないし数１０００ｐＦであ
る。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
の電源電圧発生回路は以上のように構成されているの
で、セルフリフレッシュ動作時においては昇圧電源電圧
ＶPPが不要にもかかわらず常に昇圧電源電圧ＶPPを発生
させているため、リフレッシュ電流を増大させるという
問題点があった。このような半導体記憶装置において
は、高集積化に伴うアクセス高速化を図るために昇圧電
源電圧Ｖppを外部電源電圧Ｖcc以上にすることが必要で
あるが、セルフリフレッシュ動作時は、外部から電源電
圧を与えておくだけでデータが保存されるので、バッテ
リでバックアップするのに向いており、昇圧電源電圧Ｖ
ppを発生させるための回路を必要としない。
の電源電圧発生回路は以上のように構成されているの
で、セルフリフレッシュ動作時においては昇圧電源電圧
ＶPPが不要にもかかわらず常に昇圧電源電圧ＶPPを発生
させているため、リフレッシュ電流を増大させるという
問題点があった。このような半導体記憶装置において
は、高集積化に伴うアクセス高速化を図るために昇圧電
源電圧Ｖppを外部電源電圧Ｖcc以上にすることが必要で
あるが、セルフリフレッシュ動作時は、外部から電源電
圧を与えておくだけでデータが保存されるので、バッテ
リでバックアップするのに向いており、昇圧電源電圧Ｖ
ppを発生させるための回路を必要としない。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、昇圧電源電圧ＶPPの電位をセル
フリフレッシュ動作時のみ外部電源電圧ＶCCの電位に固
定させることでセルフリフレッシュ電流の低減を図るこ
とができる半導体記憶装置の電源電圧発生回路を得るこ
とを目的とする。
ためになされたもので、昇圧電源電圧ＶPPの電位をセル
フリフレッシュ動作時のみ外部電源電圧ＶCCの電位に固
定させることでセルフリフレッシュ電流の低減を図るこ
とができる半導体記憶装置の電源電圧発生回路を得るこ
とを目的とする。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置の電源電圧発生回路は、昇圧電源電圧
と基準電圧とを比較し、昇圧電源電圧が基準電圧より高
い時に第１の出力を送出すると共に、昇圧電源電圧が基
準電圧より低い時に第２の出力を送出する比較回路と、
この比較回路の第１の出力に基づいて動作する第１のオ
シレータ周期を有する第１のオシレータと、上記比較回
路の第２の出力に基づいて動作する第２のオシレータ周
期を有する第２のオシレータと、上記第１のオシレータ
の出力に基づいて外部電源電圧を昇圧した昇圧電源電圧
を発生する第１のポンプ回路と、上記第２のオシレータ
の出力に基づいて外部電源電圧を昇圧した昇圧電源電圧
を発生する第２のポンプ回路と、上記第１及び第２のポ
ンプ回路からの昇圧電源電圧を得ると共にその昇圧電源
電圧を上記比較回路に出力する出力回路を備えた半導体
記憶装置の電源電圧発生回路において、上記比較回路の
出力端にセルフリフレッシュ信号の入力時に上記第１と
第２の出力の送出を強制的に阻止する論理手段を設ける
と共に、上記出力回路の出力電源ラインに接続されてセ
ルフリフレッシュ信号の入力時に上記出力電源ラインの
電位を外部電源電圧の電位に固定する昇圧制御回路を備
えたことを特徴とするものである。
る半導体記憶装置の電源電圧発生回路は、昇圧電源電圧
と基準電圧とを比較し、昇圧電源電圧が基準電圧より高
い時に第１の出力を送出すると共に、昇圧電源電圧が基
準電圧より低い時に第２の出力を送出する比較回路と、
この比較回路の第１の出力に基づいて動作する第１のオ
シレータ周期を有する第１のオシレータと、上記比較回
路の第２の出力に基づいて動作する第２のオシレータ周
期を有する第２のオシレータと、上記第１のオシレータ
の出力に基づいて外部電源電圧を昇圧した昇圧電源電圧
を発生する第１のポンプ回路と、上記第２のオシレータ
の出力に基づいて外部電源電圧を昇圧した昇圧電源電圧
を発生する第２のポンプ回路と、上記第１及び第２のポ
ンプ回路からの昇圧電源電圧を得ると共にその昇圧電源
電圧を上記比較回路に出力する出力回路を備えた半導体
記憶装置の電源電圧発生回路において、上記比較回路の
出力端にセルフリフレッシュ信号の入力時に上記第１と
第２の出力の送出を強制的に阻止する論理手段を設ける
と共に、上記出力回路の出力電源ラインに接続されてセ
ルフリフレッシュ信号の入力時に上記出力電源ラインの
電位を外部電源電圧の電位に固定する昇圧制御回路を備
えたことを特徴とするものである。
【００１４】また、請求項２に係る半導体記憶装置の電
源電圧発生回路は、上記昇圧制御回路として、ソースと
ウェルに昇圧電源電圧が供給されるｐチャネルＭＯＳト
ランジスタ及びこのトランジスタのドレインと接地間に
設けられたｎチャネルＭＯＳトランジスタでなり、上記
セルフリフレッシュ信号のオンオフ入力に基づいて反転
動作するインバータと、ソースに外部電源電圧が供給さ
れると共にドレインとウェルが上記出力回路の出力電源
ラインに接続されて、上記インバータの出力に基づいて
動作し、上記セルフリフレッシュ信号のオン時に上記出
力電源ラインの電位を外部電源電圧の電位に固定すると
共に、上記セルフリフレッシュ信号のオフ時はオフ制御
されるｐチャネルＭＯＳトランジスタとを備えたことを
特徴とするものである。
源電圧発生回路は、上記昇圧制御回路として、ソースと
ウェルに昇圧電源電圧が供給されるｐチャネルＭＯＳト
ランジスタ及びこのトランジスタのドレインと接地間に
設けられたｎチャネルＭＯＳトランジスタでなり、上記
セルフリフレッシュ信号のオンオフ入力に基づいて反転
動作するインバータと、ソースに外部電源電圧が供給さ
れると共にドレインとウェルが上記出力回路の出力電源
ラインに接続されて、上記インバータの出力に基づいて
動作し、上記セルフリフレッシュ信号のオン時に上記出
力電源ラインの電位を外部電源電圧の電位に固定すると
共に、上記セルフリフレッシュ信号のオフ時はオフ制御
されるｐチャネルＭＯＳトランジスタとを備えたことを
特徴とするものである。
【００１５】
【作用】この発明の請求項１に係る半導体記憶装置の電
源電圧発生回路においては、比較回路の出力端にセルフ
リフレッシュ信号の入力時に上記第１と第２の出力の送
出を強制的に阻止する論理手段を設けると共に、出力回
路の出力電源ラインに接続されてセルフリフレッシュ信
号の入力時に上記出力電源ラインの電位を外部電源電圧
の電位に固定する昇圧制御回路を備えることにより、セ
ルフリフレッシュ信号の入力時に、比較回路と第１及び
第２のオシレータと第１及び第２のポンプ回路の動作を
止めて、昇圧電源電圧ＶPPの発生を止めると共に、出力
電源ラインの電位を外部電源電圧の電位に固定させるよ
うに動作する。
源電圧発生回路においては、比較回路の出力端にセルフ
リフレッシュ信号の入力時に上記第１と第２の出力の送
出を強制的に阻止する論理手段を設けると共に、出力回
路の出力電源ラインに接続されてセルフリフレッシュ信
号の入力時に上記出力電源ラインの電位を外部電源電圧
の電位に固定する昇圧制御回路を備えることにより、セ
ルフリフレッシュ信号の入力時に、比較回路と第１及び
第２のオシレータと第１及び第２のポンプ回路の動作を
止めて、昇圧電源電圧ＶPPの発生を止めると共に、出力
電源ラインの電位を外部電源電圧の電位に固定させるよ
うに動作する。
【００１６】また、請求項２に係る半導体記憶装置の電
源電圧発生回路においては、上記昇圧制御回路として、
ソースとウェルに昇圧電源電圧が供給されるｐチャネル
ＭＯＳトランジスタ及びこのトランジスタのドレインと
接地間に設けられたｎチャネルＭＯＳトランジスタでな
り、上記セルフリフレッシュ信号のオンオフ入力に基づ
いて反転動作するインバータと、ソースに外部電源電圧
が供給されると共にドレインとウェルが上記出力回路の
出力電源ラインに接続されて、上記インバータの出力に
基づいて動作し、ｐチャネルＭＯＳトランジスタとで構
成することにより、上記セルフリフレッシュ信号のオン
時に出力電源ラインの電位を外部電源電圧の電位に固定
すると共に、上記セルフリフレッシュ信号のオフ時、す
なわち、ノーマル動作時（読み出しまたは書き込み動作
時）は、第１または第２のポンプ回路によって出力電源
ラインの電位を外部電源電圧の電位に制御する。
源電圧発生回路においては、上記昇圧制御回路として、
ソースとウェルに昇圧電源電圧が供給されるｐチャネル
ＭＯＳトランジスタ及びこのトランジスタのドレインと
接地間に設けられたｎチャネルＭＯＳトランジスタでな
り、上記セルフリフレッシュ信号のオンオフ入力に基づ
いて反転動作するインバータと、ソースに外部電源電圧
が供給されると共にドレインとウェルが上記出力回路の
出力電源ラインに接続されて、上記インバータの出力に
基づいて動作し、ｐチャネルＭＯＳトランジスタとで構
成することにより、上記セルフリフレッシュ信号のオン
時に出力電源ラインの電位を外部電源電圧の電位に固定
すると共に、上記セルフリフレッシュ信号のオフ時、す
なわち、ノーマル動作時（読み出しまたは書き込み動作
時）は、第１または第２のポンプ回路によって出力電源
ラインの電位を外部電源電圧の電位に制御する。
【００１７】
実施例１．以下、この発明を図示実施例に基づいて説明
する。図１は実施例１に係る半導体記憶装置の電源電圧
発生回路を示す構成図である。図１において、図４に示
す従来例と同一符号は同一部分を示し、その説明は省略
する。新たな符号として、５は出力回路４の出力電源ラ
インとなるノードＮ５に接続されてセルフリフレッシュ
信号ＢＢＵの入力時に上記ノードＮ５の電位を外部電源
電圧Ｖccの電位に固定する昇圧制御回路、１０は、従来
の比較回路１と同様に、昇圧電源電圧ＶPPと基準電圧Ｖ
REF とを比較し、昇圧電源電圧ＶPPが基準電圧ＶREF よ
り高い時に出力Ｑを送出すると共に、昇圧電源電圧ＶPP
が基準電圧ＶREF より低い時に出力バーＱを送出するも
のであるが、セルフリフレッシュ動作時には出力Ｑ、バ
ーＱを共に“Ｌ”に固定するようになされた比較回路で
ある。その他、第１及び第２のオシレータ２１及び２
２、第１及び第２のポンプ回路３１及び３２、出力回路
４は、従来例と同一構成を備えている。
する。図１は実施例１に係る半導体記憶装置の電源電圧
発生回路を示す構成図である。図１において、図４に示
す従来例と同一符号は同一部分を示し、その説明は省略
する。新たな符号として、５は出力回路４の出力電源ラ
インとなるノードＮ５に接続されてセルフリフレッシュ
信号ＢＢＵの入力時に上記ノードＮ５の電位を外部電源
電圧Ｖccの電位に固定する昇圧制御回路、１０は、従来
の比較回路１と同様に、昇圧電源電圧ＶPPと基準電圧Ｖ
REF とを比較し、昇圧電源電圧ＶPPが基準電圧ＶREF よ
り高い時に出力Ｑを送出すると共に、昇圧電源電圧ＶPP
が基準電圧ＶREF より低い時に出力バーＱを送出するも
のであるが、セルフリフレッシュ動作時には出力Ｑ、バ
ーＱを共に“Ｌ”に固定するようになされた比較回路で
ある。その他、第１及び第２のオシレータ２１及び２
２、第１及び第２のポンプ回路３１及び３２、出力回路
４は、従来例と同一構成を備えている。
【００１８】ここで、上記昇圧制御回路５は、図１に示
すように、インバータを構成するｐチャネルＭＯＳトラ
ンジスタ５ａとｎチャネルＭＯＳトランジスタ５ｂ、ゲ
ート端で上記インバータからの出力を受けるｐチャネル
ＭＯＳトランジスタ５とを備えてなり、セルフリフレッ
シュ信号ＢＢＵを受けるインバータのｐチャネルＭＯＳ
トランジスタ５ａのソースとウェルに昇圧電源電圧ＶPP
が供給されると共に、次段のｐチャネルＭＯＳトランジ
スタ５ｃのソースに外部電源電圧ＶCCが供給されるよう
になされ、そのｐチャネルＭＯＳトランジスタ５ｃのド
レインとウェルを出力回路４の昇圧電源電圧の出力ライ
ンとなるノードＮ５に接続して、セルフリフレッシュ信
号ＢＢＵの入力時にそのノードＮ５の電源電圧をＶccの
レベルに固定するようになされている。
すように、インバータを構成するｐチャネルＭＯＳトラ
ンジスタ５ａとｎチャネルＭＯＳトランジスタ５ｂ、ゲ
ート端で上記インバータからの出力を受けるｐチャネル
ＭＯＳトランジスタ５とを備えてなり、セルフリフレッ
シュ信号ＢＢＵを受けるインバータのｐチャネルＭＯＳ
トランジスタ５ａのソースとウェルに昇圧電源電圧ＶPP
が供給されると共に、次段のｐチャネルＭＯＳトランジ
スタ５ｃのソースに外部電源電圧ＶCCが供給されるよう
になされ、そのｐチャネルＭＯＳトランジスタ５ｃのド
レインとウェルを出力回路４の昇圧電源電圧の出力ライ
ンとなるノードＮ５に接続して、セルフリフレッシュ信
号ＢＢＵの入力時にそのノードＮ５の電源電圧をＶccの
レベルに固定するようになされている。
【００１９】すなわち、セルフリフレッシュ動作に入る
と、セルフリフレッシュ信号ＢＢＵが“Ｈ”になるた
め、ｎチャネルトランジスタ５ｂがオンし、ｐチャネル
トランジスタ５ａがオンすることにより、次段のｐチャ
ネルＭＯＳトランジスタ５ｃのゲートは“Ｌ”になり、
ｐチャネルＭＯＳトランジスタ５ｃはオンし、上記ノー
ドＮ５を外部電源電圧Ｖccの電位レベルに充電する。こ
のようにして、ノードＮ５を外部電源電圧Ｖccの電位レ
ベルに固定して、ノードＮ５に昇圧電源電圧ＶPPレベル
を出力しないようにする。
と、セルフリフレッシュ信号ＢＢＵが“Ｈ”になるた
め、ｎチャネルトランジスタ５ｂがオンし、ｐチャネル
トランジスタ５ａがオンすることにより、次段のｐチャ
ネルＭＯＳトランジスタ５ｃのゲートは“Ｌ”になり、
ｐチャネルＭＯＳトランジスタ５ｃはオンし、上記ノー
ドＮ５を外部電源電圧Ｖccの電位レベルに充電する。こ
のようにして、ノードＮ５を外部電源電圧Ｖccの電位レ
ベルに固定して、ノードＮ５に昇圧電源電圧ＶPPレベル
を出力しないようにする。
【００２０】また、セルフリフレッシュ信号ＢＢＵが
“Ｌ”の時、すなわち、ノーマル動作時（読み出しまた
は書き込み動作時）は、従来例と同様に、第１のポンプ
回路３１または第２のポンプ回路３２によって上記ノー
ドＮ５が２Ｖcc−Ｖthになり、ｐチャネルトランジスタ
５ｃのゲート電位は電位（２Ｖcc−Ｖth）になり、ｐチ
ャネルトランジスタ５ｃはオフする。このようにして、
ノードＮ５に外部電源電圧Ｖccを昇圧した昇圧電源電圧
ＶPPレベルを発生させている。
“Ｌ”の時、すなわち、ノーマル動作時（読み出しまた
は書き込み動作時）は、従来例と同様に、第１のポンプ
回路３１または第２のポンプ回路３２によって上記ノー
ドＮ５が２Ｖcc−Ｖthになり、ｐチャネルトランジスタ
５ｃのゲート電位は電位（２Ｖcc−Ｖth）になり、ｐチ
ャネルトランジスタ５ｃはオフする。このようにして、
ノードＮ５に外部電源電圧Ｖccを昇圧した昇圧電源電圧
ＶPPレベルを発生させている。
【００２１】また、上記比較回路１０は、図２に示すよ
うに、図５に示す従来例と同様な構成を備えると共に、
図５に示す出力端のインバータ１ｋと１ｎの代わりに、
セルフリフレッシュ信号ＢＢＵの入力時に出力Ｑ及びバ
ーＱの送出を強制的に阻止する論理手段としてのＮＯＲ
素子１０ｑ及び１０ｒを設けている。すなわち、この比
較回路１０において、図５に示す従来例と異なる点は、
セルフリフレッシュ動作時に発生するセルフリフレッシ
ュ信号ＢＢＵをＮＯＲ素子１０ｑ及び１０ｒに入力し
て、出力Ｑ、バーＱを“Ｌ”に固定している点である。
うに、図５に示す従来例と同様な構成を備えると共に、
図５に示す出力端のインバータ１ｋと１ｎの代わりに、
セルフリフレッシュ信号ＢＢＵの入力時に出力Ｑ及びバ
ーＱの送出を強制的に阻止する論理手段としてのＮＯＲ
素子１０ｑ及び１０ｒを設けている。すなわち、この比
較回路１０において、図５に示す従来例と異なる点は、
セルフリフレッシュ動作時に発生するセルフリフレッシ
ュ信号ＢＢＵをＮＯＲ素子１０ｑ及び１０ｒに入力し
て、出力Ｑ、バーＱを“Ｌ”に固定している点である。
【００２２】図２に示す比較回路１０において、セルフ
リフレッシュ信号ＢＢＵが“Ｈ”になると、出力Ｑ、バ
ーＱは“Ｌ”に固定され、これにより、図７に示す従来
例と同様に、第１及び第２のオシレータ２１および２２
の出力ＯＵＴ１は“Ｌ”、ＯＵＴ２は“Ｈ”に固定とな
り、さらに、図８に示す従来例と同様に、第１及び第２
のポンプ回路３１及び３２は、ノードＮ３がＶcc−
Ｖth、ノードＮ４がＶcc−２Ｖthとなり、出力電源ライ
ン（Ｖpp）はＶcc−３Ｖthとなる。このようにして、出
力回路４の出力電源ラインとしてのノードＮ５の電位は
外部電源電圧Ｖccレベルになる。
リフレッシュ信号ＢＢＵが“Ｈ”になると、出力Ｑ、バ
ーＱは“Ｌ”に固定され、これにより、図７に示す従来
例と同様に、第１及び第２のオシレータ２１および２２
の出力ＯＵＴ１は“Ｌ”、ＯＵＴ２は“Ｈ”に固定とな
り、さらに、図８に示す従来例と同様に、第１及び第２
のポンプ回路３１及び３２は、ノードＮ３がＶcc−
Ｖth、ノードＮ４がＶcc−２Ｖthとなり、出力電源ライ
ン（Ｖpp）はＶcc−３Ｖthとなる。このようにして、出
力回路４の出力電源ラインとしてのノードＮ５の電位は
外部電源電圧Ｖccレベルになる。
【００２３】上記構成に係る動作を図３に示すタイムチ
ャートを参照して説明する。読み出しまたは書き込み動
作時は、活性化信号ＳＥＮＰに同期して昇圧電源電圧Ｖ
PPが基準電圧ＶREF を比較回路１０で比較する。比較回
路の出力Ｑ、バーＱが“Ｈ”の期間、第１及び第２のオ
シレータ２１及び２２が動作し、第１及び第２のポンプ
回路３１及び３２によって、出力回路４の出力電源ライ
ンとしてのノードＮ５の電位を昇圧電源電圧ＶPPの電位
に昇圧する。
ャートを参照して説明する。読み出しまたは書き込み動
作時は、活性化信号ＳＥＮＰに同期して昇圧電源電圧Ｖ
PPが基準電圧ＶREF を比較回路１０で比較する。比較回
路の出力Ｑ、バーＱが“Ｈ”の期間、第１及び第２のオ
シレータ２１及び２２が動作し、第１及び第２のポンプ
回路３１及び３２によって、出力回路４の出力電源ライ
ンとしてのノードＮ５の電位を昇圧電源電圧ＶPPの電位
に昇圧する。
【００２４】また、セルフリフレッシュ動作時において
は、セルフリフレッシュ信号ＢＢＵが“Ｈ”となるの
で、図２の比較回路１０の出力Ｑ、バーＱが“Ｌ”にな
り、第１及び第２のオシレータ２１及び２２、第１及び
第２のポンプ回路３１及び３２は動作しなく、このと
き、図１の昇圧制御回路５によって出力回路４の出力電
源ラインとしてのノードＮ５の電位は外部電源電圧Ｖcc
のレベルになる。
は、セルフリフレッシュ信号ＢＢＵが“Ｈ”となるの
で、図２の比較回路１０の出力Ｑ、バーＱが“Ｌ”にな
り、第１及び第２のオシレータ２１及び２２、第１及び
第２のポンプ回路３１及び３２は動作しなく、このと
き、図１の昇圧制御回路５によって出力回路４の出力電
源ラインとしてのノードＮ５の電位は外部電源電圧Ｖcc
のレベルになる。
【００２５】従って、上記実施例によれば、比較回路１
０の出力端にセルフリフレッシュ信号ＢＢＵの入力時に
出力Ｑ及びバーＱの送出を強制的に阻止するＮＯＲ素子
１０ｑ及び１０ｒを設けると共に、出力回路４の出力電
源ラインに接続されてセルフリフレッシュ信号ＢＢＵの
入力時に上記出力電源ラインの電位を外部電源電圧Ｖcc
の電位に固定する昇圧制御回路５を備えることにより、
セルフリフレッシュ信号ＢＢＵの入力時に、比較回路１
０と第１及び第２のオシレータ２１及び２２と第１及び
第２のポンプ回路３１及び３２の動作を止めて、昇圧電
源電圧ＶPPの発生を止めると共に、出力電源ラインの電
位を外部電源電圧Ｖccの電位に固定させるようにしたの
で、セルフリフレッシュ時の消費電流を減らす効果があ
る。
０の出力端にセルフリフレッシュ信号ＢＢＵの入力時に
出力Ｑ及びバーＱの送出を強制的に阻止するＮＯＲ素子
１０ｑ及び１０ｒを設けると共に、出力回路４の出力電
源ラインに接続されてセルフリフレッシュ信号ＢＢＵの
入力時に上記出力電源ラインの電位を外部電源電圧Ｖcc
の電位に固定する昇圧制御回路５を備えることにより、
セルフリフレッシュ信号ＢＢＵの入力時に、比較回路１
０と第１及び第２のオシレータ２１及び２２と第１及び
第２のポンプ回路３１及び３２の動作を止めて、昇圧電
源電圧ＶPPの発生を止めると共に、出力電源ラインの電
位を外部電源電圧Ｖccの電位に固定させるようにしたの
で、セルフリフレッシュ時の消費電流を減らす効果があ
る。
【００２６】
【発明の効果】この発明の請求項１によれば、比較回路
の出力端にセルフリフレッシュ信号の入力時に上記第１
と第２の出力の送出を強制的に阻止する論理手段を設け
ると共に、出力回路の出力電源ラインに接続されてセル
フリフレッシュ信号の入力時に上記出力電源ラインの電
位を外部電源電圧の電位に固定する昇圧制御回路を備え
たので、セルフリフレッシュ信号の入力時に、比較回路
及び第１及び第２のオシレータの動作を止めて、昇圧電
源電圧ＶPPの発生を止めると共に、出力電源ラインの電
位を外部電源電圧の電位に固定させることができ、セル
フリフレッシュ時の消費電流を減らす効果がある。
の出力端にセルフリフレッシュ信号の入力時に上記第１
と第２の出力の送出を強制的に阻止する論理手段を設け
ると共に、出力回路の出力電源ラインに接続されてセル
フリフレッシュ信号の入力時に上記出力電源ラインの電
位を外部電源電圧の電位に固定する昇圧制御回路を備え
たので、セルフリフレッシュ信号の入力時に、比較回路
及び第１及び第２のオシレータの動作を止めて、昇圧電
源電圧ＶPPの発生を止めると共に、出力電源ラインの電
位を外部電源電圧の電位に固定させることができ、セル
フリフレッシュ時の消費電流を減らす効果がある。
【００２７】また、請求項２によれば、上記昇圧制御回
路として、ソースとウェルに昇圧電源電圧が供給される
ｐチャネルＭＯＳトランジスタ及びこのトランジスタの
ドレインと接地間に設けられたｎチャネルＭＯＳトラン
ジスタでなり、上記セルフリフレッシュ信号のオンオフ
入力に基づいて反転動作するインバータと、ソースに外
部電源電圧が供給されると共にドレインとウェルが上記
出力回路の出力電源ラインに接続されて、上記インバー
タの出力に基づいて動作し、ｐチャネルＭＯＳトランジ
スタとで構成したので、上記セルフリフレッシュ信号の
オン時に出力電源ラインの電位を外部電源電圧の電位に
固定すると共に、上記セルフリフレッシュ信号のオフ
時、すなわち、ノーマル動作時（読み出しまたは書き込
み動作時）は、第１または第２のポンプ回路によって出
力電源ラインの電位を外部電源電圧の電位に制御するこ
とができ、簡易な構成によってセルフリフレッシュ信号
に基づいて昇圧電源電圧を制御することができる。
路として、ソースとウェルに昇圧電源電圧が供給される
ｐチャネルＭＯＳトランジスタ及びこのトランジスタの
ドレインと接地間に設けられたｎチャネルＭＯＳトラン
ジスタでなり、上記セルフリフレッシュ信号のオンオフ
入力に基づいて反転動作するインバータと、ソースに外
部電源電圧が供給されると共にドレインとウェルが上記
出力回路の出力電源ラインに接続されて、上記インバー
タの出力に基づいて動作し、ｐチャネルＭＯＳトランジ
スタとで構成したので、上記セルフリフレッシュ信号の
オン時に出力電源ラインの電位を外部電源電圧の電位に
固定すると共に、上記セルフリフレッシュ信号のオフ
時、すなわち、ノーマル動作時（読み出しまたは書き込
み動作時）は、第１または第２のポンプ回路によって出
力電源ラインの電位を外部電源電圧の電位に制御するこ
とができ、簡易な構成によってセルフリフレッシュ信号
に基づいて昇圧電源電圧を制御することができる。
【図１】 この発明の実施例１に係る半導体記憶装置の
電源電圧発生回路を示す構成図である。
電源電圧発生回路を示す構成図である。
【図２】 図１の比較回路の具体的な回路図である。
【図３】 この発明の実施例１に係る各部信号のタイム
チャートである。
チャートである。
【図４】 従来の半導体記憶装置の電源電圧発生回路を
示す構成図である。
示す構成図である。
【図５】 図４の比較回路の具体的な回路図である。
【図６】 図５の各部信号のタイムチャートである。
【図７】 図４の第１及び第２のオシレータの具体的な
回路図である。
回路図である。
【図８】 図４の第１及び第２のポンプ回路の具体的な
回路図である。
回路図である。
【図９】 図８のポンプ回路の各部信号のタイムチャー
トである。
トである。
４ 出力回路、５ 昇圧制御回路、５ａ ｐチャネルＭ
ＯＳトランジスタ、５ｂ ｎチャネルＭＯＳトランジス
タ、５ｃ ｐチャネルＭＯＳトランジスタ、１０ 比較
回路、１０ｑ ＮＯＲ素子、１０ｒ ＮＯＲ素子、２１
第１のオシレータ、２２ 第２のオシレータ、３１
第１のポンプ回路、３２ 第２のポンプ回路、ＢＢＵ
セルフリフレッシュ信号、Ｖpp 昇圧電源電圧、Ｖcc
外部電源電圧、ＶREF 基準電圧。
ＯＳトランジスタ、５ｂ ｎチャネルＭＯＳトランジス
タ、５ｃ ｐチャネルＭＯＳトランジスタ、１０ 比較
回路、１０ｑ ＮＯＲ素子、１０ｒ ＮＯＲ素子、２１
第１のオシレータ、２２ 第２のオシレータ、３１
第１のポンプ回路、３２ 第２のポンプ回路、ＢＢＵ
セルフリフレッシュ信号、Ｖpp 昇圧電源電圧、Ｖcc
外部電源電圧、ＶREF 基準電圧。
Claims (2)
- 【請求項１】 昇圧電源電圧と基準電圧とを比較し、昇
圧電源電圧が基準電圧より高い時に第１の出力を送出す
ると共に、昇圧電源電圧が基準電圧より低い時に第２の
出力を送出する比較回路と、この比較回路の第１の出力
に基づいて動作する第１のオシレータ周期を有する第１
のオシレータと、上記比較回路の第２の出力に基づいて
動作する第２のオシレータ周期を有する第２のオシレー
タと、上記第１のオシレータの出力に基づいて外部電源
電圧を昇圧した昇圧電源電圧を発生する第１のポンプ回
路と、上記第２のオシレータの出力に基づいて外部電源
電圧を昇圧した昇圧電源電圧を発生する第２のポンプ回
路と、上記第１及び第２のポンプ回路からの昇圧電源電
圧を得ると共にその昇圧電源電圧を上記比較回路に出力
する出力回路を備えた半導体記憶装置の電源電圧発生回
路において、上記比較回路の出力端にセルフリフレッシ
ュ信号の入力時に上記第１と第２の出力の送出を強制的
に阻止する論理手段を設けると共に、上記出力回路の出
力電源ラインに接続されてセルフリフレッシュ信号の入
力時に上記出力電源ラインの電位を外部電源電圧の電位
に固定する昇圧制御回路を備えたことを特徴とする半導
体記憶装置の電源電圧発生回路。 - 【請求項２】 上記昇圧制御回路は、ソースとウェルに
昇圧電源電圧が供給されるｐチャネルＭＯＳトランジス
タ及びこのトランジスタのドレインと接地間に設けられ
たｎチャネルＭＯＳトランジスタでなり、上記セルフリ
フレッシュ信号のオンオフ入力に基づいて反転動作する
インバータと、ソースに外部電源電圧が供給されると共
にドレインとウェルが上記出力回路の出力電源ラインに
接続されて、上記インバータの出力に基づいて動作し、
上記セルフリフレッシュ信号のオン時に上記出力電源ラ
インの電位を外部電源電圧の電位に固定すると共に、上
記セルフリフレッシュ信号のオフ時はオフ制御されるｐ
チャネルＭＯＳトランジスタとを備えたことを特徴とす
る請求項１記載の半導体記憶装置の電源電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081816A JPH07287980A (ja) | 1994-04-20 | 1994-04-20 | 半導体記憶装置の電源電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081816A JPH07287980A (ja) | 1994-04-20 | 1994-04-20 | 半導体記憶装置の電源電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07287980A true JPH07287980A (ja) | 1995-10-31 |
Family
ID=13757027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081816A Pending JPH07287980A (ja) | 1994-04-20 | 1994-04-20 | 半導体記憶装置の電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07287980A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184358B2 (en) | 2003-10-30 | 2007-02-27 | Fujitsu Limited | Semiconductor memory |
| JP2008282474A (ja) * | 2007-05-10 | 2008-11-20 | Renesas Technology Corp | 半導体記憶装置 |
| JP2011165306A (ja) * | 2010-02-11 | 2011-08-25 | Samsung Electronics Co Ltd | セルフリフレッシュ動作モードで内部の高電源電圧を使用する半導体メモリ装置及びその高電源電圧印加方法 |
-
1994
- 1994-04-20 JP JP6081816A patent/JPH07287980A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184358B2 (en) | 2003-10-30 | 2007-02-27 | Fujitsu Limited | Semiconductor memory |
| JP2008282474A (ja) * | 2007-05-10 | 2008-11-20 | Renesas Technology Corp | 半導体記憶装置 |
| JP2011165306A (ja) * | 2010-02-11 | 2011-08-25 | Samsung Electronics Co Ltd | セルフリフレッシュ動作モードで内部の高電源電圧を使用する半導体メモリ装置及びその高電源電圧印加方法 |
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